KR20140112428A - 주파수 배율기를 위한 시스템 및 방법 - Google Patents

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Abstract

실시예에 따라, 주파수 배율 회로는 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍과, 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 제 1 차동 캐스코드 스테이지와, 차동 트랜지스터 쌍의 출력과 제 1 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 임피던스 요소들과, 제 1 차동 캐스코드 스테이지와 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함한다.

Description

주파수 배율기를 위한 시스템 및 방법{SYSTEM AND METHOD FOR A FREQUENCY DOUBLER}
본 발명은 일반적으로 반도체 회로 및 방법에 관한 것이며, 더 상세하게는 주파수 배율기(frequency doubler)를 위한 시스템 및 방법에 관한 것이다.
mm-파장 주파수 체제의 애플리케이션은 SiGe(silicon germanium) 및 미세 기하학 구조 CMOS(complementary metal-oxide semiconductor) 프로세스와 같은 저가 반도체 기술에서 빠른 진보로 인해 과거 몇 년간 상당한 관심을 얻고 있다. 고속 바이폴라 트랜지스터 및 MOS 트랜지스터의 이용 가능성은 60 GHz, 77 GHz 및 80 GHz 및 또한 100 GHz 이상에서 mm-파장 애플리케이션에 대한 집적 회로에 대한 늘어나는 수요로 이어지고 있다. 그러한 애플리케이션은, 예를 들면, 차량용 레이더 및 멀티-기가비트 통신 시스템을 포함한다.
RF 시스템의 동작 주파수가 계속해서 증가함에 따라, 그러한 고주파수에서 신호의 생성은 주요 도전과제를 제기한다. 고주파수에서 동작하는 발진기는 일부 시스템에서 열악한 위상 잡음 성능 및 낮은 출력 전력으로 고통받을 수 있다. 또한, 그러한 고주파수에서 PLL(phase locked loop)에서 사용되는 주파수 분주기(frequency divider)는 상당한 양의 전력을 소비할 수 있다.
고주파수 신호를 생성하는 도전과제를 해소하는 하나의 방법은 주파수 체배기(frequency multiplier)의 사용을 통한 것이다. 예를 들면, 주파수 배율기와 결합된 VCO(voltage controlled oscillator)는 고주파수 신호를 생성하는데 사용될 수 있다. VCO를 출력 주파수의 1/2에서 동작시키는 것은 시스템이 완전한 출력 주파수에서 동작하도록 구성된 VCO보다 더 양호한 위상 잡음 및 더 높은 출력 전력을 갖는 고주파수 신호를 생성하게 한다. 그러나, mm-파장 주파수에서 주파수 체배기의 설계는 고출력 전력을 제공하는 능력 및 기본적인 입력 주파수를 거절하는 능력을 포함하는 그 자신의 설계 도전과제의 세트를 제기한다.
실시예에 따라, 주파수 배율 회로는 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍, 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 차동 캐스코드 스테이지, 차동 트랜지스터 쌍의 출력과 제 1 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 임피던스 요소들, 및 제 1 차동 캐스코드 스테이지와 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함한다.
본 발명 및 본 발명의 이점의 더 완전한 이해를 위해, 첨부된 도면에 관련하여 취해진 다음의 상세한 설명에 대해 이제 참조가 이루어진다.
도 1은 일반적인 주파수 배율기의 블록도를 예시한다.
도 2a 및 도 2b는 예시적인 주파수 배율기 회로의 개략도를 예시한다.
도 3은 예시적인 LO 버퍼 회로의 개략도를 예시한다.
도 4a 내지 도 4e는 예시적인 주파수 배율기의 성능 비교 그래프를 예시한다.
도 5는 예시적인 방법의 블록도를 예시한다.
도 6은 주파수 배율기의 캐스코드의 다른 실시예를 예시한다.
상이한 도면에서 대응하는 숫자 및 기호는, 달리 표시되지 않는다면, 일반적으로 대응하는 부분을 지칭한다. 도면은 바람직한 실시예의 관련 양상을 명확히 예시하도록 도시되고, 반드시 축척대로 도시되지 않는다. 임의의 실시예를 더 명확히 예시하기 위해, 동일한 구조, 물질 또는 프로세스 단계의 변형들을 표시하는 문자는 도면 숫자를 따를 수 있다.
현재 바람직한 실시예의 제조 및 사용이 하기에 상세히 논의된다. 그러나, 본 발명이 매우 다양한 특정 맥락에서 구현될 수 있는 많은 적용 가능한 발명의 개념을 제공한다는 것이 인지되어야 한다. 논의되는 특정 실시예는 단지 본 발명을 제조 사용하기 위한 특정 방법의 예시이며, 본 발명의 범주를 국한시키지 않는다.
본 발명은 특정 맥락, 주파수 배율 회로에서 바람직한 실시예에 관련하여 설명될 것이다. 그러나, 본 발명은 또한 고주파수 RF 통신 시스템에 관련된 다른 형태의 회로, 시스템 및 방법에 적용될 수 있다.
본 발명의 실시예는 피킹(peaking)을 제공하기 위해 전송 라인 요소를 통해 차동 입력 쌍과 캐스코드 스테이지를 연결하고, 캐스코드 스테이지의 출력과 고조파 필터를 연결함으로써 주파수 배율 회로를 구현한다. 캐스코드 구조는 높은 변환 이득 및 출력 전력을 획득하기 위해 사용될 수 있고, 차동 입력 쌍 및 캐스코드 스테이지 사이의 전송 라인 요소의 사용은 입력 주파수의 제 2 고조파에서 이득 및 출력 전력을 상승시킨다. 출력 필터는 제 2 고조파에서 출력 전력을 개선하기 위한 공진 네트워크로서 형성될 수 있고, 기본적인 입력 신호의 강한 거절을 제공한다.
예시적인 주파수 배율 회로는 다양한 맥락에서 사용될 수 있다. 예를 들면, 예시적인 주파수 배율기는 VCO(voltage controlled oscillator)와 결합된 LO(local oscillator) 신호 소스, 또는 외부 신호 소스로서 RF 신호 생성기의 전송기 내부에서 사용될 수 있다. 예시적인 주파수 배율 회로는 또한 RF 트랜시버 회로의 구현에서 사용될 수 있다. 예를 들면, 주파수 배율기는 전송기에 대한 LO 신호 소스뿐만 아니라 수신기 내의 혼합기에 대한 LO 소스 및/또는 외부 신호 소스로서 역할을 할 수 있다.
도 1은 입력 신호의 주파수를 배율(double)하기 위해 사용될 수 있는 예시적인 시스템의 블록도를 예시한다. f0의 주파수를 갖는 입력 신호(102)는, 2f0의 주파수를 갖는 출력 신호(106)를 생성하는 체배 네트워크(multiplying network)(104)의 입력에 연결된다. 체배 네트워크(104)는 임의의 수의 방식으로 구현될 수 있다. 그의 가장 기본적인 레벨에서, 체배 네트워크(104)는 입력의 주파수의 2 배에서 고조파를 생성하는 2차 비선형성을 도입한다. 이러한 2차 비선형성은, 예를 들면, 다이오드와 같은 비선형 반도체 장치를 사용하여 생성될 수 있다. 다른 종래의 접근법에서, 이러한 2차 비선형성, 특히 제곱 항(즉, x2)은, 입력 신호가 입력 포트들 양자에 연결되는, 길버트 혼합기(Gilbert mixer)와 같은 아날로그 곱셈기 회로를 사용하여 생성될 수 있다. 그러한 종래의 해결책이 더 낮은 주파수에서 수용 가능한 성능을 제안하지만, 입력 주파수가 밀리미터 파장 범위를 향해 증가함에 따라, 성능을 유지하는 것은 다양한 도전과제를 야기한다. 그러한 도전과제는 더 높은 주파수에서 더 돌출되는 프로세스 변동 및 디바이스 기생(device parastic)에 의해 부분적으로 야기되는 신호 감쇄를 포함한다.
도 2a는 캐스코드 코어(232), 고조파 필터(234), 입력 연결 네트워크(254) 및 바이어스 네트워크(256)를 포함하는 본 발명의 실시예에 따른 주파수 배율기 회로(200)를 예시한다. 발룬(balun)(202) 및 LO 버퍼(204)는 신호 소스(258)를 입력 연결 네트워크(254)에 연결하는 것으로 도시되지만, 예시적인 주파수 배율기가 상이한 방식으로 다양한 신호 소스 형태에 연결될 수 있다는 것이 이해되어야 한다. 실시예에서, 신호 소스(258)는 f0의 입력 주파수를 제공하고, 주파수 배율기 회로(200)는 출력 포트(RFOUT)에서 2f0의 주파수를 갖는 신호를 제공한다.
캐스코드 코어(232)는 트랜지스터들(218 및 220)로 구성된 차동 입력 쌍을 포함하고, 트랜지스터들(218 및 220)의 콜렉터는 트랜지스터들(228 및 230)을 포함하는 캐스코드 스테이지의 이미터에 연결된다. 실시예에서, 캐스코드 트랜지스터들(228 및 230)은 바이어스 전압(VBIASC)으로 바이어싱되고, 커패시터(226)를 통해 접지에서 분리된다. 트랜지스터들(218, 220, 228 및 230)은, 예를 들면, BJT(bipolar junction transistor) 또는 MOSFET(metal-oxide field effect transistor), JFET(junction field effect transistor)와 같은 전계 효과 트랜지스터 및 다른 트랜지스터 형태를 사용하여 구현될 수 있다. 예시된 실시예에서, 캐스코드 스테이지는, 공통-베이스 구성으로 구성된 BJT 트랜지스터들(228 및 230)을 사용하여 구현된다. 그러나, 전계 효과 트랜지스터를 사용하는 실시예에서, 캐스코드 스테이지가 공통 게이트 구성의 MOSFET 또는 JFET, 또는 동등한 구성의 다른 장치 형태를 사용하여 구현될 수 있다는 것이 이해되어야 한다. 차동 입력 쌍 및 캐스코드 스테이지 사이의 인터스테이지 매칭은, 캐스코드 코어(232)에 의해 제공되는 출력 전력 및 이득을 개선하기 위해 사용될 수 있는 전송 라인 요소들(222 및 224)에 의해 제공되고, 캐스코드 코어(232)는 저항기(216) 및 선택적인 전송 라인 요소(214)를 포함하는 바이어스 네트워크(256)를 통해 접지에 연결된다. 실시예에서, 전송 라인 요소(214)는 입력 주파수의 2 배(2f0)에서 1/4의 파장 전송 라인이지만, 다른 전송 라인 요소 길이가 사용될 수 있다.
고조파 필터(234)는 수동 요소들(250, 252, 236, 238, 240, 255, 242)을 포함하고, 2 개의 주요 목적, 즉, 주파수(f0)에서 기본적인 신호의 거절 및 로드(259)에서 제 2 고조파 출력 전력의 개선을 서빙한다. 고조파 필터(234)는, 예를 들면, 주파수(f0)에서 기본적인 신호를 차단하고, 2f0에서 제 2 고조파 신호를 로드(250)에 효과적으로 전송하는 회로로서 볼 수 있다. 트랜지스터들(228 및 230)의 콜렉터에 연결된 전송 라인 요소들(250 및 252)은 각각 트랜지스터들(228 및 230)의 콜렉터에서 기생 커패시턴스를 공진시킴으로써 시스템의 이득을 개선할 수 있다. 이어서, 이러한 회로는 수동 요소들(238, 240, 255, 242 및 244)을 사용하여 출력에 매칭된다. 일부 실시예에서, 전송 라인 요소들(250 및 252)은 기본적인 주파수의 양호한 거절을 제공하기 위해 기본적인 주파수(f0)에서 약 1/4의 파장이다. 다른 실시예에서, 전송 라인들(250 및 252)은 고조파 필터(234)의 공진 네트워크의 다른 수동 요소와 결합하여 제 2 고조파에서 최대 출력 전력 및 최대 기본적인 거절을 달성하도록 설계될 수 있다. 동작 주파수가 더 낮아짐에 따라, 기본적인 주파수에 대한 1/4의 파장의 길이가 더 길어진다.
전송 라인(236)은 DC 바이어스 전류를 캐스코드 코어(2132)에 제공하고, 고출력 신호를 제공하기 위해 출력 주파수(2f0)에서 1/4의 파장이도록 구성될 수 있다. 또한, 커패시터들(240 및 242)과 함께 전송 라인 요소들(238, 255 및 244)은 로드(259)에 매치를 제공하기 위해 포트(RFOUT)에 대한 매칭 네트워크를 형성한다.
입력 연결 네트워크(254)는 AC 연결 커패시터들(206 및 208) 및 전송 라인 요소들(210 및 212)을 포함한다. 일 실시예에서, 전송 라인 요소들(210 및 212)은 입력 주파수(f0)에서 1/4의 파장 전송 라인이도록 구성되고, DC 바이어스 전압(VBIASIN)을 트랜지스터들(218 및 220)의 베이스에 제공하는데 사용된다.
실시예에서, 주파수 배율기 회로(200)는 집적 회로 상에서 구현되고, 입력 신호 소스(258)에서 60 GHz 출력 신호가 제공되면 120 GHz 출력 신호를 제공하도록 구성된다. 이러한 예시적인 실시예에서, 각각의 전송 라인 요소는 더 낮은 금속층 내의 15 ㎛ 폭의 접지 위에 상부 금속층에서 5 ㎛를 갖는 라인이다. 입력 네트워크(254) 내의 전송 라인 요소들(210 및 212) 각각은 약 630 ㎛의 길이를 갖고, 바이어스 네트워크(256) 내의 전송 라인(214)은 약 65 ㎛의 길이를 갖고, 캐스코드 스테이지(232) 내의 전송 라인 요소들(222 및 224)은 약 55 ㎛의 길이를 갖고, 전송 라인 요소들(250 및 252)은 약 330 ㎛의 길이를 갖고, 고조파 필터(235) 내의 전송 라인 요소들(236, 238, 255 및 244)은 각각 약 310 ㎛, 40 ㎛, 150 ㎛ 및 250 ㎛의 길이를 갖는다. 캐스코드 코어(232)를 통한 바이어스 전류는 약 9 mA이고, LO 버퍼(204)를 통해 흐르는 DC 전류는 약 21 mA이다. 더 큰 신호 조건 하에서, 캐스코드 코어(232)의 전류 소비는 입력 신호 레벨에 의존하여 약 20 mA로 증가될 수 있다. 이러한 증가된 전류 소비는 약 9 mA의 바이어스 전류 및 회로의 더 큰 신호 여기(excitation)로 인한 약 11 mA까지의 부가적인 전류 소비를 포함한다. 상술된 동작 주파수 및 전송 라인 요소 치수, 바이어스 전류 및 다른 구현 세부 사항들이 단지 많은 가능한 실시예의 일 예라는 것이 이해되어야 한다. 본 발명의 대안적인 실시예에서, 상이한 전송 길이 및 폭, 상이한 동작 주파수, 및 상이한 전력 전류 소비 레벨이 사용될 수 있다. 다른 대안적인 실시예에서, 전송 라인 세그먼트들(210, 212, 214, 222, 224, 250, 252, 236, 238, 255 및 244) 중 일부 또는 모두는 인덕터로 대체될 수 있다.
도 2b는, 바이어스 생성기(260)를 더 포함하는, 도 2a에 도시된 실시예와 유사한 예시적인 주파수 배율기 회로를 예시한다. 바이어스 생성기(260)는 다이오드-접속 트랜지스터들(262 및 266), 및 직렬로 연결된 저항기들(264 및 268)을 포함한다. 캐스코드 트랜지스터들(228 및 230)의 베이스는 트랜지스터(262)의 이미터에 연결되고, 차동 쌍 트랜지스터들(218 및 220)의 베이스는 전송 라인 요소들(210 및 212)을 통해 트랜지스터(266)의 콜렉터에 연결되고, 전송 라인 요소들(210 및 212)은 트랜지스터(266)의 콜렉터에서 낮은 임피던스를 입력 주파수(f0)에서 트랜지스터들(218 및 220)의 베이스들에서 높은 임피던스로 효과적으로 변환한다. 바이어스 생성기(260)가 예시적인 주파수 배율기 회로를 바이어싱하기 위해 사용될 수 있는 많은 바이어스 생성기 회로의 단지 일 예라는 것이 이해되어야 한다. 대안적인 실시예에서, 당분야에 알려진 다른 바이어스 회로 및 바이어싱 기술이 또한 사용될 수 있다.
도 3은, 예를 들면, 도 2a에 도시된 LO 버퍼(204)를 구현하기 위해 사용될 수 있는 예시적인 LO 버퍼(300)를 예시한다. LO 버퍼(300)는, 전송 라인 요소들(328 및 330)을 통해 캐스코드 트랜지스터들(332 및 334)에 연결된 트랜지스터들(326 및 324)로 구성된 차동 입력 쌍을 각각 포함하는 2 개의 LO 버퍼 스테이지들(3801 및 3802)을 갖는다. 도시된 실시예에서, 2 개의 스테이지들은 고주파수에서 주파수 배율기에 대한 기본적인 주파수(f0)에서의 충분한 입력 전력을 보장하기 위해 사용된다. 대안적인 실시예에서, 특정 실시예 및 그의 사양에 의존하여, 2 개보다 더 많거나 더 적은 LO 버퍼 스테이지들이 사용될 수 있다.
차동 입력 쌍은 저항기(318) 및 전송 라인 요소(320)에 의해 바이어싱되고, 전송 라인 요소(320)는 저항기(318) 및 트랜지스터들(326 및 324)의 이미터들 사이의 상호 접속 전송 라인을 나타낸다. 전송 라인 요소들(336 및 338)은 트랜지스터들(332 및 334)의 콜렉터들에 각각 연결된다. 전송 요소들(340 및 342)은 VCC에 연결되고, 그로부터 전력 공급 전류를 제공한다. 각각의 LO 버퍼 스테이지(3801 및 3802)의 입력은, DC 바이어스 전류를 입력 차동 쌍 트랜지스터들(326 및 324)에 제공하는 전송 라인 요소들(306 및 308)을 갖고, 각각의 LO 버퍼 스테이지(3801 및 3802)의 출력은 전송 라인 요소들(336 및 338)을 통해 캐스코드 트랜지스터들(332 및 334)의 콜렉터들로부터 각각 취해진다. 전송 라인 요소들(306 및 308)은 1/4의 파장 RF 쵸크(choke)를 사용하여 구현될 수 있다. 트랜지스터(310), 저항기(312), 트랜지스터(314) 및 저항기(316)의 직렬 접속에 의해 형성된 바이어스 네트워크는 트랜지스터들(326 및 304)로 구성된 입력 차동 쌍 및 캐스코드 트랜지스터들(332 및 334)의 베이스에 대한 DC 바이어스 전압을 제공한다. 트랜지스터들(332 및 334)에 대한 바이어스 접속은, 적절한 접지를 위해 RF 커패시터를 사용하여 구현될 수 있는 커패시터(333)를 통해 접지에서 분리된다. 수동 요소들(336, 338, 340, 342, 350-360 및 362-372)은, 예를 들면, 스테이지들 사이의 최대 전력 전송을 제공하도록 구성될 수 있는 전송 라인 및 커패시터를 포함하는 인터스테이지 매칭 네트워크를 형성한다.
2 개의 LO 버퍼 스테이지들(3801 및 3802) 사이의 인터스테이지 연결 및 매칭은 AC 연결 커패시터들(352 및 358)에 의해 제공되고, 전송 라인 요소들(350, 354, 356 및 360)은 LO 버퍼 스테이지들(380)의 제 1 스테이지의 출력 및 제 2 스테이지의 입력 사이의 임피던스 매치를 제공하도록 구성될 수 있다. 연결 커패시터들(302 및 304)은 LO 버퍼 스테이지(3801)의 입력에 연결되고, 전송 라인 요소들(362, 366, 368 및 372)과 함께 AC 연결 커패시터들(364 및 370)은 LO 버퍼 스테이지(3802)의 출력에 연결된다. 도 3에 예시된 LO 버퍼(300)가 입력 신호를 예시적인 주파수 배율기에 제공하기 위해 사용될 수 있는 많은 가능한 LO 버퍼 회로의 단지 일 예라는 것이 인지되어야 한다. 본 발명의 대안적인 실시예에서, 당분야에 알려진 다른 LO 버퍼 회로 및 아키텍쳐가 사용될 수 있다.
도 4a는 2 개의 예시적인 주파수 배율기들에 대한 50 Ω 로드에 전달되는 출력 전력 대 주파수의 플롯을 예시한다. 트레이스(402)는 도 2a에 도시된 예시적인 주파수 배율기에 대한 출력 전력 대 주파수의 플롯이고, 트레이스(404)는 공통 이미터 구성을 갖는 주파수 배율기에 대한 출력 전력 대 주파수의 그래프이고, 상기 주파수 배율기는 근본적으로 캐스코드 트랜지스터들(228 및 230)이 제거된 도 2a에 예시된 주파수 배율기이다. 도시된 바와 같이, 캐스코드 스테이지를 사용하는 주파수 배율기의 출력 전력은 캐스코드 스테이지를 사용하지 않는 주파수 배율기보다 더 높다. 추가로 볼 수 있듯이, 트레이스(404)의 진폭은 더 높은 주파수에서 빠르게 감소한다. 캐스코드 트랜지스터들(228 및 230)에 의해 제공되는 개선된 성능은, 부분적으로 공통 이미터 구성에 관련하여 밀러 효과(Miller effect)의 감소로 인한 것이다. 58 GHz 내지 82 GHz 범위의 x-축은 주파수 배율기의 입력으로 전달되는 입력 주파수(f0)를 나타낸다.
도 4b는 2 개의 예시적인 주파수 배율기들에 대한 출력 전력 대 LO 입력 전력의 플롯을 예시한다. 트레이스(406)는 도 2a에 도시된 예시적인 주파수 배율기의 성능을 나타내고, 트레이스(408)는 캐스코드 트랜지스터가 없는 공통 이미터 구성을 갖는 주파수 배율기의 성능을 나타낸다. 도 4b에 도시된 성능 그래프는 61 GHz의 입력 주파수(f0), 및 121 GHz의 출력 주파수(2f0)를 나타낸다. 도시된 바와 같이, 도 2a의 캐스코드 실시예는 캐스코드 트랜지스터들이 없는 공통 이미터 실시예보다 더 높은 출력 전력을 갖는다. 도 4c는 도 4b의 플롯을 생성하기 위해 사용된 것과 동일한 조건 하에서 기본적인 억제 대 LO 입력 전력의 플롯을 예시한다. 트레이스(410)는 도 2a에 도시된 예시적인 주파수 배율기의 기본적인 거절을 나타내고, 트레이스(412)는 캐스코드 트랜지스터가 없는 공통 이미터 구성을 갖는 주파수 배율기의 기본적인 억제를 나타낸다.
도 4d는 출력 전력 대 LO 입력 전력의 플롯을 예시한다. 트레이스(414)는 도 2a에 도시된 예시적인 주파수 배율기의 출력을 나타내고, 트레이스(416)는 전송 라인 요소들(250 및 252)이 제거된(즉, 트랜지스터들(228 및 230)의 콜렉터가 함께 직접적으로 접속됨) 도 2a에 도시된 주파수 배율기의 출력을 나타낸다. 도시된 바와 같이, 전송 라인 요소들(250 및 252)을 갖는 도 2a의 실시예는 전송 라인 요소들(250 및 252)이 없는 실시예보다 약 4 dB 더 높은 출력 전력을 갖고, 전송 라인 요소들(250 및 252)은 차동 입력 쌍 및 캐스코드 스테이지 사이에 임피던스 매치를 제공한다. 도 4d에 도시된 성능 그래프는 61 GHz의 입력 주파수(f0) 및 121 GHz의 출력 주파수(2f0)를 나타낸다.
도 4e는 출력 전력 대 LO 입력 전력의 플롯을 예시한다. 트레이스(418)는 도 2a에 도시된 예시적인 주파수 배율기의 출력 전력을 나타내고, 트레이스(420)는 전송 라인 요소들(222 및 224)이 제거된(즉, 트랜지스터들(218 및 220)의 콜렉터가 직접적으로 트랜지스터들(228 및 230)의 이미터에 각각 접속됨) 도 2a에 도시된 주파수 배율기의 출력을 나타낸다. 도시된 바와 같이, 전송 라인 요소들(222 및 224)을 갖는 도 2a의 실시예는 전송 라인 요소들(222 및 224)이 없는 실시예보다 1.5 dB 더 높은 출력 전력을 갖는다. 도 4e에 도시된 성능 그래프는 61 GHz의 입력 주파수(f0), 및 121 GHz의 출력 주파수(2f0)를 나타낸다.
도 5는 예시적인 주파수 배율기를 동작시키는 예시적인 방법(500)의 흐름도를 예시한다. 실시예에서, 단계(502)에서 제 1 주파수(f0)에서 제 1 신호가 예시적인 주파수 배율기 회로에 제공된다. 일부 실시예에서, 이러한 제 1 주파수는 30 GHz 또는 그를 초과한다. 다음에, 단계(504)에서, 제 2 주파수(2f0)에서 제 2 신호가 예시적인 주파수 배율기 회로로부터 수신된다.
도 6은, 예를 들면, 도 2a 및 도 2b에 관련하여 상술된 캐스코드 코어(232) 대신에 사용될 수 있는 멀티-캐스코드 아키텍쳐를 갖는 캐스코드 코어(600)의 대안적인 실시예를 예시한다. 캐스코드(600)는 트랜지스터들(614 및 616) 및 전송 라인 요소들(608 및 610)을 갖는 제 1 캐스코드 스테이지, 트랜지스터들(624 및 626) 및 전송 라인 요소들(618 및 620)을 갖는 제 2 캐스코드 스테이지, 및 트랜지스터들(628 및 630) 및 전송 라인 요소들(628 및 630)을 갖는 제 3 캐스코드 스테이지로서 표현된 다수의 캐스코드 스테이지들, 및 트랜지스터들(602 및 604)로 구성된 입력 차동 쌍을 갖는다. 캐스코드 코어(600)의 동작은 상술된 단일 캐스코드 실시예의 동일한 원리를 따라 진행된다. 제 1 캐스코드 스테이지의 바이어스 전압은 커패시터(612)에 의해 분리된 VBIASC1이고, 제 2 캐스코드 스테이지의 바이어스 전압은 커패시터(622)에 의해 분리된 VBIASC2이고, 제 3 캐스코드 스테이지의 바이어스 전압은 커패시터(632)에 의해 분리된 VBIASC3이다. 대안적인 실시예에서, 멀티-캐스코드 아키텍쳐를 사용하는 주파수 배율기는 2 개의 캐스코드 스테이지들 또는 3 개의 이상의 캐스코드 스테이지들을 가질 수 있다.
실시예에 따라, 주파수 배율 회로는 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍, 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 제 1 차동 캐스코드 스테이지, 차동 트랜지스터 쌍의 출력과 제 1 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 임피던스 요소들, 및 제 1 차동 캐스코드 스테이지와 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함한다. 차동 트랜지스터 쌍은 제 1 복수의 BJT들(bipolar junction transistor)을 포함할 수 있고, 제 1 차동 캐스코드 스테이지는 제 2 복수의 BJT들을 포함할 수 있다. 대안적으로, MOSFET 및 JFET와 같은 전계 효과 트랜지스터가 사용될 수 있다.
실시예에서, 복수의 제 1 임피던스 요소들은 전송 라인 요소이다. 대안적으로, 전송 라인 요소 대신에 인덕터가 사용될 수 있다. 복수의 제 1 임피던스 요소는 차동 트랜지스터 쌍의 출력 및 제 1 차동 캐스코드 스테이지의 입력 사이의 임피던스 매치를 제공하도록 구성될 수 있다. 또한, 주파수 배율 회로는 30 GHz 초과의 입력 주파수에서 동작하도록 구성될 수 있다.
실시예에서, 출력 결합 네트워크는 제 1 차동 캐스코드 스테이지의 출력과 공통 노드 사이에 연결된 복수의 제 2 임피던스 요소들, 및 공통 노드와 주파수 배율 회로의 출력 포트 사이에 연결된 출력 매칭 네트워크를 포함한다. 일부 경우에서, 복수의 제 2 임피던스 요소들 및 출력 매칭 네트워크는 전송 라인 요소를 사용하여 구현된다. 대안적으로, 복수의 제 1 임피던스 요소는 인덕터를 사용하여 구현될 수 있다.
다양한 실시예에서, 차동 트랜지스터 쌍, 제 1 차동 캐스코드 스테이지, 복수의 제 1 임피던스 요소 및 출력 결합 네트워크는 집적 회로에 배치된다. 또한, 일부 실시예에서, 주파수 배율 회로는 제 1 차동 캐스코드 스테이지의 출력에 연결된 입력을 갖는 제 2 차동 캐스코드 스테이지, 및 제 1 차동 캐스코드 스테이지의 출력과 제 2 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 3 임피던스 요소들을 포함할 수 있다.
다른 실시예에 따라, 반도체 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 갖는 입력 스테이지를 포함한다. 제 1 트랜지스터 및 제 2 트랜지스터의 베이스들은 입력 포트에 연결되고, 제 1 트랜지스터의 이미터는 제 2 트랜지스터의 이미터에 연결된다. 반도체 회로는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 캐스코드 스테이지, 제 1 트랜지스터의 콜렉터와 제 3 트랜지스터의 이미터 사이에 연결된 제 1 전송 라인 요소, 제 2 트랜지스터의 콜렉터와 제 4 트랜지스터의 이미터 사이에 연결된 제 2 전송 라인 요소, 및 제 3 트랜지스터의 콜렉터에 연결된 제 1 입력, 제 4 트랜지스터의 콜렉터에 연결된 제 2 입력, 및 출력 포트에 연결된 출력을 갖는 출력 스테이지를 더 포함한다.
실시예에서, 출력 스테이지는 제 3 트랜지스터의 콜렉터와 공통 노드 사이에 연결된 제 3 전송 라인 요소, 제 4 트랜지스터의 콜렉터와 공통 노드 사이에 연결된 제 4 전송 라인 요소, 및 공통 노드와 회로의 출력 포트 사이에 연결된 적어도 하나의 전송 라인을 포함하는 매칭 네트워크를 포함한다. 반도체 회로는 또한 공통 노드와 전력 공급 노드 사이에 연결된 제 1의 1/4 파장 전송 라인을 포함할 수 있다. 제 1의 1/4 파장 전송 라인은 입력 포트에서 회로의 입력 주파수의 약 2 배의 1/4 파장 주파수를 갖도록 구성된다.
실시예에서, 반도체 회로는 제 1 및 제 2 트랜지스터들의 이미터들과 공급 기준 노드 사이에 연결된 제 2의 1/4 파장 전송 라인을 더 포함하고, 공급 기준 노드는 접지 노드 또는 다른 기준 노드일 수 있다. 일부 실시예에서, 입력 포트는 구동 스테이지에 연결되도록 구성되거나 및/또는 출력 포트는 입력 포트에서 신호의 주파수의 2 배인 주파수를 갖는 출력 신호를 제공하도록 구성된다. 입력에서 신호의 주파수는 30 GHz를 초과할 수 있다.
다른 실시예에 따라, 주파수를 배율하기 위한 방법은 제 1 주파수를 갖는 제 1 신호를 주파수 배율 회로의 입력 포트에 제공하는 단계를 포함하고, 주파수 배율 회로는 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍, 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 차동 캐스코드 스테이지, 차동 트랜지스터 쌍의 출력과 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 전송 라인 요소들, 및 차동 캐스코드 스테이지와 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함한다. 상기 방법은 또한 주파수 배율 회로의 출력 포트로부터 제 2 신호를 수신하는 단계를 포함하여, 제 2 신호는 제 1 주파수의 2 배인 제 2 주파수를 갖는다. 일부 실시예에서, 제 1 주파수는 30 GHz를 초과한다.
실시예에서, 제 1 신호를 제공하는 것은 주파수 배율 회로를 포함하는 집적 회로에 제 1 신호를 제공하는 것을 포함한다. 또한, 제 1 신호를 제공하는 것은 LO(local oscillator) 버퍼로부터 제 1 신호를 제공하는 것을 포함할 수 있다.
실시예의 이점은 mm-파장 주파수들에서 고전력 및 강한 기본적인 거절을 달성하는 주파수 배율기 회로를 구현하는 능력을 포함한다. 높은 제 2 고주파 변환 이득을 갖는 실시예의 이점은 강한 제 2 고조파를 생성하기 위해 필요한 LO 전력을 감소시키는 능력을 포함한다.
본 발명의 일부 실시예의 다른 유리한 국면은, 낮은 전송된 출력 전력을 요구하는 애플리케이션에서 전송기 출력으로서 예시적인 주파수 배율기의 출력을 직접적으로 사용하는 능력이다. 그러한 실시예에서, 전력 증폭기 스테이지가 제거될 수 있다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이러한 설명이 제한적인 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 수정 및 결합뿐만 아니라 본 발명의 다른 실시예는 명세서를 참조할 때 당업자에게 명백하게 될 것이다. 예를 들면, 여기에 제시된 예시적인 예에서, 전송 라인 세그먼트는 인덕터로 대체될 수 있다.

Claims (22)

  1. 주파수 배율 회로(frequency doubling circuit)로서,
    상기 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍(differential transistor pair)과,
    상기 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 제 1 차동 캐스코드 스테이지(differential cascode stage)와,
    상기 차동 트랜지스터 쌍의 출력 및 상기 제 1 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 임피던스 요소들과,
    상기 제 1 차동 캐스코드 스테이지 및 상기 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함하는
    주파수 배율 회로.
  2. 제 1 항에 있어서,
    상기 차동 트랜지스터 쌍은 제 1 복수의 양극성 접합 트랜지스터들(BJT)을 포함하고,
    상기 제 1 차동 캐스코드 스테이지는 제 2 복수의 BJT들을 포함하는
    주파수 배율 회로.
  3. 제 1 항에 있어서,
    상기 복수의 제 1 임피던스 요소들은 전송 라인 요소들을 포함하는
    주파수 배율 회로.
  4. 제 1 항에 있어서,
    상기 복수의 제 1 임피던스 요소들은 인덕터들을 포함하는
    주파수 배율 회로.
  5. 제 1 항에 있어서,
    상기 복수의 제 1 임피던스 요소들은 상기 차동 트랜지스터 쌍의 출력과 상기 제 1 차동 캐스코드 스테이지의 입력 사이에 임피던스 매치를 제공하도록 구성되는
    주파수 배율 회로.
  6. 제 1 항에 있어서,
    상기 주파수 배율 회로는 30 GHz 초과의 입력 주파수에서 동작하도록 구성되는
    주파수 배율 회로.
  7. 제 1 항에 있어서,
    상기 출력 결합 네트워크는,
    상기 제 1 차동 캐스코드 스테이지의 출력과 공통 노드 사이에 연결된 복수의 제 2 임피던스 요소들과,
    상기 공통 노드와 상기 주파수 배율 회로의 출력 포트 사이에 연결된 출력 매칭 네트워크를 포함하는
    주파수 배율 회로.
  8. 제 7 항에 있어서,
    상기 복수의 제 2 임피던스 요소들 및 상기 출력 매칭 네트워크는 전송 라인 요소들을 포함하는
    주파수 배율 회로.
  9. 제 1 항에 있어서,
    상기 차동 트랜지스터 쌍, 상기 제 1 차동 캐스코드 스테이지, 상기 복수의 제 1 임피던스 요소 및 상기 출력 결합 네트워크는 집적 회로에 배치되는
    주파수 배율 회로.
  10. 제 1 항에 있어서,
    상기 제 1 차동 캐스코드 스테이지의 출력에 연결된 입력을 갖는 제 2 차동 캐스코드 스테이지와,
    상기 제 1 차동 캐스코드 스테이지의 출력과 상기 제 2 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 3 임피던스 요소들을 더 포함하는
    주파수 배율 회로.
  11. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 입력 스테이지 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 베이스들(bases)은 입력 포트에 연결되고, 상기 제 1 트랜지스터의 이미터(emitter)는 상기 제 2 트랜지스터의 이미터에 연결됨 ― 와,
    제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 캐스코드 스테이지와,
    상기 제 1 트랜지스터의 콜렉터(collector)와 상기 제 3 트랜지스터의 이미터 사이에 연결된 제 1 전송 라인 요소와,
    상기 제 2 트랜지스터의 콜렉터와 상기 제 4 트랜지스터의 이미터 사이에 연결된 제 2 전송 라인 요소와,
    상기 제 3 트랜지스터의 콜렉터에 연결된 제 1 입력, 상기 제 4 트랜지스터의 콜렉터에 연결된 제 2 입력, 및 출력 포트에 연결된 출력을 갖는 출력 스테이지를 포함하는
    반도체 회로.
  12. 제 11 항에 있어서,
    상기 출력 스테이지는,
    상기 제 3 트랜지스터의 콜렉터와 공통 노드 사이에 연결된 제 3 전송 라인 요소와,
    상기 제 4 트랜지스터의 콜렉터와 상기 공통 노드 사이에 연결된 제 4 전송 라인 요소와,
    상기 공통 노드와 상기 회로의 출력 포트 사이에 연결된 적어도 하나의 전송 라인을 포함하는 매칭 네트워크를 포함하는
    반도체 회로.
  13. 제 12 항에 있어서,
    상기 공통 노드와 전력 공급 노드 사이에 연결된 제 1의 1/4 파장 전송 라인을 더 포함하고,
    상기 제 1의 1/4 파장 전송 라인은 상기 입력 포트에서 상기 회로의 입력 주파수의 약 2 배의 1/4 파장 주파수를 갖도록 구성되는
    반도체 회로.
  14. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 이미터들과 공급 기준 노드 사이에 연결된 제 2의 1/4 파장 전송 라인을 더 포함하는
    반도체 회로.
  15. 제 14 항에 있어서,
    상기 공급 기준 노드는 접지 노드를 포함하는
    반도체 회로.
  16. 제 11 항에 있어서,
    상기 입력 포트는 구동 스테이지에 연결되도록 구성되는
    반도체 회로.
  17. 제 11 항에 있어서,
    상기 출력 포트는, 상기 입력 포트에서의 신호 주파수의 2 배인 주파수를 갖는 출력 신호를 제공하도록 구성되는
    반도체 회로.
  18. 제 17 항에 있어서,
    상기 입력에서의 신호의 주파수는 30 GHz를 초과하는
    반도체 회로.
  19. 주파수를 배율(doubling)하는 방법으로서,
    제 1 주파수를 갖는 제 1 신호를 주파수 배율 회로의 입력 포트에 제공하는 단계와,
    상기 주파수 배율 회로의 출력 포트로부터 제 2 신호를 수신하는 단계 ― 상기 제 2 신호는 상기 제 1 주파수의 2 배인 제 2 주파수를 가짐 ― 를 포함하고,
    상기 주파수 배율 회로는,
    상기 주파수 배율 회로의 입력 포트에 연결된 차동 트랜지스터 쌍과,
    상기 차동 트랜지스터 쌍의 출력에 연결된 입력을 갖는 차동 캐스코드 스테이지와,
    상기 차동 트랜지스터 쌍의 출력과 상기 차동 캐스코드 스테이지의 입력 사이에 연결된 복수의 제 1 전송 라인 요소들과,
    상기 차동 캐스코드 스테이지와 상기 주파수 배율 회로의 출력 포트 사이에 연결된 출력 결합 네트워크를 포함하는
    주파수 배율 방법.
  20. 제 19 항에 있어서,
    상기 제 1 주파수는 30 GHz를 초과하는
    주파수 배율 방법.
  21. 제 19 항에 있어서,
    상기 제 1 신호를 제공하는 단계는 상기 주파수 배율 회로를 포함하는 집적 회로에 상기 제 1 신호를 제공하는 단계를 포함하는
    주파수 배율 방법.
  22. 제 19 항에 있어서,
    상기 제 1 신호를 제공하는 단계는 LO(local oscillator) 버퍼로부터의 상기 제 1 신호를 제공하는 단계를 포함하는
    주파수 배율 방법.
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