KR20140109787A - 전계 효과 트랜지스터 및 그것을 사용한 반도체 장치 - Google Patents

전계 효과 트랜지스터 및 그것을 사용한 반도체 장치 Download PDF

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Abstract

전계 효과 트랜지스터는 제1 직선 상에 배치된, 복수의 셀을 갖는다. 각 셀은 멀티 핑거 전극을 갖고, 각 셀에는 게이트 단자 전극과, 드레인 단자 전극이 접속되어 있다. 멀티 핑거 전극은 적어도 2개의 핑거 게이트 전극과, 핑거 드레인 전극과, 핑거 소스 전극을 갖는다. 게이트 단자 전극은 인접하는 2개의 셀의 핑거 게이트 전극을 공통으로 접속한다. 드레인 단자 전극은 인접하는 2개의 셀의 핑거 드레인 전극을 공통으로 접속한다. 인접하는 2개의 셀 중, 한쪽 셀의 핑거 게이트 전극과 다른 한쪽 셀의 핑거 게이트 전극은 대략 직각으로 교차한다. 인접하는 2개의 셀의 멀티 핑거 전극이 교차하는 영역의 제1 직선의 한쪽에는, 게이트 단자 전극이, 다른 한쪽에는 드레인 단자 전극이 엇갈리게 설치된다.

Description

전계 효과 트랜지스터 및 그것을 사용한 반도체 장치{FIELD EFFECT TRANSISTOR AND SEMICONDUCTOR DEVICE USING THE SAME}
본 출원은 2013년 3월 6일에 출원한 선행하는 일본 특허 출원 제2013-044614호에 의한 우선권의 이익에 기초를 두고, 또한 그 이익을 구하고 있으며, 그 내용 전체가 인용에 의해 본 명세서에 포함된다.
본 발명의 실시 형태는 전계 효과 트랜지스터 및 반도체 장치에 관한 것이다.
GaAs, SiC, GaN 등을 포함해서 이루어지는 전계 효과 트랜지스터의 동작 영역을 증가시키면, 인버터 회로, 스위칭 회로, 고주파 증폭 회로 등의 장치의 출력을 용이하게 증대할 수 있다.
복수의 셀을 병렬로 설치하여 배열함으로써, 전력 이득을 낮추지 않고, 동작 영역을 증가시킬 수 있다. 이 경우, 동작 영역인 복수의 각 셀의 간격을 적정하게 유지함으로써, 열저항을 저감할 수 있다.
HEMT(High Electron Mobility Transistor) 등을 사용한 고주파·고출력 증폭 회로를 복수의 셀로 구성하는 경우, 복수의 셀을, 루프 발진을 발생하지 않도록 배치하는 것이 바람직하다.
본 발명은 루프 발진의 억제와 열저항의 저감이 용이한 전계 효과 트랜지스터 및 반도체 장치를 제공한다.
실시 형태의 전계 효과 트랜지스터는, 제1 직선 상에 배치된 복수의 셀을 갖는다. 각 셀은 반도체를 포함해서 이루어지는 동작층 위에 설치된, 동작 전류를 제어하는 멀티 핑거 전극을 갖는다. 멀티 핑거 전극은 적어도 2개의 핑거 게이트 전극과 각각의 핑거 게이트 전극을 사이에 끼우도록 설치된 핑거 드레인 전극 및 핑거 소스 전극을 갖고, 또한 1개의 셀의 상기 핑거 게이트 전극과 상기 핑거 드레인 전극과 상기 핑거 소스 전극은 평행하다. 전계 효과 트랜지스터는 게이트 단자 전극 및 드레인 단자 전극을 갖는다. 인접하는 2개의 셀 각각의 핑거 게이트 전극이 모두 동일한 게이트 단자 전극에 접속되어 있다. 인접하는 2개의 셀 각각의 핑거 드레인 전극이 모두 동일한 드레인 단자 전극에 접속되어 있다. 인접하는 2개의 셀의 멀티 핑거 전극은 제1 직선과 직교하는 제2 직선에 대해 서로 선대칭이다. 인접하는 2개의 셀 중, 한쪽 셀의 핑거 게이트 전극의 연장선과 다른 한쪽 셀의 핑거 게이트 전극의 연장선은 80 내지 100°의 범위의 각도로 교차한다. 또한 인접하는 2개의 셀의 핑거 게이트 전극의 연장선이 교차하는 영역에는, 게이트 단자 전극과 드레인 단자 전극이 엇갈리게 설치되어 있다.
본 발명에 따르면, 루프 발진의 억제와 열저항의 저감이 용이한 전계 효과 트랜지스터 및 반도체 장치가 제공된다.
도 1은 제1 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다.
도 2a는 인접하는 2개의 셀의 모식 평면도이다.
도 2b는 인접하는 2개의 멀티 핑거 전극과 단자 전극을 나타내는 모식 평면도이다.
도 2c는 도 2b의 A-A선을 따른 모식 단면도이다.
도 3은 제1 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다.
도 4는 제2 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다.
도 5는 제4 실시 형태에 따른 반도체 장치의 모식 평면도이다.
도 6a는 제3 비교예에 따른 전계 효과 트랜지스터의 인접하는 2개의 셀의 모식 평면도이다.
도 6b는 제3 비교예에 따른 전계 효과 트랜지스터의 멀티 핑거 전극과 단자 전극을 나타내는 모식 평면도이다.
도 7은 제3 비교예에 따른 전계 효과 트랜지스터를 사용한 제4 비교예의 반도체 장치의 모식 평면도이다.
도 8a는 제2 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다.
도 8b는 제2 실시 형태에 따른 전계 효과 트랜지스터의 인접하는 2개의 셀의 모식 평면도이다.
도 8c는 제2 실시 형태에 따른 전계 효과 트랜지스터의 멀티 핑거 전극과 단자 전극을 나타내는 모식 평면도이다.
도 9는 제3 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다.
도 10은 제5 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다.
<제1 실시 형태>
도 1은 제1 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다. 전계 효과 트랜지스터(5)는 SiC나 GaN 등의 육방정계 반도체를 포함해서 이루어지는 동작층(17)과, 복수의 셀(52)과, 복수의 게이트 단자 전극(33)과, 복수의 소스 단자 전극(43a, 43b, 43c)과, 복수의 드레인 단자 전극(53)을 갖는다. 도 1에 있어서, 참조 번호 6은 반도체 칩을 나타내고, 참조 번호 7은 칩 단부면을 나타낸다.
복수의 셀(52)은 제1 직선(90) 상에 배치되고, 즉 제1 직선(90)을 따라 배치된다. 각 셀(52)은 멀티 핑거 전극을 갖고, 복수의 셀(52)의 멀티 핑거 전극이 제1 직선(90)을 따라 꺾은선 형상으로 배치된다. 또한, 게이트 단자 전극(33)과 드레인 단자 전극(53)은 제1 직선(90)을 경계로 제1 직선(90)의 양측에 각각 배치되고, 제1 직선(90)을 따라 배치되어 있다. 즉, 게이트 단자 전극(33)과 드레인 단자 전극(53)은 제1 직선(90)의 양측에 엇갈리게 배치되어 있다.
도 2a는 2개의 인접하는 셀의 모식 평면도이고, 도 2b는 멀티 핑거 전극과 단자 전극의 모식 평면도이고, 도 2c는 도 2b의 A-A선을 따른 모식 단면도이다. 셀(52a, 52b)은 반도체를 포함해서 이루어지는 동작층(17) 위에 설치된 멀티 핑거 전극(51a, 51b)을 갖는다. 각 셀(52a, 52b)에 있어서, 멀티 핑거 전극(51a, 51b)에 의해 전류가 제어된다.
도 2a에 나타낸 바와 같이, 제1 직선(90)은 멀티 핑거 전극(51a)의 중심 O1과, 인접하는 멀티 핑거 전극(51b)의 중심 O2를 통과하는 직선으로 정의된다. 제2 직선(92)은 제1 직선(90)과 직교하는 직선이다. 또한, 멀티 핑거 전극(51a)과 멀티 핑거 전극(51b)은 제2 직선(92)과 평행한 직선에 대해 선대칭이다.
멀티 핑거 전극(51)은 복수의 핑거 게이트 전극(30)과, 복수의 핑거 드레인 전극(50) 및 복수의 핑거 소스 전극(40)을 포함한다. 핑거 드레인 전극(50) 및 핑거 소스 전극(40)은, 양자 사이에 핑거 게이트 전극(30)이 끼워지도록 배치되어 있다. 1개의 셀 내에서는 핑거 게이트 전극(30)과 핑거 드레인 전극(50)과 핑거 소스 전극(40)은 서로 평행하다.
핑거 게이트 전극(30)의 게이트 길이를 짧게 하면, 소스·드레인간의 캐리어 주행 시간을 짧게 해서, 최대 발진 주파수 fmax를 높일 수 있다.
제1 실시 형태에서는, 멀티 핑거 전극(51)을 실장 부재(패키지)의 단자 전극과 접속하기 위해서, 게이트 단자 전극(33)과 드레인 단자 전극(53)과 소스 단자 전극(43)이 설치된다.
또한, 핑거 게이트 전극(30)의 게이트 길이는, 마이크로파 대역에서는, 1㎛ 이하로 짧다. 핑거 게이트 전극(30)과 게이트 단자 전극(33) 사이에, 복수의 핑거 게이트 전극(30)을 묶는 게이트 버스 전극(31)을 설치하면, 핑거 게이트 전극(30)을 보다 균일하게 동작시킬 수 있다.
드레인 단자 전극(53a)은 셀(52a)의 핑거 드레인 전극(50a)을 공통으로 묶도록, 핑거 드레인 전극(50a)에 접속된다. 드레인 단자 전극(53b)은 셀(52b)의 핑거 드레인 전극(50b)을 공통으로 묶도록, 핑거 드레인 전극(50b)에 접속된다.
드레인 단자 전극(53a, 53b)은 제1 직선(90)에 대해 한쪽에 배치된다. 상기 한쪽에 있어서 멀티 핑거 전극의 연장선이 교차하는, 인접하는 셀의 멀티 핑거 전극의 핑거 드레인 전극과 함께, 멀티 핑거 전극(51a)의 핑거 드레인 전극(50a)이 드레인 단자 전극(53a)에 접속된다. 마찬가지로, 상기 한쪽에 있어서 멀티 핑거 전극의 연장선이 교차하는, 인접하는 셀의 멀티 핑거 전극의 핑거 드레인 전극과 함께, 멀티 핑거 전극(51b)의 핑거 드레인 전극(50b)이 드레인 단자 전극(53b)에 접속된다.
소스 단자 전극(43a, 43b와 43c)은 제1 직선(90)에 대해 다른 한쪽에 배치된다. 상기 다른 한쪽에 있어서 멀티 핑거 전극의 연장선이 교차하는, 인접하는 셀의 멀티 핑거 전극(51a, 51b)의 핑거 소스 전극(40a, 40b)의 반수(半數)가 모두 동일한 소스 단자 전극(43b)에 접속된다. 그리고 핑거 소스 전극(40a, 40b)의 나머지 절반은 소스 단자 전극(43a, 43c)에 접속된다. 또한, 소스 단자 전극(43; 43a, 43b, 43c)은 반도체층에 설치된 비아 홀(80)의 내벽의 도전층을 통해서 접지된다. 이와 같이 해서, 마이크로파 대역에서도 양호한 접지가 얻어진다.
또한, 제1 멀티 핑거 전극(51a)의 핑거 게이트 전극(30a)은 게이트 버스 전극(31a) 및 길이 GA의 게이트 인출부(32a)를 통해서 게이트 단자 전극(33)과 접속된다. 또한, 제2 멀티 핑거 전극(51b)의 핑거 게이트 전극(30b)은 게이트 버스 전극(31b) 및 길이 GB의 게이트 인출부(32b)를 통해서 게이트 단자 전극(33)과 접속된다.
게이트 단자 전극(33)은 제1 직선(90)에 대해 상기 다른 한쪽에 배치된다. 상기 다른 한쪽은, 소스 단자 전극(43)과 동일하다. 게이트 단자 전극(33)은 상기 다른 한쪽에 있어서 멀티 핑거 전극의 연장선이 교차하는 인접하는 셀의 멀티 핑거 전극의 핑거 게이트 전극에 접속된다.
게이트 단자 전극과 드레인 단자 전극은 제1 직선(90)을 따라 한쪽과 다른 한쪽에 엇갈리게 배치된다.
또한 도 2a에 도시한 바와 같이, 제2 직선(92)과 핑거 게이트 전극(30a)이 이루는 개방각 αg 및 제2 직선(92)과 핑거 게이트 전극(30b)이 이루는 개방각 βg는 대략 동일하다. 이에 의해, 드레인 전극(53)과 실장 부재에 배치되는 출력 정합 회로를 접속하는 본딩와이어의 길이의 차에 의한 위상차를 저감하여, 각 셀(52)을 밸런스좋게 동작할 수 있다.
도 2a에 있어서, 셀(52a, 52b)의 핑거 길이 FL은, 예를 들어 100㎛로 할 수 있다. 또한, SiC나 GaN은 와이드 밴드 갭을 갖고, 또한 열전도도가 높으므로, SiC나 GaN은 높은 전력 밀도를 용이하게 실현할 수 있다.
동작 영역을 복수의 셀로 분할하고, 루프 발진을 억제하여, 위상차를 발생시키지 않도록 복수의 셀의 출력을 합성하면, 높은 증폭 출력을 얻을 수 있다.
도 2c는 전계 효과 트랜지스터의 모식 단면도이다. SiC 등을 포함해서 이루어지는 지지 기판(10)에, GaN층(12), AlGaN 등을 포함해서 이루어지는 전자 공급층(14), 소스 콘택트층(15), 드레인 콘택트층(16) 등의 반도체층이 적층되어 있다. GaN층(12)과 전자 공급층(14)은 동작층(17)을 구성한다.
동작층(17)의 표면에는 핑거 게이트 전극(30)이 설치된다. 소스 콘택트층(15), 드레인 콘택트층(16)이 핑거 게이트 전극(30)을 사이에 끼우도록, 소스 콘택트층(15), 드레인 콘택트층(16)이 동작층(17)의 표면에 설치되어 있다. 소스 콘택트층(15), 드레인 콘택트층(16) 위에 핑거 소스 전극(40) 및 핑거 드레인 전극(50)이 각각 설치되어 있다. 이러한 전계 효과 트랜지스터를 HEMT(High Electron Mobility Transistor)라고 칭할 수 있다.
GaN은 높은 포화 전자 속도와 높은 절연 파괴 내압을 갖고 있으며, 마이크로파 대역 이상의 주파수에서 동작하는 고출력 증폭 소자에 사용될 수 있다. 또한, 동작층(17)으로서, 예를 들어 핑거 게이트 전극(30)과 함께 쇼트키 장벽을 구성하는 n형 GaAs층을 사용해도 된다.
제1 실시 형태에서는, 드레인 단자 전극(53)은 제1 직선(90)에 대해 한쪽에 설치되고, 또한 게이트 단자 전극(33)은 제1 직선(90)에 대해 다른 한쪽에 설치된다. 드레인 단자 전극(53)용 각 본딩와이어의 길이를 균일하게 하고, 또한 게이트 단자 전극(33)용 각 본딩와이어의 길이를 균일하게 함으로써, 복수의 셀(52)을 밸런스좋게 동작시킬 수 있다.
예를 들어, 2개의 멀티 핑거 전극(51a, 51b)의 핑거 게이트 전극의 교차각 γ(=αg+βg)는 대략 직각이 바람직하다. 즉, 교차각 γ는 80도 이상 또한 100도 이하인 것이 바람직하고, 85도 이상 또한 95도 이하인 것이 보다 바람직하다.
또한, 본 명세서에 있어서, 「대략 직각」이란, 「80도 이상, 100도 이하」인 것을 의미하는 것으로 한다. 즉, 「대략 직각」은 80 내지 100°의 범위의 각도를 의미한다.
도 1에 나타내는 제1 실시 형태의 전계 효과 트랜지스터에서는, 셀은 100㎛의 핑거 길이를 갖는 핑거 게이트 전극을 갖는다. 열저항은 0.92℃/W이며, 도 10에 나타내는 제5 비교예의 전계 효과 트랜지스터에 대해서 대략 20% 저감되었다. 제5 비교예의 전계 효과 트랜지스터에서는, 셀이 가로선에 밀집해 있으며, 열 저항은 1.11℃/W이다. 또한, GaAs의 경우, 열전도율이 낮기 때문에 칩 두께를 30㎛ 정도로 얇게 해서 열저항을 저감한다. 한편, GaN이나 SiC의 열전도율은 GaAs의 열전도율보다도 높으므로, GaN이나 SiC의 칩 두께는 방열성을 규제하지 않는다. 이 때문에, 전계 효과 트랜지스터는 두꺼운 칩을 이용할 수 있어, 보다 대면적의 칩을 이용할 수 있다.
또한, 각 셀이 일체의 직선 상에 배치되고, 각 셀은 직선에 대해서 45도 회전되어 있다. 이에 의해, 각 셀의 게이트 단자 전극(33)과 칩 단부(6)까지의 거리가 일정해지고, 그 결과, 게이트 단자 전극(33)과 입력 회로 기판(75)의 도전부를 접속하는 본딩와이어(78)의 길이가 균일해진다. 또한 각 셀의 드레인 단자 전극(53)과 칩 단부(6)까지의 거리가 일정해지고, 그 결과, 드레인 단자 전극(53)과 출력 회로 기판(76)의 도전부를 접속하는 본딩와이어(79)의 길이가 균일해진다. 이 때문에, 고주파 특성이 향상된다.
<제2 실시 형태>
도 8a는 제2 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다. 도 8b는 제2 실시 형태에 따른 전계 효과 트랜지스터의 셀의 모식 평면도이다. 도 8c는 제2 실시 형태에 따른 전계 효과 트랜지스터의 멀티 핑거 전극과 단자 전극의 모식 평면도이다. 이 전계 효과 트랜지스터에서는, 소스 단자 전극(43)은 제1 직선(90)에 대해서 게이트 단자 전극(33)이 위치하는 영역과 반대의 영역에 위치한다.
도 8c에 도시된 바와 같이, 멀티 핑거 전극(51a, 51b)의 핑거 소스 전극(40a, 40b)을 소스 단자 전극(43)에 접속하는 배선은, 핑거 게이트 전극(30a, 30b) 및 핑거 드레인 전극(50a, 50b)과 접촉하지 않도록, 에어 브리지(44)에 의해 입체적으로 배선되어 있다.
또한, 소스 단자 전극(43)을 반도체 기판에 설치된 비아 홀(80)의 내벽을 덮는 도전층을 통해서 접지할 수 있다. 또한, 비아 홀을 설치하지 않고, 본딩와이어를 사용해서 소스 단자 전극(43)을 접지할 수도 있다.
<제3 실시 형태>
도 9는 제3 실시 형태에 따른 전계 효과 트랜지스터의 모식 평면도이다.
동작층(17)이 GaN 등의 육방정계 결정인 경우, m면(비극성면)을 제1 직선(90)과 평행해지도록 해서, 개방각 αg를 45도, 개방각 βg를 45도로 한다. 또한, 개방각 αg, 개방각 βg는 도 2a에 도시된 바와 같이, 제1 직선(90)과 직교하는 제2 직선(92)과 멀티 핑거 전극의 핑거 게이트 전극이 교차하는 각도를 말한다. 이렇게 하면, 복수의 셀(52)의 전기 특성을 균일하게 할 수 있다.
이에 반해, 예를 들어 개방각 αg를 0도, 개방각 βg를 90도와 같이, 멀티 핑거 전극이 배치되면, 다른 셀(52)은 전기적 특성이 다르며, 이 때문에, 이 배치는 바람직하지 않다.
제1, 제2, 제3 실시 형태에 따른 전계 효과 트랜지스터(5)에서는, 칩의 발열 영역이 분산하여 배치되고, 또한 루프 발진의 억제가 용이하다. 이 때문에, 실시 형태에 따른 전계 효과 트랜지스터(5)는 높은 증폭 출력을 얻을 수 있다.
<제4 실시 형태>
도 5는 도 8a, 도 8b, 도 8c에 나타나는 제2 실시 형태에 따른 전계 효과 트랜지스터를 사용한 제4 실시 형태에 따른 반도체 장치의 모식 평면도이다. 반도체 장치는, 도 8a, 도 8b, 도 8c에 나타내는 제2 실시 형태에 따른 전계 효과 트랜지스터(5)와, 실장 부재(패키지)(70)와, 입력 회로 기판(75)과, 출력 회로 기판(76)을 갖는다.
세라믹 등의 절연 재료와 금속판 등을 포함해서 이루어지는 실장 부재(70)는 입력 도전부(72)와, 출력 도전부(73)와, 접지 도체부(74)를 갖는다. 세라믹 등을 포함해서 이루어지는 입력 회로 기판(75)은 입력 도전부(72)와 전계 효과 트랜지스터(5) 사이에 설치되고, 접지 도체부(74)에 접착된다. 세라믹 등을 포함해서 이루어지는 출력 회로 기판(76)은 출력 도전부(73)와 전계 효과 트랜지스터(5) 사이에 설치되고, 접지 도체부(74)에 접착된다.
각각의 셀(52)에서는 드레인 단자 전극(53)은 출력 회로 기판(76)의 도전부에 본딩와이어(79)에 의해 접속된다. 또한, 게이트 단자 전극(33)은 입력 회로 기판(75)의 도전부에 본딩와이어(78)에 의해 접속된다.
도 5에 도시한 바와 같이, 드레인 단자 전극(53), 게이트 단자 전극(33)은 각각 다른 인접한 셀에 대해서 공통으로 전계 효과 트랜지스터(105) 내에서 접속된다. 따라서, 드레인 단자 전극(53)과 게이트 단자 전극(33)과 그들에 접속된 셀은 전계 효과 트랜지스터(105) 내에서 루프 회로를 형성하지 않는다. 루프 회로는 전계 효과 트랜지스터 외의 외부 회로를 포함하는 것에 의해서만 형성된다. 따라서, 정합 회로를 포함하는 외부 회로에 있어서 발진을 용이하게 억제할 수 있다.
본 실시 형태에 따르면, 루프 발진의 억제와 열저항의 저감이 용이한 전계 효과 트랜지스터 및 반도체 장치가 제공된다.
<비교예 1>
도 3은 제1 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다. 제1 비교예에서는, 제1 직선(90)과 제3 직선(93)은 직교하지 않는다. 즉 제1 직선(90)과 제3 직선(93)이 이루는 교차각 θ는 직각이 아니다. 이 경우, 각 드레인 단자 전극(53)은 칩 단부면(도 1에 있어서의 참조 번호 7에 상당함)으로부터의 거리가 셀마다 다르다. 즉, 드레인 단자 전극(53)과 실장 부재에 배치되는 출력 정합 회로를 접속하는 본딩와이어의 길이가 드레인 단자 전극(53)의 위치에 따라 변화하므로, 본딩와이어의 인덕턴스가 변화한다. 따라서, 각 셀(52)은 동작에 언밸런스를 발생시켜, 고주파 특성이 균일하지 않게 된다.
<비교예 2>
도 4는 제2 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다. 제2 비교예에서는, 제2 직선(92)과 멀티 핑거 전극(51a)의 핑거 게이트 전극은 각도 αg(0<αg<80°)에서 교차한다. 또한, 제2 직선(92)과 멀티 핑거 전극(51b)의 핑거 게이트 전극은 각도 βg(0<βg<80°)에서 교차한다. 또한, αg+βg <80°이다.
예를 들어, 2개의 멀티 핑거 전극(51a, 51b)의 핑거 게이트 전극의 교차각 γ(=αg+βg)이 60도이면, 소스 단자 전극(43)의 평면 형상이 제약된다. 또한, 소스 단자 전극(43)에 비아 홀(80)을 설치하는 경우, 소스 단자 전극(43)의 평면 형상이 좁아지기 때문에, 비아 홀(80)의 배치가 핑거 소스 전극으로부터 멀어진다. 이 때문에, 주파수 특성이 저하되는 경우가 있다.
<비교예 3>
도 6a는 제3 비교예에 따른 셀의 모식 평면도이고, 도 6b는 전계 효과 트랜지스터의 멀티 핑거 전극 및 단자 전극을 나타내는 모식 평면도이다. 도 6a에 있어서, 제1 셀(152a)과 제2 셀(152b)이 칩 표면에 배치되고, 제1 셀(152a)과 제2 셀(152b)은 멀티 핑거 전극(151a)의 길이 방향으로 서로 어긋나 있다. 또한 제2 셀(152b)의 멀티 핑거 전극(151b)은 제1 셀(152a)의 멀티 핑거 전극(151a)과 평행하게 배치되어 있다. 멀티 핑거 전극(151a)의 게이트 버스 전극(131a)에 대한 게이트 인출부(132a)의 길이 GA는, 멀티 핑거 전극(151b)의 게이트 버스 전극(131b)에 대한 게이트 인출부(132b)의 길이 GB와 동일하다.
도 6b에 있어서, 게이트 단자 전극(133)은 게이트 인출부(132a, 132b)에 접속된다. 또한, 소스 전극(140a, 140b)은 비아 홀의 내벽에 설치된 도전층과 접속된다. 또한, 드레인 단자 전극(153)은 핑거 드레인 전극(150a, 150b)에 접속된다.
제3 비교예에 있어서, 1개의 셀에 6개의 핑거 게이트 전극이 설치되어 있다. 각 핑거 게이트 전극(130a)의 핑거 길이가 100㎛이다. 제3 비교예의 전계 효과 트랜지스터는 이 셀을 12개 포함한다.
<비교예 4>
도 7은 제3 비교예에 따른 전계 효과 트랜지스터를 사용한 제4 비교예의 반도체 장치의 모식 평면도이다. 반도체 장치는 제3 비교예에 따른 전계 효과 트랜지스터(105)와, 실장 부재(170)와, 입력 회로 기판(175)과, 출력 회로 기판(176)을 갖는다.
실장 부재(170)는 입력 도전부(172)와, 출력 도전부(173)와, 접지 도체부(174)를 갖는다. 입력 회로 기판(175)은 입력 도전부(172)와 전계 효과 트랜지스터(105) 사이에 설치되어, 접지 도체부(174)에 접착된다. 출력 회로 기판(176)은 출력 도전부(173)와 전계 효과 트랜지스터(105) 사이에 설치되어, 접지 도체부(174)에 접착된다.
도 6b에 도시한 바와 같이, 드레인 단자 전극(153), 게이트 단자 전극(133) 모두 동일한 제1 셀(152a)과 제2 셀(152b)에 대해서 공통으로 전계 효과 트랜지스터(105) 내에서 접속된다. 따라서, 드레인 단자 전극(153)과 게이트 단자 전극(133)과 제1 셀(152a)과 제2 셀(152b)이 칩 내에서 루프 회로를 형성한다. 칩 내에서 루프 회로에 의해 발진을 발생한 경우, 본 발명과 같이, 칩의 외부에서 발진을 억제하는 것은 곤란하다. 즉, 정합 회로를 포함하는 외부 회로에 있어서 발진을 억제하는 것은 곤란하다.
<비교예 5>
도 10은 제5 비교예에 따른 전계 효과 트랜지스터의 모식 평면도이다. 복수의 셀이 가로선 상에 밀집하여 배열되어 있다. 열저항은 1.11℃/W이다.
본 발명의 몇몇 실시 형태를 설명하였지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것을 의도하지 않는다. 이들 신규 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (10)

  1. 전계 효과 트랜지스터로서,
    제1 직선 상에 배치된 복수의 셀이며, 각 셀은 반도체를 포함해서 이루어지는 동작층 위에 설치된, 동작 전류를 제어하는 멀티 핑거 전극을 갖고, 상기 멀티 핑거 전극은, 적어도 2개의 핑거 게이트 전극과 각각의 핑거 게이트 전극을 사이에 끼우도록 설치된 핑거 드레인 전극 및 핑거 소스 전극을 갖고, 또한 1개의 셀의 상기 핑거 게이트 전극과 상기 핑거 드레인 전극과 상기 핑거 소스 전극이 평행하며,
    인접하는 2개의 셀 각각의 핑거 게이트 전극이 공통으로 접속된 게이트 단자 전극과,
    인접하는 2개의 셀 각각의 핑거 드레인 전극이 공통으로 접속된 드레인 단자 전극을 구비하고,
    인접하는 2개의 셀의 멀티 핑거 전극은, 상기 제1 직선과 직교하는 제2 직선에 대해 서로 선대칭이고,
    인접하는 2개의 셀 중, 한쪽 셀의 핑거 게이트 전극의 연장선과 다른 한쪽 셀의 핑거 게이트 전극의 연장선은 80 내지 100°의 범위의 각도로 교차하고,
    인접하는 2개의 셀의 상기 핑거 게이트 전극의 연장선이 교차하는 영역에는, 상기 게이트 단자 전극과 상기 드레인 단자 전극이 엇갈리게 설치되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    1개의 멀티 핑거 전극 중 적어도 2개의 핑거 소스 전극에 공통으로 접속된 소스 단자 전극을 더 구비한, 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 소스 단자 전극은, 인접하는 2개의 멀티 핑거 전극 각각의 핑거 소스 전극을 공통으로 묶고, 또한 상기 동작층에 설치된 비아 홀의 내벽에 형성된 도전층에 접속되어 있는, 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 셀은 적어도 2개의 상기 핑거 게이트 전극을 묶고, 또한 상기 게이트 단자 전극에 접속되는 상기 게이트 버스 전극을 갖는, 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 동작층은 육방정계 반도체를 포함해서 이루어지고,
    상기 제1 직선은 상기 육방정계 반도체의 m면과 평행한, 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    인접하는 2개의 상기 셀의 멀티 핑거 전극은, 상기 제1 직선과 직교하는 제2 직선에 대해 대칭인, 전계 효과 트랜지스터.
  7. 제4항에 있어서,
    상기 게이트 단자 전극과 상기 게이트 버스 전극이 게이트 인출부에 의해 접속되어 있는, 전계 효과 트랜지스터.
  8. 제1항에 있어서,
    상기 복수의 셀의 복수의 상기 멀티 핑거 전극은, 꺾은선 형상으로 배치되어 있는, 전계 효과 트랜지스터.
  9. 제1항에 있어서,
    상기 드레인 단자 전극은 상기 제1 직선에 대해 한쪽에 배치되고, 상기 게이트 단자 전극은 상기 제1 직선에 대해 다른 한쪽에 배치되어 있는, 전계 효과 트랜지스터.
  10. 반도체 장치로서,
    제1항에 기재된 전계 효과 트랜지스터와,
    입력 도전부와 출력 도전부와 접지 도체부를 갖는 실장 부재와,
    상기 입력 도전부와 상기 전계 효과 트랜지스터 사이에 설치되어, 상기 접지 도체부에 접착된 입력 회로 기판과,
    상기 출력 도전부와 상기 전계 효과 트랜지스터 사이에 설치되어, 상기 접지 도체부에 접착된 출력 회로 기판과,
    상기 드레인 단자 전극과 상기 출력 회로 기판을 전기적으로 접속하는 배선과,
    상기 게이트 단자 전극과 상기 입력 회로 기판을 전기적으로 접속하는 배선을 구비하고,
    1개의 셀에 접속된 상기 게이트 단자 전극과 상기 드레인 단자 전극은, 상기 전계 효과 트랜지스터 내에서 루프 회로를 구성하지 않는, 반도체 장치.
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