KR20140100786A - 전력 반도체 소자 - Google Patents

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KR20140100786A
KR20140100786A KR1020130013970A KR20130013970A KR20140100786A KR 20140100786 A KR20140100786 A KR 20140100786A KR 1020130013970 A KR1020130013970 A KR 1020130013970A KR 20130013970 A KR20130013970 A KR 20130013970A KR 20140100786 A KR20140100786 A KR 20140100786A
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서덕원
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엘지이노텍 주식회사
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
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Abstract

실시예에 따른 전력소는 n형 도펀트로 도핑된 제1반도체층, 상기 제1반도체층 상에 p형 도펀트로 도핑된 제2반도체층, 상기 제2반도체층이 제거되고 상기 제1반도체층의 일부 영역이 노출되게 형성되는 적어도 2개의 트렌치 및 상기 트렌치 내에 배치되어 상기 제1 및 제2반도체층과 접하는 금속층을 포함하고, 상기 제1반도체층의 도핑농도는 상기 제2반도체층의 도핑농도 보다 클 수 있다.

Description

전력 반도체 소자{POWER SEMICONDUCROR DEVICE}
실시 예는 전력 반도체 소자에 관한 것이다.
다이오드는 저전압 스위칭, 전력 공급원, 전력 변환기 및 관련 용례에 가장 널리 사용되는 장치 중 하나이다. 효율적인 동작을 위해, 전력 반도체 소자는 낮은 온상태 전압(0.1V 내지 0.2V 또는 그 이하), 낮은 역방향 누설 전류, 높은 차단 용량 및 높은 스위칭 속도는 갖는 것이 요망된다.
가장 일반적인 다이오드는 실리콘으로 제조되고 불순물 원소가 도입되어 제어된 방식으로 전력 반도체 소자의 동작 특성을 변경시키는 pn접합 전력 반도체 소자다.
쇼트키 다이오드는 pn 접합 대신에 금속 대 반도체 장벽 영역으로 이루어지는 특별한 형태의 전력 반도체 소자 이다. 쇼트키 전력 반도체 소자는 동작속도가 좋은 장점은 있지만, 항복 전압(BV)이 낮은 문제점이 있다.
실시 예는 작동전압(VF)이 낮고, 항복 전압(BV)이 높은 전력 반도체 소자를 제공한다.
실시예에 따른 전력소는 n형 도펀트로 도핑된 제1반도체층, 상기 제1반도체층 상에 p형 도펀트로 도핑된 제2반도체층, 상기 제2반도체층이 제거되고 상기 제1반도체층의 일부 영역이 노출되게 형성되는 적어도 2개의 트렌치 및 상기 트렌치 내에 배치되어 상기 제1 및 제2반도체층과 접하는 금속층을 포함하고, 상기 제1반도체층의 도핑농도는 상기 제2반도체층의 도핑농도 보다 클 수 있다.
실시예는 순방향전력손실을 줄일 수 있는 이점을 가진다.
실시예는 동작속도가 빠르고, 작동전압(VF)이 낮으며, 항복 전압(BV)은 높은 효과를 가질 수 있다.
또한, 전기장의 집중을 방지할 수 있으므로, 전력 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 2는 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 3는 또 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 4는 또 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 전력 반도체 소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 전력 반도체 소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 1 을 참조하면, 실시예의 전력 반도체 소자(100)는 기판(110), 기판(110) 상에 버퍼층(115), 버퍼층(115) 상에 제1반도체층(120), 제1반도체층(120) 상에 제2반도체층(130), 트렌치(140) 및 트렌치(140)에 배치되는 금속층(150)을 포함할 수 있다.
여기서, 기판(110)은 SiC를 포함할 수 있다. 다만, 이에 한정되지 않고, 사파이어(Al2O3), GaN, ZnO, AlO, Si 중 어느 하나를 포함하여 형성될 수 있으나, SiC는 열전도성이 우수하고, 항복 전압(BV)이 높은 장점이 있다. SiC기판은 실리콘 카바이드 4H 폴리타입(polytype)이 보통이다. 또한, 3C, 6H 및 15R 폴리타입도 사용 가능하다.
기판(110) 상에는 격자부정합을 완화하는 버퍼층(115)이 형성된다. 버퍼층(115)은 기판(110)과 제1반도체층(120) 사이의 격자상수 차이를 줄이고 열팽창계수의 차이를 완화시키기 위해 기판(110)과 제1반도체층(120) 사이에 배치될 수 있다. 버퍼층(115)은 기판(110)과 제1반도체층(120) 사이의 격자상수를 줄여 결정 결함(defect)의 발생을 억제할 수 있다. 버퍼층(115)은 기판(110)과 제1반도체층(120) 사이에 배치되어 제1반도체층(120)의 결정성 저하를 방지할 수 있다. 버퍼층(115)은 기판(110)과 제1반도체층(120) 사이의 격자상수가 크지 않은 경우에는 생략될 수 있다.
버퍼층(115)은 , GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중 선택할 수 있으나 이에 한정되지 않는다. 버퍼층(115)은 기판(110)과 제1반도체층(120) 사이의 격자상수를 줄이기 위해서 조성이 위치에 따라서 변할 수 있다. 버퍼층(115)은 하나의 물질로 이루어질 수 있으나 이에 한정되지 않고, 위치에 따라서 조성이 변하며 격자상수가 점차적으로 바뀌며 형성될 수 있다.
버퍼층(115)의 두께는 1㎛ 내지 5㎛ 로 형성될 수 있다. 버퍼층(115)의 두께가 1㎛ 이하로 형성되는 경우 버퍼층(115)의 두께가 너무 얇아서 버퍼층(115)을 형성하기 어려울 수 있고, 버퍼층(115)의 두께가 5㎛ 이상으로 형성되는 경우 버퍼층(115)의 두께가 너무 두꺼워져서 기판(110)이 버퍼층(115)의 두께를 버티지 못할 수 있다.
기판(110)과 버퍼층(115) 사이에 소정의 시드층(seed layer; 미도시)이 배치될 수 있다. 시드층(미도시)는 버퍼층(115)의 성장을 위한 베이스층일 수 있다.
제1반도체층(120)은 버퍼층(115) 상에 배치될 수 있고, 기판(110)과 격자상수의 차이가 크지 않은 경우 버퍼층(115)이 생략되어 기판(110) 상에 배치될 수도 있다.
예를 들면, 버퍼층(115)은 단층으로 이루어지고, AlxGa(1-x)N에서 Al의 조성비x가 단계적으로 줄거나 늘어나는 구조를 가질 수도 있고, 다층으로 이루어지고, 각층은 AlxGa(1-x)N 구성을 가지며, 각 층의 Al의 조성비x가 상부 방향으로 진행할 수록 단계적으로 줄거나 늘어나는 구조를 가질 수도 있다. 또한, 버퍼층(115)의 상부는 GaN 캡핑층이 배치될 수도 있다.
다른 예를 들면, 버퍼층(115)은 AlN/ AlxGa(1-x)N/ AlN/GaN/ uGaN 구조로 적층되는 구조를 가질 수 있다.
또 다른 예를 들면, 버퍼층(115)은 AlN상에, 상부 방향으로 갈수록 Al의 조성비가 주는 AlxGa(1-x)N 멀티층과, AlxGa(1-x)N 멀티층 상에 uGaN층과, uGaN층 상에 AlxGa(1-x)N 베리어층과, AlxGa(1-x)N 베리어층 사에 GaN캡핑층의 구조를 가질 수도 있다. 다만, 버퍼층(115)의 구조는 이에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다.
제1반도체층(120)은 n형 반도체층으로 구현될 수 있으며, n형 반도체층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te와 같은 n형 도펀트가 도핑될 수 있다.
제1반도체층(120) 상에는 제2반도체층(130)이 형성될 수 있다. 제2반도체층(130)은 p형 반도체층으로 구현될 수 있으며, 예를 들어 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
이때, 상기 제1반도체층(120)의 도핑농도는 상기 제2반도체층(130)의 도핑농도 보다 크게 형성될 수 있다. 바람직하게는, 상기 제1반도체층(120)의 도핑농도는 10e16 내지 10e19 이고, 상기 제2반도체층(130)의 도핑농도는 10e10 내지 10e11 일 수 있다.
또한, 제1반도체층(120)의 두께는 상기 제2반도체층(130)의 두께보다 두꺼울 수 있다.
한편, 상술한 버퍼층(115), 제2반도체층(130) 및 제1반도체층(120)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
트렌치(140)들은 상기 제2반도체층(130)이 제거되고 상기 제1반도체층(120)의 일부 영역이 노출되게 형성될 수 있다. 트렌치(140)들은 적어도 2개가 형성될 수 있다.
트렌치(140)들은 반도체층 내에서 상호 간에 평행하게 연장되는 스트립으로서 형성될 수 있다. 또는 트렌치(140)들은 섬 형상 또는 바둑판 형상으로 반도체층 내에 배열될 수도 있다. 이때 바둑판 모양으로 배열되는 트렌치(140)들의 횡단면은 우수한 재현성 및 용이한 제조의 의미에서, 섬 모양 구조는 규칙적인 횡단면, 다시 말해 예컨대 원형, 육각형 등의 횡단면을 가질 수 있다.
트렌치(140)들이 평행하게 연장되어서 스트립으로 형성되는 경우, 트렌치(140)의 단면형상은 U 모양 혹은 직사각형을 포함할 수 있다. 도 1에서는 직사각형 모양을 도시하고 있으나, 이에 한정되는 것은 아니다. 그리고, 트렌치(140)들의 피치는 제한이 없으나, 동일한 것이 보통이다. 트렌치(140)를 형성하는 방법은 제한이 없으나, 습식 식각 또는 건식 식각의 방법이 사용될 수 있다.
트렌치(140)의 깊이가 너무 깊은 경우, 반도체층의 두께가 줄어 들어서 항복 전압(BV)이 줄어드는 문제가 있고, 너무 얕은 경우, 금속층(150) 반도체층의 접합 면적이 줄어 들어서, 작동전압(VF)이 증가하는 문제점이 있다. 따라서, 제1반도체층(120)과 제2반도체층(130)의 두께 대비 30% 내지 50%일 수 있다. 다만, 이에 한정되는 것은 아니다. 복수의 트렌치(140)는 금속층(150)과 반도체층의 접촉면적을 증가시켜서 작동전압(VF)을 감소시키는 역할을 한다.
또한, 트렌치(140)는 바닥(141)과, 바닥(141)에서 연장된 양측면(142)에 의해 빈 공간이 형성될 수 있고, 트렌치(140)에 의해 제2반도체층(130)이 제거되고, 제1반도체층(120)이 노출되게 된다.
금속층(150)은 트렌치(140)의 내에 배치되고, 제1반도체층(120) 및 제2반도체층(130)과 접하게 배치된다. 또한, 금속층(150)은 적어도 트렌치(140)들의 측면과 접촉될 수 있다. 금속층(150)은 P 오믹메탈(P-ohmic metal)을 포함할 수 있고, 예를 들면, , 니켈(Ni), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti), 은(Ag), 텅스텐(W), 구리(Cu), 크롬(Cr), 팔라듐(Pd), 바나듐(V), 코발트(Co), 니오브(Nb), 지르코늄(Zr), 금(Au), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au 중 적어도 하나로 형성될 수 있다. 더욱 바람직하게는 금속층(150)은 NiAu, PtAu, NiAg, PdAg 및 PtAg 중 어느 하나를 포함할 수 있다.
금속층(150)은 도 1에서는 트렌치(140)의 내부 전체를 채우는 구조로 도시되어 있지만, 이에 한정되지 않고, 트렌치(140)의 측면에 위치하고, 트렌치(140)의 내부는 빈 공간으로 존재할 수도 있다. 이는 후술한다.
금속층(150)은 제1반도체층(120)과는 쇼트키 장벽(shottky barrier)을 형성하게 되고, 제2반도체층(130)과는 오믹(ohmic) 접촉을 형성하게 된다. 또한, 금속층(150)은 트렌치(140)에서 돌출되어 제2반도체층(130)의 상면의 일부 영역까지 배치될 수 있다.
금속층(150)은 예를 들어, 증착 방식 또는 도금 방식에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다.
쇼트키 다이오드는 pn 접합 대신에 금속 대 반도체 장벽 영역으로 이루어지는 특별한 형태의 전력 반도체 소자 이다. 쇼트키 전력 반도체 소자는 동작속도가 좋은 장점은 있지만, 항복 전압(BV)이 낮고, 역방향 전력손실이 큰 단점을 가지고 있다.
또한, pn 다이오드는 항복 전압(BV)이 크지만, 순방향 전력손실이 과도하다는 단점을 가진다.
실시예는 순방향 바이어스에서는 p형으로 도핑된 제2반도체층(130)의 정공과 n형으로 도핑된 제1반도체층(120)의 전자는 (-)(+)의 각 극성에서 제1반도체층(120)과 제2반도체응 계면으로 모이게 되므로, 금속층(150)에서 제2반도체층(130)을 거쳐 제1반도체층(120)으로 흐르는 전류가 형성되게 된다. 역방향 바이어스에서는 p형으로 도핑된 제2반도체층(130)의 정공과 n형으로 도핑된 제1반도체층(120)의 전자는 (-)(+)의 각 극성에 달라붙게 되어서 캐리어가 없는 공핑층이 형성되므로 전류가 흐르지 않게 된다. 특히 제2반도체층(130)은 로우(low)도핑되므로 공핍층이 커지게 되어서 역방향 전류가 더욱 효과적으로 흐르지 못하게 되고, 제1반도체층(120)은 금속층(150)과 쇼트키 베리어가 형성되므로 전류가 흐르지 않게 된다. 따라서, 역방향 항복 전압(BV)을 높일 수 있고, 순방향 전력손실은 줄일 수 있다. 결과적으로, 쇼트키 다이오드와 pn다이오드의 장점을 가질 수 있다. 즉, 실시예는 작동속도가 빠르고, 소형화가 가능하며, 항복 전압이 높고, 순방향전력손실은 적은 이점을 가진다.
도 2는 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 2를 참고하면, 실시예에 따른 전력 반도체 소자(100A)는 도 1의 실시예 비하여 금속층(150A)의 배치에 차이점이 존재한다. 이하에서는 도 1에서 설명한 구성요소와 동일한 구성요소에 대한 설명은 생략한다.
금속층(150A)은 트렌치(140)의 내부에 빈 공간을 가지게 트렌치(140)의 바닥(141)과 양측면(142)을 따라 배치될 수 있다. 또한, 각각의 트렌치(140)에 형성된 금속층(150A)은 서로 연결될 수 있다.
도 3는 또 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 3를 참고하면, 실시예에 따른 전력 반도체 소자(100B)는 도 1의 실시예 비하여 절연층(160)을 더 포함하는 차이점이 존재한다.
절연층(160)은 트렌치(140)들의 하부에 배치될 수 있다. 또한, 절연층(160)은 트렌치(140)들의 측면 일부 영역까지 배치될 수도 있다. 이에 한정되지 않는다. 절연층(160)은 전기 전도성이 없거나 낮은 물질일 수 있고, 예를 들면, SiO2, SiNX 및 Al2O3 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 절연층(160)의 형상은 제한이 없고, 트렌치(140)의 하부형상에 대응되게 배치되는 것이 보통이다.
전력 반도체 소자(100)가 트렌치(140) 구조를 가지면, 작동전압(VF)은 감소하지만, 항복 전압(BV)도 감소의 문제가 있다. 절연층(160)은 전류의 경로를 우회시키고, 반도체층 내에서 전기장이 고르게 퍼지게 하므로, 전력 반도체 소자(100)의 항복 전압(BV)을 향상시킬 수 있다.
도 4는 또 다른 실시 예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 4를 참고하면, 실시예에 따른 전력 반도체 소자(10C)는 도 1의 실시예 비하여 트렌치(140)의 형상에 차이점이 존재한다.
트렌치(140)의 바닥(141)은 곡률을 가질 수 있다. 즉, 트렌치(140)의 단면형상은 U 모양을 가질 수 있다. 트렌치(140)의 바닥(141)이 곡률을 가지면, 반도체층 내에서 전기장이 고르게 퍼지게 하므로, 전력 반도체 소자(100)의 항복 전압(BV)을 향상시킬 수 있다.
또한, 이때, 각각의 트렌치(140)에 형성된 금속층(150)은 서로 연결될 수도 있고, 독립적으로 존재할 수도 있다. 이에 한정되지는 않는다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. n형 도펀트로 도핑된 제1반도체층;
    상기 제1반도체층 상에 p형 도펀트로 도핑된 제2반도체층;
    상기 제2반도체층이 제거되고 상기 제1반도체층의 일부 영역이 노출되게 형성되는 적어도 2개의 트렌치; 및
    상기 트렌치 내에 배치되어 상기 제1 및 제2반도체층과 접하는 금속층을 포함하고,
    상기 제1반도체층의 도핑농도는 상기 제2반도체층의 도핑농도 보다 큰 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 금속층은 P 오믹메탈(P-ohmic metal)을 포함하는 전력 반도체 소자.
  3. 제항에 있어서,
    상기 금속층은 NiAu, PtAu, NiAg, PdAg 및 PtAg 중 어느 하나를 포함하는 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 트렌치들의 바닥은 곡률을 가지는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 트렌치들의 피치는 동일한 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 트렌치들의 단면형상은 U 모양 혹은 직사각형 모양을 포함하는 전력 반도체 소자.
  7. 제1항에 있어서,
    상기 금속층은 상기 트렌치의 바닥과 측면을 따라 배치되는 전력 반도체 소자.
  8. 제1항에 있어서,
    상기 제1반도체층의 도핑농도는 10e16 내지 10e19 인 전력 반도체 소자.
  9. 제1항에 있어서,
    상기 제2반도체층의 도핑농도는 10e10 내지 10e11 인 전력 반도체 소자.
  10. 제1항에 있어서,
    상기 제1반도체층의 두께는 상기 제2반도체층의 두께보다 두꺼운 전력 반도체 소자.
  11. 제1항에 있어서,
    상기 트렌치의 바닥에 배치되는 절연층을 더 포함하는 전력 반도체 소자.
  12. 제1항에 있어서,
    상기 제1반도체층의 아래에는 기판을 더 포함하는 전력 반도체 소자.
  13. 제12항에 있어서,
    상기 기판과 상기 제1반도체층 사이에는 격자부정합을 완화시키는 버퍼층을 더 포함하는 전력 반도체 소자.

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