KR20140085275A - 자가 정렬된 소스/드레인을 갖는 ＦｉｎＦＥＴ을 형성하는 방법 - Google Patents
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Abstract
방법은, 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하고, n 타입 도핑 영역을 형성하도록 반도체 핀의 노출된 부분을 n 타입 불순물로 도핑하는 것을 포함한다. 중앙 부분의 적어도 일부는 게이트 스택에 의해 n 타입 불순물을 받는 것이 막아진다. 방법은, 리세스를 형성하도록 염소 라디칼을 사용하여 n 타입 도핑 영역을 에칭하고, 리세스에 반도체 영역을 재성장시키도록 에피텍시를 수행하는 것을 더 포함한다.
Description
본 발명은 반도체 분야에 관한 것이다.
핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성에 있어서, 먼저 반도체 핀이 형성되고, 그 다음에 반도체 핀의 일부 상에 게이트 스택을 형성하는 것이 이어진다. 게이트 스택의 대향 측에 핀의 노출된 단부(end) 부분은 리세스(recess)를 형성하도록 제거된다. 그 다음, 소스 및 드레인 영역이 에피텍시를 통해 리세스에 재성장된다.
핀 전계 효과 트랜지스터(FinFET)의 성능은 소스 및 드레인 영역의 프로파일에 의해 강하게 영향을 받는데, 이 프로파일은 예를 들어, 리세스가 게이트 스택 아래로 얼마나 많이 연장하는지인 언더컷(undercut)의 정도를 포함한다. 제어 가능한 성능을 유지하기 위해, 언더컷의 크기가 정확하게 제어될 수 있는 것이 바람직하다. 또한, 동일 칩 상의 동일한 유형의 FinfET 전반에 걸쳐 언더컷들이 균일한 것이 바람직할 수 있다. 그러나, 언더컷 제어는 달성하기가 어렵다. 예를 들어, 노출된 핀 부분의 패턴 밀도에 의해 야기되는 패턴 로딩 영향으로 인해, 언더컷들이 상당히 다를 수 있다. 따라서 언더컷을 제어하는 것이 도전 과제가 된다.
방법은, 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하고, n 타입 도핑 영역을 형성하도록 반도체 핀의 노출된 부분을 n 타입 불순물로 도핑하는 것을 포함한다. 중앙 부분의 적어도 일부는 게이트 스택에 의해 n 타입 불순물을 받는 것이 막아진다. 방법은, 리세스를 형성하도록 염소 라디칼을 사용하여 n 타입 도핑 영역을 에칭하고, 리세스에 반도체 영역을 재성장시키도록 에피텍시를 수행하는 것을 더 포함한다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 5b는 일부 예시적인 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)를 제조하는 중간 단계들의 단면도 및 사시도이다.
도 1 내지 도 5b는 일부 예시적인 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)를 제조하는 중간 단계들의 단면도 및 사시도이다.
본 개시의 실시예를 이루고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
핀 전계 효과 트랜지스터(FinFET) 및 이의 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. FinFET을 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1 내지 도 5b는 예시적인 실시예에 따른 FinFET의 형성에서의 사시도 및 단면도를 예시한다. 도 1은 기판(20), 격리 영역(22), 격리 영역(22) 사이의 반도체 스트립(24), 및 격리 영역(22)의 상부 표면 위의 반도체 핀(26)을 포함한 구조의 사시도를 예시한다. 기판(20)은 반도체 기판일 수 있으며, 이는 또한 실리콘 기판, 실리콘 카본 기판, 또는 기타 반도체 재료로 형성된 기판일 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 저농도 도핑될 수 있다.
격리 영역(22)은 예를 들어 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역일 수 있다. STI 영역(22)의 형성은, 트렌치(도시되지 않음)를 형성하도록 반도체 기판(20)을 에칭하고, STI 영역(22)을 형성하도록 트렌치를 유전체 재료로 채우는 것을 포함할 수 있다. STI 영역(22)은 실리콘 산화물을 포함할 수 있지만, 질화물과 같은 다른 유전체 재료도 또한 사용될 수 있다. 반도체 핀(26)은 아래의 반도체 스트립(24)과 중첩할 수 있다. 반도체 핀(26)의 형성은, 반도체 핀(26)의 상부 표면과 동일 높이의 상부 표면을 갖도록 STI 영역(22)을 형성하고, STI 영역(22)을 리세싱(recessing)하는 것을 포함할 수 있다. 따라서, STI 영역(22)의 제거된 부분 사이의 반도체 재료 부분이 반도체 핀(26)이 된다. 반도체 핀(26) 그리고 반도체 스트립(24)의 일부 또는 실질적으로 전부는, 실질적으로 순수한 실리콘, 또는 실리콘 카본, 실리콘 게르마늄 등을 포함하지만 이에 한정되는 것은 아닌 기타 실리콘 함유 화합물을 포함할 수 있다.
일부 실시예에서, 예를 들어 주입 단계를 통해 웰 도핑(well doping)이 수행되고, 웰 영역(28)이 형성된다. 웰 영역(28)은 반도체 핀(26) 및 반도체 스트립(24)의 적어도 상부 부분 안으로 연장한다. 웰 영역(28)은 또한 STI 영역(22)의 바닥 표면 아래인 기판(20) 부분 안으로 연장한다. n 타입 FinFET이 형성될 경우, 웰 영역(28)은 붕소, 인듐 등과 같은 p 타입 불순물을 포함하는 p 웰 영역일 수 있다. 다른 경우에, p 타입 FinFET이 형성될 경우, 웰 영역(28)은 인, 비소, 안티몬 등과 같은 n 타입 불순물을 포함하는 n 웰 영역일 수 있다. 웰 영역(28)에서의 도핑 농도는 약 1 x 1018 /cm3보다 낮을 수 있고, 약 1 x 1016 /cm3와 약 1 x 1018 /cm3 사이일 수 있다. 대안의 실시예에서, 웰 도핑은 수행되지 않는다. 이들 실시예에서, 반도체 핀(26) 및 반도체 스트립(24)은 진성(intrinsic)일 수 있으며, 이는 p 타입 및 n 타입 불순물로 도핑되지 않는다는 것을 의미한다.
도 2a 및 도 2b는 게이트 스택(30)의 형성에서의 사시도와 단면도를 각각 예시한다. 도 2b에 도시된 도면은 도 2a에서의 평면 절단선 2B-2B로부터 얻어진다. 게이트 스택(30)은 반도체 핀(26)의 중앙 부분을 커버하며, 반도체 핀(26)의 단부 부분을 커버하지 않은 채 둔다. 또한, 게이트 스택(30)은 반도체 핀(26)의 중앙 부분의 측벽 및 상부 표면 상에 형성된다.
일부 실시예에서, 게이트 스택(30)은 최종 FinFET에서도 남아 있으며, 최종 FinFET의 게이트 스택을 형성한다. 이들 실시예에서, 각각의 게이트 스택(30)(도 2b 및 도 3b)은 반도체 핀(26)의 측벽 및 상부 표면 상의 게이트 유전체(32) 및 게이트 유전체(32) 상의 게이트 전극(34)을 포함한다. 게이트 유전체(32)는 실리콘 산화물, 실리콘 질화물, 갈륨 산화물, 알루미늄 산화물, 스칸듐 산화물, 지르코늄 산화물, 란탄 산화물, 하프늄 산화물, 이들의 조합, 및 이들의 다층으로부터 선택될 수 있다. 게이트 전극(34)은 폴리실리콘, 내화 금속, 또는 예를 들어, Ti, W, TiAl, TaC, TaCN, TaAlC, TaAlCN, TiN 및 TiW을 함유한 각각의 화합물을 포함하는 전도성 재료를 포함할 수 있다. 다른 예에서, 게이트 전극(34)은 니켈(Ni), 금(Au), 구리(Cu), 또는 이들의 합금을 포함한다.
대안의 실시예에서, 게이트 스택(30)은 후속 단계에서 교체 게이트로 교체될 더미 게이트 스택을 형성한다. 따라서, 게이트 스택(30)은 더미 게이트 전극(34로도 표기됨)을 포함할 수 있으며, 이는 예를 들어 폴리실리콘을 포함할 수 있다. 더미 게이트 유전체(32)는 더미 게이트 전극(34)과 반도체 핀(26) 사이에 형성되거나 형성되지 않을 수 있다. 이들 실시예에서 게이트 스페이서(36)는 게이트 스택(30)의 일부로서 형성되거나 형성되지 않을 수 있다.
다음으로, 도 3a, 도 3b, 도 3c, 및 도 3d를 참조하면, n 타입 불순물을 주입하도록 n 타입 도핑 단계가 수행된다. 도 3b에 도시된 도면은 도 3a에서의 평면 절단선 3B-3B로부터 얻어지고, 도 3c 및 도 3d에 도시된 도면은 도 3a에서의 평면 절단선 3C/3D-3C/3D로부터 얻어진다. 일부 실시예에 따르면, n 타입 도핑 단계는 주입을 통해 수행되는데, 화살표(38)는 주입된 불순물 및 각각의 주입을 나타낸다. 도 3a에 도시된 바와 같이, 주입은 반대 방향으로 기울어진 적어도 2개의 경사 주입(tilted implantation)을 포함할 수 있으며, 경사 각도(tilt angle) α는 약 10도와 약 50도 사이일 수 있지만, 경사 각도 α는 더 크거나 더 작을 수 있다. 그 결과, 반도체 핀(26)(도 2a)의 주입되어지는 부분은 주입 영역(40)(이하 n 타입 도핑 영역(40)으로 지칭됨)을 형성한다. 주입 영역(40)은 반도체 핀(26)의 노출된 부분을 포함하고, 주입에 사용된 에너지에 따라 실질적으로 아래의 반도체 스트립(24)으로 연장하거나 연장하지 않을 수 있다. 주입된 n 타입 불순물은 비소, 인, 안티몬 등을 포함하지만, 질소와 같은 다른 n 타입 불순물도 사용될 수 있다. 주입 후에, n 타입 도핑 영역(40)에서의 n 타입 불순물 농도는 약 5 x 1019 /cm3보다 더 클 수 있다.
도 3b를 참조하면, 게이트 스택(30)의 길이 방향(도 3a에서 예시된 X 방향)에 평행한 수직 평면에서, 주입(38)은 반대 방향으로 기울어진 2개의 주입을 포함하고, 그리하여 핀(26)(도 2a)의 노출된 부분 전체가 n 타입 불순물로 도핑되면서 n 타입 도핑 영역(40) 전반에 걸친 도핑 농도는 실질적으로 균일하다.
도 3c는 n 타입 도핑 영역(40)이 게이트 스택(30) 아래로 연장하지 않는 실시예를 예시한다. 이들 실시예에서, 주입(38)은 실질적으로 수직이고, 게이트 스택(30)의 에지(30A)가 위치되어 있는 평면에 평행하다. 따라서, n 타입 도핑 영역(40)의 에지(40A)는 게이트 스택(30)의 에지(30A)에 정렬된다. 이들 실시예에서, 2개의 경사 주입이 n 타입 도핑 영역(40)의 프로파일을 형성하는데 사용될 수 있지만, 더 많은 경사 주입이 수행될 수 있다.
대안의 실시예에서, 도 3d에 도시된 바와 같이, 주입된 불순물(38)은 게이트 스택(30)의 수직 에지(30A)에 평행하지 않다. 따라서, 도 3b와 도 3d를 결합하여, 4개의 경사 주입이 도 3d에서의 n 타입 도핑 영역(40)의 프로파일을 형성하는데 사용될 수 있지만, 더 많은 경사 주입이 수행될 수 있다. 4개의 경사 주입의 각각은 다른 3개의 주입과 다른 방향으로 기울어진다. 게이트 스택(30)의 수직 에지(30A)에 평행하지 않은 경사 주입으로써, n 타입 도핑 영역(40)은 게이트 스택(30) 아래로 연장한다. 게이트 근접도(gate proximity)로 불리는 연장 거리 GP는 에너지 및 경사 각도 β를 제어함으로써 정확하게 제어될 수 있는데, 경사 각도 β는 에지(30A)가 위치되어 있는 수직 평면으로부터 기울어진 주입 불순물의 경사 각도이다. 일부 실시예에서, 경사 각도 β는 약 10도와 약 50도 사이이다.
대안의 실시예에서, 주입 대신에, n 타입 도핑은 등각의(conformal) 도핑 단계를 통해 수행되는데, 이는 (비소) 플라즈마를 발생시킴으로써 반도체 핀(26) 상에 (비소와 같은) n 타입 불순물의 등각의 층(도시되지 않음)을 형성하고, n 타입 불순물 위에 캐핑 층을 형성하고, 반도체 핀(26) 안으로 n 타입 불순물을 구동시키도록 어닐링을 수행하는 것을 포함할 수 있다 .
도 4a 및 도 4b는 n 타입 도핑 영역(40)의 에칭을 예시한다. 도 4b에 도시된 도면은 도 4a에서의 평면 절단선 4B-4B로부터 얻어진다. 제거된 n 타입 도핑 영역(40)에 의해 남은 공간은 이하 리세스(recess)(46)(도 4B)로 지칭한다. 에칭은 라디칼이 존재할 수 있는 환경(45)(진공 챔버와 같은)에서 수행될 수 있다. 화살표(44)는 양 및 음의 전하가 없는 염소 원자인 염소(Cl) 라디칼을 나타낸다. 염소 라디칼은 n 타입 도핑 영역(40)의 에칭에 사용된다. 염소 라디칼(44)은 바이어싱되지 않고, 따라서 단방향성(uni-directional)이 아닐 수 있지만, 이들은 방향 화살표로 예시되어 있다. 일부 실시예에서, 염소 라디칼(44)은 염소 플라즈마의 발생을 통해 발생되는데, 염소 이온을 필터링 제거하도록 염소 플라즈마가 필터링되고, n 타입 도핑 영역(40)의 에칭을 위해 진공 챔버에 염소 라디칼을 남길 수 있다. 대안의 실시예에서, 염소 라디칼(44) 외에도, 염소 이온(Cl-)도 또한 n 타입 도핑 영역(40)의 에칭에 사용될 수 있다. 이들 실시예에서, 염소 이온은 염소 플라즈마로부터 필터링되지 않는다.
n 타입 도핑 영역(40)의 에칭 동안, 염소 라디칼(44)은 n 타입 도핑 영역(40)(도 3a) 안으로 침투하여 공격할 수 있으며, 그리하여 n 타입 도핑 영역(40)이 에칭된다. 염소 라디칼(44)은 도핑되지 않은(중성) 실리콘의 표면 또는 p 타입 도핑 실리콘의 표면에 패시베이션을 형성하는 특성을 가지며, 그리하여 염소 라디칼은 미도핑 실리콘 또는 p 타입 도핑 실리콘의 표면을 통해 침투할 수 없다. 그리하여 염소 라디칼은 미도핑 실리콘 및 p 타입 도핑 실리콘을 에칭하지 않는다. 따라서, 도 4b를 참조하면, p 웰 영역(28)이 p 타입으로 이루어진 경우, 핀 부분(26A)은 p 타입이고, 따라서 핀 부분(26A)은 에칭되지 않는다. p 웰 영역(28)이 n 타입으로 이루어진 경우, 핀 부분(26A)도 또한 n 타입으로 이루어진다. 핀 부분(26A)에서의 n 웰 도핑 농도는 낮으므로, 에칭 속도 또한 낮으며, 이는 핀 부분(26A)에서의 n 타입 도핑 농도에 따라 10초당 약 하나의 실리콘 단층보다 더 작거나 더 느릴 수 있다. 따라서, 핀 부분(26A)의 제거된 부분은 에칭에서 제거된다면 수개의 단층보다도 적거나 또는 심지어 하나의 단층보다도 적을 수 있다. 따라서, 핀 부분(26A)은 실질적으로 에칭되지 않으며, n 타입 영역(40)의 에칭에서 에칭 정지 층으로서 사용될 수 있다. 그러므로 n 타입 도핑 영역(40)의 각각의 에칭은 불순물(38)(도 3a)이 도핑되는 곳에 자가 정렬된다(self-aligned). 그리하여, 도 3a 내지 도 3d에서와 같이 n 타입 도핑의 정확한 제어를 통해, 핀 부분(26A)의 프로파일은 정확하게, 때때로 하나의 실리콘 단층의 정확도로 제어될 수 있다.
실험 결과는, 웰 영역(28)의 도핑 농도가 약 1 x 1018 /cm3보다 낮고 n 타입 도핑 영역(40)이 약 5 x 1019 /cm3보다 큰 도핑 농도를 가짐으로써, n 타입 도핑 영역(40)(도 3a 및 도 3b)의 후속 에칭이 충분히 빠르며 핀 부분(26A)은 매우 작은 에칭 속도를 갖는다는 것을 나타내었다. 이는 핀 부분(26A)을 에칭하지 않고서 n 타입 도핑 영역(40)의 에칭을 가능하게 한다.
도 5a 및 도 5b는 에피텍시 영역(48)의 에피텍셜 성장을 예시하며, 이는 결과적인 FinFET(50)의 소스 및 드레인 영역을 형성한다. 도 5b에 도시된 도면은 도 5a에서의 평면 절단선 5B-5B로부터 얻어진다. 에피텍시 영역(48)은 리세스(46)(도 4b)에 반도체 재료를 선택적으로 성장시킴으로써 형성된다. 웰 영역(28)이 n 웰 영역인 일부 예시적인 실시예에서, 에피텍시 영역(48)은 붕소와 같은 p 타입 불순물로 도핑된 실리콘 게르마늄을 포함한다. 따라서 결과적인 FinFET(50)은 p 타입 FinFET이다. 웰 영역(28)이 p 웰 영역인 대안의 실시예에서, 에피텍시 영역(48)은 인과 같은 n 타입 불순물로 도핑된 실리콘을 포함한다. 따라서 결과적인 FinFET(50)은 n 타입 FinFET이다.
게이트 스택(30)이 더미 게이트 스택이 아닌 실시예에서, 소스/드레인 실리사이드 영역, 게이트 실리사이드 영역, 층간 유전체(ILD; Inter-Layer Dielectric), 및 소스/드레인 컨택 플러그 및 게이트 컨택 플러그(도시되지 않음)가 후속 공정 단계에서 더 형성될 수 있다. 게이트 스택(30)이 더미 게이트 스택인 대안의 실시예에서, ILD(도 5b에 개략적으로 도시됨)는 더미 게이트 스택(30)의 상부 표면과 동일 높이의 상부 표면 높이를 갖도록 형성될 수 있다. 그 다음, 더미 게이트 스택(30)이 제거되고, 게이트 유전체 및 게이트 전극(도시되지 않음)으로 교체된다. 각각의 게이트 유전체는 하이 k 유전체 재료를 포함할 수 있다.
본 개시의 실시예에서, FinFET의 소스 및 드레인 영역의 프로파일은 정밀하게, 때때로 단층의 정확도로 제어될 수 있다. 따라서, 반도체 핀의 에칭 및 에피텍시 재성장은 패턴 로딩 효과와 같은 일부 공정 편차로부터 벗어난다. 더욱이, 염소 라디칼은 게이트 스택(30) 및 STI 영역(22)(도 5a 및 도 5b)을 에칭하는데 있어서 매우 낮은 에칭 속도를 가지므로, STI 손실 및 게이트 손실이 최소화된다.
일부 실시예에 따르면, 방법은, 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하고, n 타입 도핑 영역을 형성하도록 반도체 핀의 노출된 부분을 n 타입 불순물로 도핑하는 것을 포함한다. 중앙 부분의 적어도 일부는 게이트 스택에 의해 n 타입 불순물을 받는 것이 막아진다. 방법은, 리세스를 형성하도록 염소 라디칼을 사용하여 n 타입 도핑 영역을 에칭하고, 리세스에 반도체 영역을 재성장시키도록 에피텍시를 수행하는 것을 더 포함한다.
다른 실시예에 따르면, 방법은, 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하고, 중앙 부분의 대향 측에 n 타입 도핑 영역을 형성하도록 반도체 핀의 단부 부분을 n 타입 불순물로 주입하는 것을 포함한다. 반도체 핀의 중앙 부분의 일부는 n 타입 불순물을 받지 않는다. n 타입 도핑 영역은 리세스를 형성하도록 염소 라디칼을 사용하여 에칭되며, 에칭 단계는 n 타입 도핑 영역이 실질적으로 완전히 제거될 때 정지된다. 에칭 단계가 정지될 때 반도체 핀의 중앙 부분의 일부는 노출된다. 리세스에 반도체 영역을 재성장시키도록 에피텍시가 수행되며, 반도체 영역은 FinFET의 소스/드레인 영역을 형성한다.
또 다른 실시예에 따르면, 방법은, 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하는 것을 포함하며, 반도체 핀은 반도체 핀의 대향 측에 쉘로우 트렌치 아이솔레이션 영역의 상부 표면보다 더 높다. 반도체 핀의 단부 부분은 n 타입 도핑 영역을 형성하도록 n 타입 불순물로 주입된다. 게이트 스택 아래의 반도체 핀의 중앙 부분의 일부는 도핑되지 않거나 약 1 x 1018 /cm3보다 더 낮은 도핑 농도로 저농도 도핑되고, 미도핑 또는 저농도 도핑 영역을 형성한다. 미도핑 또는 저농도 도핑 영역은 약 5 x 1019 /cm3보다 더 큰 도핑 농도를 갖는 n 타입 도핑 영역에 인접한다. 방법은, 리세스를 형성하도록 n 타입 도핑 영역을 에칭하는 것을 더 포함하며, 에칭 단계는 미도핑 또는 저농도 도핑 영역 상에서 정지한다. 미주입 영역으로부터 시작하는 반도체 영역을 재성장시키도록 에피텍시가 수행되며, 반도체 영역은 FinFET의 소스/드레인 영역을 형성한다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 실시예의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
20: 기판 22: 격리 영역
24: 반도체 스트립 26: 반도체 핀
28: 웰 영역 30: 게이트 스택
32: 게이트 유전체 34: 게이트 전극
40: 주입 영역 46: 리세스
48: 에피텍시 영역 50: FinFET
24: 반도체 스트립 26: 반도체 핀
28: 웰 영역 30: 게이트 스택
32: 게이트 유전체 34: 게이트 전극
40: 주입 영역 46: 리세스
48: 에피텍시 영역 50: FinFET
Claims (10)
- 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하는 단계;
n 타입 도핑 영역을 형성하도록 상기 반도체 핀의 노출된 부분을 n 타입 불순물로 도핑하는 단계로서, 상기 중앙 부분의 일부는 상기 게이트 스택에 의해 상기 n 타입 불순물을 받는 것이 막아지는 것인, 도핑 단계;
리세스(recess)를 형성하도록 염소 라디칼을 사용하여 상기 n 타입 도핑 영역을 에칭하는 단계; 및
상기 리세스에 반도체 영역을 재성장시키도록 에피텍시를 수행하는 단계를 포함하는 방법. - 청구항 1에 있어서, 상기 도핑 단계는 상기 반도체 핀의 노출된 부분으로 상기 n 타입 불순물을 주입함으로써 수행되는 것인 방법.
- 청구항 1에 있어서, 상기 n 타입 도핑 영역은 상기 게이트 스택의 에지에 정렬된 에지를 갖는 것인 방법.
- 청구항 1에 있어서, 상기 n 타입 도핑 영역은 상기 게이트 스택 아래로 연장하며 상기 게이트 스택과 중첩되는 것인 방법.
- 청구항 1에 있어서, 상기 에칭 단계는 염소 이온이 없는 환경에서 수행되는 것인 방법.
- 청구항 1에 있어서, 상기 n 타입 도핑 영역은 5 x 1019 /cm3보다 더 높은 n 타입 불순물 농도를 갖도록 도핑되고, 상기 방법은 1 x 1018 /cm3보다 더 낮은 웰 도핑 농도로 상기 반도체 핀 안으로 웰 도핑을 수행하는 단계를 더 포함하는 것인 방법.
- 청구항 1에 있어서, 상기 반도체 핀의 노출된 부분을 도핑하는 단계는 비소를 주입하는 것을 포함하는 것인 방법.
- 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하는 단계;
상기 중앙 부분의 대향 측에 n 타입 도핑 영역을 형성하도록 상기 반도체 핀의 단부(end) 부분을 n 타입 불순물로 주입하는 단계로서, 상기 반도체 핀의 중앙 부분의 일부는 상기 n 타입 불순물을 받지 않는 것인, 주입 단계;
리세스(recess)를 형성하도록 염소 라디칼을 사용하여 상기 n 타입 도핑 영역을 에칭하는 단계로서, 상기 n 타입 도핑 영역이 완전히 제거될 때 에칭 단계가 정지되고, 상기 반도체 핀의 중앙 부분의 일부는 에칭되지 않는 것인, 에칭 단계; 및
상기 리세스에 반도체 영역을 재성장시키도록 에피텍시를 수행하는 단계를 포함하고,
상기 반도체 영역은 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 소스/드레인 영역을 형성하는 것인 방법. - 청구항 8에 있어서, 상기 n 타입 도핑 영역을 에칭하는 단계 동안, 상기 염소 라디칼은 단방향이 아닌(non-uni-directional) 것인 방법.
- 반도체 핀의 중앙 부분을 커버하도록 게이트 스택을 형성하는 단계로서, 상기 반도체 핀은 상기 반도체 핀의 대향 측에 쉘로우 트렌치 아이솔레이션 영역의 상부 표면보다 더 높은 것인, 게이트 스택 형성 단계;
n 타입 도핑 영역을 형성하도록 상기 반도체 핀의 단부 부분을 n 타입 불순물로 주입하는 단계로서, 상기 게이트 스택 아래의 상기 반도체 핀의 중앙 부분의 일부는 주입되지 않고, 미주입(un-implanted) 영역을 형성하며, 상기 미주입 영역은 상기 n 타입 도핑 영역과 인접한 것인, 주입 단계;
리세스(recess)를 형성하도록 상기 n 타입 도핑 영역을 에칭하는 단계로서, 상기 미주입 영역 상에서 에칭 단계가 정지되는 것인, 에칭 단계; 및
상기 미주입 영역으로부터 시작하는 반도체 영역을 재성장시키도록 에피텍시를 수행하는 단계를 포함하고,
상기 반도체 영역은 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 소스/드레인 영역을 형성하는 것인 방법.
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