KR20140084727A - 락 검출 회로 및 방법 - Google Patents

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Abstract

락 검출 회로 및 방법이 개시된다. 상기 락 검출 회로는 기준 신호의 위상이 피드백 신호들의 위상들 사이에 위치하는 지를 확인하고, 확인 결과에 따른 검증 신호를 출력하는 검증부 및 상기 출력된 검증 신호를 기초로 상기 기준 신호의 위상이 상기 피드백 신호들의 위상들 사이에 위치한다고 검출되는 경우 위상이 고정되었음을 알리는 락 신호를 출력하는 락 판단부를 포함한다.

Description

락 검출 회로 및 방법{LOCK DETECTION CIRCUIT AND METHOD}
본 발명은 간단한 구조를 가지는 락 검출 회로 및 방법에 관한 것이다.
락 검출 회로는 위상 고정 루프의 위상이 고정되었는지의 여부, 즉 위상이 락(Lock) 되었는지의 여부를 검출하는 회로를 의미한다. 종래에도 락 검출 회로가 존재하였으나, 락 검출 회로가 많은 회로 소자들로 구성되어 있기 때문에 락 검출 회로의 면적이 증가하고 오동작이 자주 발생하는 단점이 있다. 예를 들어, 한국공개특허공보 제2000-0051491호 등의 종래의 락 검출 회로는 다수의 D 플립플롭들 및 트랜지스터 등으로 이루어졌다.
본 발명은 간단한 구조를 가지는 락 검출 회로 및 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 락 검출 회로는 기준 신호의 위상이 피드백 신호들의 위상들 사이에 위치하는 지를 확인하고, 확인 결과에 따른 검증 신호를 출력하는 검증부; 및 상기 출력된 검증 신호를 기초로 상기 기준 신호의 위상이 상기 피드백 신호들의 위상들 사이에 위치한다고 검출되는 경우 위상이 고정되었음을 알리는 락 신호를 출력하는 락 판단부를 포함한다.
본 발명의 다른 실시예에 따른 락 검출 회로는 기준 신호의 위상과 제 1 위상 신호의 위상을 비교하며, 상기 비교 결과에 따른 제 1 비교 신호를 출력하는 제 1 위상 비교기; 상기 기준 신호의 위상과 상기 제 1 위상 신호와 위상차를 가지는 제 2 위상 신호의 위상을 비교하고, 상기 비교 결과에 따른 제 2 비교 신호를 출력하는 제 2 위상 비교기; 및 상기 출력된 비교 신호들을 통하여 위상이 고정되었는 지를 판단하는 락 판단부를 포함한다.
본 발명의 일 실시예에 따른 락 검출 방법은 기준 신호의 위상이 위상 신호들의 위상들 사이에 위치하는 지를 확인하는 단계; 상기 기준 신호의 위상이 상기 위상 신호들의 위상들 사이에 위치하면 락 검출값을 증가시키는 단계; 및 상기 락 검출값이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호를 출력하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 락 검출 회로는 기준 신호와 피드백 신호의 위상차가 기설정된 지연 시간보다 작은 지의 여부를 확인하고, 확인 결과에 따른 검증 신호를 출력하는 검증부; 및 상기 출력된 검증 신호를 기초로 상기 기준 신호와 상기 피드백 신호의 위상차가 상기 지연 시간보다 작다고 검출되는 경우 위상이 고정되었음을 알리는 락 신호를 출력하는 락 판단부를 포함한다. 여기서, 상기 지연 시간은 상기 기준 신호 및 상기 피드백 신호를 지연시키기 위한 시간이다.
본 발명의 락 검출 회로는 적은 수의 회로 소자들로 구성되며, 따라서 상기 락 검출 회로의 구조가 간단할 수 있다. 또한, 이로 인하여 상기 락 검출 회로의 오동작 발생 가능성이 낮아질 수 있다.
본 발명의 락 검출 방법은 기준 신호와 피드백 신호들을 간단히 비교하는 방법을 통하여 락을 검출하므로, 상기 락 검출 회로의 동작이 간단할 수 있다.
도 1은 본 발명의 일 실시예에 따른 락 검출 회로를 도시한 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 락 검출 회로를 도시한 회로도이다.
도 3 및 도 4는 도 2의 락 검출 회로에서의 신호들을 도시한 타이밍 다이어그램들이다.
도 5는 도 2의 락 검출 회로에 따른 락 검출 실험 결과를 도시한 도면이다.
도 6은 본 발명의 제 2 실시예에 따른 락 검출 회로를 도시한 회로도이다.
도 7 및 도 8은 도 6의 락 검출 회로에서의 신호들을 도시한 타이밍 다이어그램들이다.
도 9는 본 발명의 제 3 실시예에 따른 락 검출 회로를 도시한 회로도이다.
도 10은 본 발명의 제 4 실시예에 따른 락 검출 회로를 도시한 회로도이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 락 검출 회로를 도시한 블록도이다.
도 1을 참조하면, 본 실시예의 락 검출 회로(108)는 위상 고정 루프에 사용되는 회로로서, 위상 고정 여부, 즉 락(Lock) 여부를 검출할 수 있다. 상기 위상 고정 루프는 락 검출 회로(108) 이외에도 위상 주파수 검출기(100), 전하 펌프(102), 루프 필터(104) 및 전압 제어 발진기(106, VCO)를 포함할 수 있다. 다만, 위상 주파수 검출기(100), 전하 펌프(102), 루프 필터(104) 및 전압 제어 발진기(106)의 동작은 종래에 널리 알려진 기술이므로, 이하 설명을 생략한다.
락 검출 회로(108)는 도 1에 도시된 바와 같이 기준 신호(FREF) 및 전압 제어 발진기(106)로부터 출력되어 위상 주파수 검출기(100)로 피드백되는 피드백 신호(FVCO)를 비교하고, 상기 비교를 통하여 위상이 고정되었는지의 여부를 판단할 수 있다. 특히, 본 발명의 락 검출 회로(108)는 후술하는 바와 같이 간단한 구조를 가지면서도 락을 정확하게 검출할 수 있다.
이하, 본 발명의 락 검출 회로(108)의 다양한 구조들을 첨부된 도면들을 참조하여 상술하겠다.
도 2는 본 발명의 제 1 실시예에 따른 락 검출 회로를 도시한 회로도이고, 도 3 및 도 4는 도 2의 락 검출 회로에서의 신호들을 도시한 타이밍 다이어그램들이다. 도 5는 도 2의 락 검출 회로에 따른 락 검출 실험 결과를 도시한 도면이다.
일 실시예에 따르면, 락 검출 회로(108)는 도 3에 도시된 바와 같이 기준 신호(FREF) 및 피드백 신호들, 예를 들어 제 (n-i) 피드백 신호(FVCO(n-i)) 및 제 (n+j) 피드백 신호(FVCO(n+j)를 이용하여 위상이 고정되었는 지의 여부, 즉 락을 검출한다. 여기서, n은 2 이상의 자연수이고 i 및 j는 각기 정수이며, 위상 고정해야할 신호는 제 n 피드백 신호이다. i 및 j는 임의의 정수로서 동일할 수도 있고 다를 수도 있다. 또한, i 및 j는 기준 클록의 1/2 이하로 설정될 수 있다.
락 검출 회로(108)는 기준 신호(FREF)의 위상이 2개의 피드백 신호들의 위상들 사이에 존재하는 지의 여부를 통하여 락 여부를 판단할 수 있다. 예를 들어, 락 검출 회로(108)는 기준 신호(FREF)의 위상이 상기 피드백 신호들의 위상들 사이에 위치할 때마다 락 검출값을 기준값(예를 들어, 1)만큼 증가시키며, 락 검출값이 기설정된 값 이상이면 락 되었다고 판단할 수 있다. 즉, 기준 신호(FREF)의 위상이 상기 피드백 신호들의 위상들 사이에 위치하는 횟수가 연속적으로 상기 기설정된 값에 해당하는 횟수 이상이면, 락 검출 회로(108)는 상기 위상 고정 루프가 락되었다고 판단한다.
위상 고정되어야 할 신호인 제 n 피드백 신호를 기준으로 할 때, 상기 피드백 신호들은 제 n 피드백 신호 이전에 출력된 피드백 신호 및 제 n 피드백 신호 이후에 출력된 피드백 신호를 포함한다. 즉, 락 검출 회로(108)는 제 n 피드백 신호 이전에 출력된 피드백 신호 및 제 n 피드백 신호 이후에 출력된 피드백 신호의 위상들 사이에 기준 신호(FREF)의 위상이 위치하는 지의 여부를 통하여 락을 검출한다.
이하, 설명의 편의를 위하여 제 n 피드백 신호 이전의 신호를 제 1 피드백 신호(FVCO(n-1))라 하고, 제 n 피드백 신호 이후의 신호를 제 2 피드백 신호(FVCO(n+1))로 가정하겠다. 또한, i 및 j를 각기 1로 설정하였다.
도 2를 살펴보면, 본 발명의 일 실시예에 따른 락 검출 회로(108)는 위상 비교부(200), 검증부(202) 및 락 판단부(204)를 포함할 수 있다.
위상 비교부(200)는 기준 신호(FREF)와 제 1 피드백 신호(FVCO(n-1))를 비교하는 제 1 위상 비교기(D1) 및 기준 신호(FREF)와 제 2 피드백 신호(FVCO(n+1))를 비교하는 제 2 위상 비교기(D2)를 포함할 수 있다. 즉, 위상 비교부(200)는 기준 신호(FREF)의 위상과 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들을 각기 비교한다.
일 실시예에 따르면, 위상 비교기들(D1 및 D2)은 각기 하나의 D 플립플롭으로 구현될 수 있다. 구체적으로는, 기준 신호(FREF)가 제 1 위상 비교기(D1)의 입력단으로 입력되고 제 1 위상 비교기(D1)의 클록으로 제 1 피드백 신호(FVCO(n-1))가 사용되며, 기준 신호(FREF)가 제 2 위상 비교기(D2)의 입력단으로 입력되고 제 2 위상 비교기(D2)의 클록으로 제 2 피드백 신호(FVCO(n+1))가 사용될 수 있다. 즉, 제 1 위상 비교기(D1)는 제 1 피드백 신호(FVCO(n-1))를 클록으로 사용하여 기준 신호(FREF)의 위상을 검출하고, 제 2 위상 비교기(D2)는 제 2 피드백 신호(FVCO(n+1))를 클록으로 사용하여 기준 신호(FREF)의 위상을 검출한다. 이에 대한 자세한 설명은 후술하겠다.
제 1 위상 비교기(D1)는 기준 신호(FREF)의 위상과 제 1 피드백 신호(FVCO(n-1))의 위상을 비교하며 비교 결과로서 제 1 비교 신호(Q1)를 출력하며, 제 2 위상 비교기(D2)는 기준 신호(FREF)의 위상과 제 2 피드백 호(FVCO(n+1))의 위상을 비교하며 비교 결과로서 제 2 비교 신호(Q2)를 출력한다. 다만, 제 1 비교 신호(Q1)는 도 2에 도시된 바와 같이 D 플립플롭의 출력의 반전 신호일 수 있다.
검증부(202)는 위상 비교기들(D1 및 D2)로부터 출력된 비교 신호들(Q1 및 Q2)을 통하여 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치하는 지의 여부를 확인한다. 일 실시예에 따르면, 검증부(202)는 하나의 앤드 게이트(AND gate)로 구성될 수 있다. 검증부(202)는 확인 결과를 가지는 검증 신호(LOCK_I)를 출력시킨다.
락 판단부(204)는 검증부(202)로부터 입력되는 검증 신호(LOCK_I)를 이용하여 락 여부를 판단한다. 예를 들어, 검증부(202)는 매 클록마다 검증 신호(LOCK_I)를 출력하며, 락 판단부(204)는 입력되는 검증 신호들(LOCK_I)을 분석하여 락 여부를 판단한다. 구체적으로는, 락 판단부(204)는 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치할 때마다 락 검출값을 1만큼씩 증가시키며, 락 검출값이 기설정된 값 이상이면 락 되었다고 판단하고 락 신호(LOCK)를 출력시킬 수 있다. 예를 들어,검증부(202)가 하이 로직을 가지는 검증 신호를 락 판단부(204)로 제공하면 락 검출값은 1만큼 증가하는 반면에, 검증부(202)가 로우 로직을 가지는 검증 신호를 락 판단부(204)로 제공하면 락 검출값이 0으로 초기화될 수 있다. 물론, 로우 로직을 가지는 검증 신호가 락 판단부(204)로 입력될 때 락 검출값이 1만큼 증가하도록 락 검출 회로(108)를 구현할 수도 있다.
본 발명의 일 실시예에 따르면, 락 판단부(204)는 하나의 계수기(카운터)로 구성될 수 있다. 또한, 락 판단부(204)는 계수기 외에도 하나의 비교기(미도시)를 추가적으로 포함할 수도 있다.
도 2에 도시된 바와 같이, 계수기는 위상 고정 루프가 락되지 않은 경우에 인에이블(enable)되며, 전압 제어 발진기(106)로부터의 피드백 신호(FVCO)를 클록으로 사용한다. 또한, 계수기는 검증 신호(LOCK_I)에 따라 리셋될 수 있다. 예를 들어, 계수기는 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치한다는 확인 결과를 가지는 검증 신호(LOCK_I)가 입력되면 리셋되지 않고, 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치하지 않다는 확인 결과를 가지는 검증 신호(LOCK_I)가 입력되면 리셋된다. 결과적으로, 계수기는 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치할 때의 횟수를 카운트할 수 있다. 또한, 계수기는 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치할 때마다 락 검출값을 1만큼씩 증가시키므로, 기준 신호(FREF)의 위상이 연속적으로 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치하지 않으면 락 검출값은 즉시 0으로 초기화되게 된다. 이러한 리셋을 위하여 검증부(202)의 출력은 도 2에 도시된 바와 같이 계수기의 리셋 단자로 연결될 수 있다. 상기 리셋은 동기 리셋이 사용될 수도 있고 비동기 리셋이 사용될 수도 있다.
정리하면, 본 실시예의 락 검출 회로(108)는 기준 신호(FREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))의 위상들 사이에 위치하는 지의 여부를 통하여 락을 검출한다. 특히, 락 검출 회로(108)는 2개의 D 플립플롭, 하나의 AND 게이트 및 하나의 계수기로 이루어지므로, 락 검출 회로(108)의 구조가 상당히 간단할 수 있다. 따라서, 락 검출 회로(108)의 오동작 가능성이 낮으며, 락 검출 회로(108)가 차지하는 면적이 감소할 수 있다. 또한, 피드백 신호들의 위상이 PVT(Process, Voltage, Temperature)에 영향을 받지 않으므로, 락 검출 회로(108)는 외부 환경으로부터 더 안정적으로 동작할 수 있다.
종래의 락 검출 회로와 비교하면, 종래의 락 검출 회로는 다수의 D 플립플롭들 및 트랜지스터들을 사용하여 락을 검출하였다. 따라서, 락 검출 회로의 면적이 증가하고 오동작 발생 확률이 높았다. 그러나, 본 발명의 락 검출 회로(108)는 작은 수의 회로 소자들만을 사용하므로, 락 검출 회로(108)의 면적이 작고 오동작 발생 확률이 낮아질 수 있다.
이하, 도 2의 락 검출 회로(108)의 신호 흐름을 도 3 및 도 4를 참조하여 상술하겠다. 설명의 편의를 위하여 위상은 상승 에지(rising edge)를 기준으로 하여 비교하겠으나, 하강 에지 등을 기준으로 할 수도 있다.
도 3에 도시된 바와 같이, 기준 신호(FREF)와 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))이 위상 비교부(200)로 입력될 수 있다. 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))은 위상 고정되어야 할 피드백 신호(FVCO(n))을 기준으로 하여 이전 피드백 신호 및 이후 피드백 신호를 의미한다.
첫번째 네모 박스를 살펴보면, 기준 신호(RREF)의 위상은 피드백 신호들(FVCO(n-1) 및 FVCO(n+1)) 사이에 위치한다. 이 경우, 제 1 비교 신호(Q1)는 하이(High) 로직을 가지며, 제 2 비교 신호(Q2)는 로우 로직을 가진다. 결과적으로, 검증 신호(LOCK_I)는 FVCO(n+1)의 상승 에지에서 하이 로직을 가지게 된다. 다만, 락 판단부(204)의 계수기가 FVCO(n)을 클록으로 사용하므로, 기준 신호(RREF)의 위상은 피드백 신호들(FVCO(n-1) 및 FVCO(n+1)) 사이에 위치함에도 불구하고 락 검출값(CNT_OUT)은 증가하지 않는다.
그러나, 두번째 네모박스 및 세번째 네모박스에서 확인할 수 있듯이, 기준 신호(RREF)의 위상은 피드백 신호들(FVCO(n-1) 및 FVCO(n+1)) 사이에 위치하면 락 검출값(CNT_OUT)이 1만큼씩 증가함을 확인할 수 있다. 물론, 락 검출 회로(108)는 FVCO(n)의 상승 에지마다 락 검출값(CNT_OUT)과 기설정된 값을 비교할 수 있으며, 락 검출값(CNT_OUT)이 기설정된 값 이상이면 락 신호(LOCK)를 출력한다. 예를 들어, 기설정된 값이 2인 경우, 락 검출 회로(108)는 세번째 박스의 FVCO(n)의 상승 에지에서 위상이 고정되었음을 알리는 락 신호(LOCK)를 출력할 수 있다.
한편, 도 4의 세번째 박스에서 확인할 수 있는 바와 같이, 기준 신호(RREF)의 위상이 피드백 신호들(FVCO(n-1) 및 FVCO(n+1)) 사이에 위치하지 않으면, 락 판단부(204)는 락 검출값(CNT_OUT)을 0으로 초기화시킨다. 즉, 검증부(202)에서 출력된 검증 신호들(LOCK_I)이 연속적으로 하이 로직을 가질 때마다 락 검출값(CNT_OUT)이 1만큼씩 상승하다가 로우 로직을 가지는 검증 신호(LOCK_I)가 락 판단부(204)로 입력되면 락 검출값(CNT_OUT)은 0으로 초기화될 수 있다.
도 3 및 도 4에서, 락 판단부(204)는 기설정된 값이 4인 경우 락 신호(LOCK) 신호를 출력하지 않을 것이며, 기설정된 값이 3인 경우 도 4의 두번째 박스의 FVCO(n)의 상승 에지에서 락 신호(FVCO)를 출력할 것이다. 실제 실험 결과, 도 5의 두번째 그래프에서 확인할 수 있는 바와 같이 락 검출값(CNT_OUT)이 기설정된 값에 도달하면, 락 판단부(204)가 락이 되었음을 알리는 하이 로직을 가지는 락 신호(LOCK)를 출력함을 확인할 수 있다.
위 도 3 및 도 4에서는 피드백 신호들(FVCO(n-1) 및 FVCO(n+1))을 사용하였지만, i 및 j는 다양하게 변형될 수 있다. 또한, 상승 에지가 아닌 하강 에지를 기준으로 하여 락 검출 동작이 수행될 수도 있다.
도 2는 본 발명의 락 검출 회로(108)의 일 예이며, 기준 신호(RREF)의 위상은 피드백 신호들 사이에 위치하는 지의 여부를 통하여 락을 검출하는 한 락 검출 회로(108)의 회로 구성 및 락 검출 방법은 다양하게 변형될 수 있다.
예를 들어, 락 검출 회로(108)는 기준 신호(FREF)와 상호 위상차를 가지는 위상 신호들을 이용하여 락을 검출할 수도 있다. 예를 들어, 락 검출 회로(108)는 기준 신호(FREF)의 위상이 상기 위상 신호들의 위상들 사이에 위치할 때마다 락 검출값을 1만큼씩 증가시키고, 상기 락 검출값이 기설정된 값 이상이면 락을 알리는 락 신호를 출력할 수도 있다. 이 경우, 기준 신호(FREF) 및 상기 위상 신호들은 동일한 주기를 가질 수 있고, 상기 위상 신호들은 전압 제어 발진기의 출력일 수도 있고 아닐 수도 있다. 이러한 락 검출 회로(108)의 락 검출 동작은 도 3 및 도 4에서와 실질적으로 동일하다.
도 6은 본 발명의 제 2 실시예에 따른 락 검출 회로를 도시한 회로도이고, 도 7 및 도 8은 도 6의 락 검출 회로에서의 신호들을 도시한 타이밍 다이어그램들이다. 도 9는 본 발명의 제 3 실시예에 따른 락 검출 회로를 도시한 회로도이고, 도 10은 본 발명의 제 4 실시예에 따른 락 검출 회로를 도시한 회로도이다.
본 실시예의 락 검출 회로(108)는 기준 신호(FREF) 및 피드백 신호(FVCO)를 이용하여 락을 검출하되, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간보다 작은 지의 여부를 판단하여 위상 고정 루프의 락을 검출한다. 여기서, 상기 지연 시간은 기준 신호(FREF) 및 피드백 신호(FVCO)를 지연시키는 시간을 의미하며, 지연된 기준 신호(FREF) 및 피드백 신호(FVCO)는 피드백 신호(FVCO) 및 기준 신호(FREF)와 각기 비교된다.
이하, 이러한 동작을 수행하는 락 검출 회로(108)의 구조를 살펴보겠다.
도 6을 참조하면, 본 실시예의 락 검출 회로(108)는 위상 비교부(600), 검증부(602) 및 락 판단부(604)를 포함한다.
위상 비교부(600)는 기준 신호(FREF)와 피드백 신호(FVCO)를 지연시키기 위한 지연부(610) 및 위상을 비교하기 위한 비교부(612)를 포함할 수 있다.
지연부(610)는 피드백 신호(FVCO)를 지연시키기 위한 제 1 지연 소자(620) 및 기준 신호(FREF)를 지연시키기 위한 제 2 지연 소자(622)를 포함할 수 있다. 지연 소자들(620 및 622)의 지연 시간은 동일한 것이 바람직하다.
지연 소자들(620 및 622)로부터의 출력들(D_FVCO 및 D_FREF)은 각기 비교부(612)의 위상 비교기들(D1 및 D2)로 각기 입력된다. 출력들(D_FVCO 및 D_FREF)은 위상 비교기들(D1 및 D2)의 클록으로서 각기 사용된다.
제 1 위상 비교기(D1)는 지연된 피드백 신호(D_FVCO)의 위상과 기준 신호(FREF)의 위상을 비교하며, 비교 결과로서 제 1 비교 신호(Q1)를 출력한다. 예를 들어, 제 1 위상 비교기(D1)는 D 플립플롭이다.
제 2 위상 비교기(D2)는 지연된 기준 신호(D_FREF)의 위상과 피드백 신호(FVCO)의 위상을 비교하며, 비교 결과로서 제 2 비교 신호(Q2)를 출력한다. 예를 들어, 제 2 위상 비교기(D2)는 D 플립플롭이다.
검증부(602)는 입력되는 비교 신호들(Q1 및 Q2)을 통하여 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간보다 작은 지의 여부를 확인하고, 확인 결과로서 검증 신호(LOCK_I)를 출력한다. 예를 들어, 검증부(602)는 하나의 AND 게이트로 이루어질 수 있다. 검증부(602)는 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간보다 작으면 하이 로직을 가지는 검증 신호(LOCK_I)를 출력하고, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간 이상이면 로우 로직을 가지는 검증 신호(LOCK_I)를 출력할 수 있다.
락 판단부(604)는 하이 로직을 가지는 검증 신호(LOCK_I)가 입력될 때마다 락 검출값(CNT_OUT)을 1만큼씩 증가시키며, 로우 로직을 가지는 검증 신호(LOCK_I)가 입력되면 락 검출값(CNT_OUT)을 0으로 초기화시킨다. 결과적으로, 하이 로직을 가지는 검증 신호들(LOCK_I)이 연속적으로 입력될 때에만 락 검출값(CNT_OUT)이 계속적으로 증가할 수 있다. 락 판단부(604)는 락 검출값(CNT_OUT)이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호(LOCK)를 출력시킨다. 한편, 락 판단부(604)는 검증 신호(LOCK_I)가 하이 로직을 가질 때 락 검출값(CNT_OUT)을 1씩 증가시켰으나 검증 신호(LOCK_I)가 로우 로직을 가질 때 락 검출값(CNT_OUT)이 1씩 증가되도록 구현될 수도 있다.
본 발명의 일 실시예에 따르면, 락 판단부(604)는 하나의 계수기로 이루어질 수 있으며, 계수기의 동작은 도 2에서와 유사하므로 설명은 생략한다. 또한, 락 판단 동작도 도 2에서와 유사하므로, 이하 설명은 생략한다.
정리하면, 본 실시예의 락 검출 회로(108)는 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차와 지연 시간을 비교하여 락 여부를 검출한다. 특히, 도 6에 도시된 바와 같이 락 검출 회로(108)는 작은 수의 회로 소자들로 이루어지므로, 락 검출 회로(108)의 면적이 감소하고 오동작 발생 확률이 낮아질 수 있다.
이하, 도 6의 락 검출 회로(108)의 신호 흐름을 도 7 및 도 8을 참조하여 상술하겠다. 설명의 편의를 위하여 위상은 상승 에지를 기준으로 하여 비교하겠으나, 하강 에지 등을 기준으로 할 수도 있다.
도 7의 2번째 및 세번째 박스를 살펴보면, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간(예를 들어, FREF와 D_FREF의 상승 에지들의 시간차)보다 작으며, 그 결과 락 판단부(604)는 락 검출값(CNT_OUT)을 1만큼씩 증가시킨다.
도 8의 세번째 박스를 살펴보면, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간보다 크며, 그 결과 락 판단부(604)는 락 검출값(CNT_OUT)을 0으로 초기화시킨다.
이 경우, 락 판단부(604)는 기설정된 값이 3이면 도 8의 세번째 박스에서 락이 되었음을 알리는 락 신호(LOCK)를 출력하지만, 기설정된 4이면 락 검출값(CNT_OUT)이 4가 되기 전에 다시 0으로 초기화되었으므로 락 신호(LOCK)를 출력시키지 않는다.
정리하면, 락 검출 회로(108)는 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간을 비교하여 위상 고정 루프의 락 여부를 검출한다. 도 6은 본 발명의 락 검출 회로(108)의 일 예이며, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상차가 지연 시간을 비교하여 위상 고정 루프의 락 여부를 검출하는 한 락 검출 회로(108)의 회로 구성은 다양하게 변형될 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 락 검출 회로(108)는 위상 비교부(900), 검증부(902) 및 락 판단부(904) 외에 락 검출부(906)를 더 포함할 수 있으며, 락 검출부(906)는 락 검출값(CNT_OUT)과 기설정된 값(N)을 비교하여 락 신호(LOCK)를 출력시키는 역할을 수행한다. 예를 들어, 락 검출부(906)는 비교기일 수 있다. 물론, 락 검출부(906)는 락 판단부(904) 내에 포함되어 구현될 수도 있다.
다른 예로, 도 10에 도시된 바와 같이, 락 검출 회로(108)는 위상 비교부(1000), 검증부(1002) 및 락 판단부(1004)를 포함하되, 락 판단부(1004)는 비교기를 이용하지 않고 계수기의 MSB(Most Significant Bit)를 락 신호(LOCK)로 사용할 수 있다. 또는, 락 판단부(1004)는 MSB, MSB-1, MSB-2 등의 신호를 콤비네이션 로직(combination logic)으로 조합하여 락 신호(LOCK)를 생성할 수도 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
108 : 락 검출 회로 200 : 위상 비교부
202 : 검증부 204 : 락 판단부
600 : 위상 비교부 602 : 검증부
604 : 락 판단부 610 : 지연부
612 : 비교부 620, 622 : 지연 소자

Claims (14)

  1. 기준 신호의 위상이 피드백 신호들의 위상들 사이에 위치하는 지를 확인하고, 확인 결과에 따른 검증 신호를 출력하는 검증부; 및
    상기 출력된 검증 신호를 기초로 상기 기준 신호의 위상이 상기 피드백 신호들의 위상들 사이에 위치한다고 검출되는 경우 위상이 고정되었음을 알리는 락 신호를 출력하는 락 판단부를 포함하는 것을 특징으로 하는 락 검출 회로.
  2. 제1항에 있어서, 상기 피드백 신호들은 위상 고정 루프의 전압 제어 발진기로부터 피드백되는 신호이며, 상기 피드백 신호들 중 하나(FVCO(n-i))는 위상 고정될 신호(FVCO(n)) 이전의 피드백 신호이고, 상기 피드백 신호들 중 다른 하나(FVCO(n+j))는 위상 고정될 신호(FVCO(n)) 이후의 피드백 신호이되,
    n은 2 이상의 자연수이고, i 및 j는 각기 정수인 것을 특징으로 하는 락 검출 회로.
  3. 제2항에 있어서, 상기 락 판단부는 상기 기준 신호의 위상이 상기 피드백 신호들의 위상들 사이에 위치할 때마다 락 검출값을 1만큼씩 증가시키며, 상기 락 검출값이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호를 출력하고, 상기 기준 신호의 위상이 상기 피드백 신호들의 위상들 사이에 위치하지 않으면 상기 락 검출값을 0으로 초기화시키는 것을 특징으로 하는 락 검출 회로.
  4. 제3항에 있어서, 상기 락 판단부는 계수기를 포함하되,
    상기 검증부로부터 출력된 검증 신호는 상기 계수기의 리셋 단자로 입력되며, 위상 고정될 신호(FVCO(n))가 상기 계수기의 클록으로 사용되는 것을 특징으로 하는 락 검출 회로.
  5. 제2항에 있어서, 상기 검증부는 하나의 AND 게이트를 포함하며, 상기 AND 게이트의 출력은 상기 락 판단부로 연결되는 것을 특징으로 하는 락 검출 회로.
  6. 제2항에 있어서,
    상기 기준 신호의 위상과 상기 피드백 신호들의 위상들을 비교하는 위상 비교부를 더 포함하고, 상기 위상 비교부의 출력은 상기 검증부로 연결되며,
    상기 위상 비교부는,
    상기 기준 신호의 위상과 상기 피드백 신호 중 하나의 위상을 비교하는 제 1 위상 비교기; 및
    상기 기준 신호의 위상과 상기 피드백 신호 중 다른 하나의 위상을 비교하는 제 2 위상 비교기를 포함하되,
    상기 위상 비교기들의 출력은 상기 검증부로 입력되는 것을 특징으로 하는 락 검출 회로.
  7. 제6항에 있어서, 상기 위상 비교기들은 각기 하나의 D 플립플롭을 포함하되,
    상기 기준 신호는 상기 D 플립플롭들의 입력으로 각기 입력되고, 상기 피드백 신호들 중 하나는 상기 D 플립플롭들 중 하나의 클록으로 사용되며, 다른 피드백 신호는 다른 D 플립플롭의 클록으로 사용되고,
    상기 D 플립플롭들 중 하나로부터 출력된 신호의 반전 신호 및 다른 D 플립플롭으로부터 출력된 신호가 상기 검증부로 입력되는 것을 특징으로 하는 락 검출 회로.
  8. 기준 신호의 위상과 제 1 위상 신호의 위상을 비교하며, 상기 비교 결과에 따른 제 1 비교 신호를 출력하는 제 1 위상 비교기;
    상기 기준 신호의 위상과 상기 제 1 위상 신호와 위상차를 가지는 제 2 위상 신호의 위상을 비교하고, 상기 비교 결과에 따른 제 2 비교 신호를 출력하는 제 2 위상 비교기; 및
    상기 출력된 비교 신호들을 통하여 위상이 고정되었는 지를 판단하는 락 판단부를 포함하는 것을 특징으로 하는 락 검출 회로.
  9. 제8항에 있어서, 상기 락 판단부는 상기 기준 신호의 위상이 상기 위상 신호들의 위상들 사이에 위치할 때마다 락 검출값을 1만큼씩 증가시키며, 상기 락 검출값이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호를 출력하고, 상기 기준 신호의 위상이 상기 위상 신호들의 위상들 사이에 위치하지 않으면 상기 락 검출값을 0으로 초기화시키며,
    상기 락 판단부는,
    상기 락 검출값을 증가시키는 계수기; 및
    상기 락 검출값과 상기 기설정된 값을 비교하는 비교기를 포함하며,
    상기 검증부의 출력은 상기 계수기의 리셋 단자로 연결되는 것을 특징으로 하는 락 검출 회로.
  10. 기준 신호의 위상이 위상 신호들의 위상들 사이에 위치하는 지를 확인하는 단계;
    상기 기준 신호의 위상이 상기 위상 신호들의 위상들 사이에 위치하면 락 검출값을 증가시키는 단계; 및
    상기 락 검출값이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 락 검출 방법.
  11. 제10항에 있어서,
    상기 기준 신호의 위상이 상기 위상 신호들의 위상들 사이에 위치하지 않으면 상기 락 검출값을 0으로 초기화시키는 단계를 더 포함하는 것을 특징으로 하는 락 검출 방법.
  12. 기준 신호와 피드백 신호의 위상차가 기설정된 지연 시간보다 작은 지의 여부를 확인하고, 확인 결과에 따른 검증 신호를 출력하는 검증부; 및
    상기 출력된 검증 신호를 기초로 상기 기준 신호와 상기 피드백 신호의 위상차가 상기 지연 시간보다 작다고 검출되는 경우 위상이 고정되었음을 알리는 락 신호를 출력하는 락 판단부를 포함하되,
    상기 지연 시간은 상기 기준 신호 및 상기 피드백 신호를 지연시키기 위한 시간인 것을 특징으로 하는 락 검출 회로.
  13. 제12항에 있어서, 상기 락 판단부는 상기 기준 신호와 상기 피드백 신호의 위상차가 상기 지연 시간보다 작을 때마다 락 검출값을 1만큼씩 증가시키며, 상기 락 검출값이 기설정된 값 이상이면 위상이 고정되었음을 알리는 락 신호를 출력하며, 상기 기준 신호와 상기 피드백 신호의 위상차가 상기 지연 시간 이상인 경우 상기 락 검출값을 0으로 초기화시키고,
    상기 락 판단부는 하나의 계수기를 포함하며, 상기 검증부의 출력은 상기 계수기의 리셋 단자로 연결되는 것을 특징으로 하는 락 검출 회로.
  14. 제12항에 있어서,
    상기 기준 신호를 상기 지연 시간만큼 지연시키는 제 1 지연 소자;
    상기 피드백 신호를 상기 지연 시간만큼 지연시키는 제 2 지연 소자;
    상기 제 1 지연 소자에 의해 지연된 기준 신호의 위상과 상기 피드백 신호의 위상을 비교하는 제 1 위상 비교기; 및
    상기 제 2 지연 소자에 의해 지연된 피드백 신호의 위상과 상기 기준 신호의 위상을 비교하는 제 2 위상 비교기를 더 포함하되,
    상기 위상 비교기들의 출력들은 상기 검증부로 연결되고, 상기 검증부는 하나의 AND 게이트를 포함하며, 상기 위상 비교기들 중 적어도 하나는 D 플립플롭인 것을 특징으로 하는 락 검출 회로.




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