KR20140078959A - 트랜지스터부를 포함하는 반도체 발광소자 및 이의 제조방법 - Google Patents
트랜지스터부를 포함하는 반도체 발광소자 및 이의 제조방법 Download PDFInfo
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Abstract
본 발명은 각각의 발광영역을 스위칭할 수 있는 트랜지스터부를 포함하는 발광소자 및 이를 제조하는 방법에 관한 것이다.
본 발명의 발광소자는 트랜지스터부의 스위칭 역할에 의하여 발광소자의 개별적 온/오프(on/off) 및 순차적 점등이 가능하다. 또한, 각 발광소자의 상부 형광재료를 변경하여 삼원색 디스플레이를 구현할 수 있다.
본 발명의 발광소자는 트랜지스터부의 스위칭 역할에 의하여 발광소자의 개별적 온/오프(on/off) 및 순차적 점등이 가능하다. 또한, 각 발광소자의 상부 형광재료를 변경하여 삼원색 디스플레이를 구현할 수 있다.
Description
본 발명은 각각의 발광영역을 스위칭할 수 있는 트랜지스터부를 포함하는 발광소자 및 이를 제조하는 방법에 관한 것이다.
종래의 반도체 발광 소자로는 예를 들어 GaN계 질화물 반도체 소자를 들 수 있고, 이 GaN계 질화물 반도체 발광소자는 그 응용 분야에 있어서 청색 또는 녹색 LED의 발광소자, MESFET과 HEMT 등의 고속 스위칭과 고출력 소자 등에 응용되고 있다.
특히, 청색 또는 녹색 LED 발광소자는 이미 양산화가 진행된 상태이며 전 세계적인 매출은 크게 증가하고 있는 상황이다.
도 1은 일반적인 질화물계 발광소자를 개략적으로 나타낸 것이다.
도 1을 참조하면, 질화물계 발광소자는 성장 기판(11)로부터 형성된다. 보
다 구체적으로, 질화물계 발광소자는, n형 질화물 반도체층(12), 활성층(13) 및
p형 질화물 반도체층(14)을 포함한다.
이 때, n형 질화물 반도체층(12)에 전자를 주입하기 위하여, n형 질화물 반도체층(12)에 전기적으로 연결되도록 n측 전극 패드(15)이 형성된다. 또한, p형 질화물 반도체층(14)에 정공을 주입하기 위하여, p형 질화물 반도체층(14)에 전기적으로 연결되도록 p측 전극 패드(16)가 형성된다.
한편, 발광소자를 트랜지스터와 연계하여 형성하는 경우 트랜지스터에 의하여 발광소자를 편리하게 제어할 수 있으나, 대부분 외부에 형성된 트랜지스터 회로를 발광소자와 연결하여 스위칭하고 있는 실정이다.
한국특허공보 제1994-0005710호에서는 전계효과 트랜지스터와 발광소자를 하나의 칩에 형성함에 있어서, 트랜지스터와 발광영역 사이에 단차(step coverage)를 최소화하고자 하는 구성이 개시되어 있다. 그러나, 상기 특허에서는 GaAs의 반절연성 기판에서의 구성을 나타낸 것이다.
따라서, 일반적인 실리콘 기판에서 트랜지스터와 발광소자를 모두 구현함으로써 발광 영역을 스위칭할 수 있는 기술의 개발이 요구되는 실정이다.
이에 본 발명자들은 발광소자의 스위칭 방향으로 트랜지스터를 구현할 수 있는 방법을 개발하고자 연구, 노력한 결과, 실리콘 기판의 각각의 면에 발광소자부와 트랜지스터부를 구현함에 따라 발광영역을 제어할 수 있음을 발견함으로써 본 발명을 완성하게 되었다.
따라서 본 발명의 목적은 트랜지스터부에 의하여 발광 소자의 스위칭이 가능한 반도체 발광소자의 구조 및 이를 제조하는 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 발광소자는 실리콘 기판 상부에 형성되는 트랜지스터부; n형 반도체층, 활성층 및 p형 반도체층을 포함하는 발광소자부 및 상기 실리콘 기판의 하부에 형성되는 절연층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 발광소자의 제조방법은 실리콘 기판 상에 일정 폭을 가지는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴 사이로 노출된 실리콘 기판 상에 반도체층을 성장시켜, n형 반도체층, 활성층 및 p형 반도체층을 포함하는 발광소자부를 형성하는 단계; 상기 p형 반도체층 상에 p형 전극을 형성하는 단계; 상기 실리콘 기판의 이면에 트랜지스터부를 형성하는 단계; 상기 실리콘 기판의 일 영역을 식각하여 n형 반도체층을 노출시키는 단계; 상기 노출된 n형 반도체층 상부에 n형 전극을 형성하는 단계; 및 상기 트랜지스터부의 일 전극을 상기 n형 전극과 전기적으로 연결하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 발광소자는 트랜지스터부의 스위칭 역할에 의하여 발광소자의 개별적 온/오프(on/off) 및 순차적 점등이 가능하다. 또한, 각 발광소자의 상부 형광재료를 변경하여 삼원색 디스플레이를 구현할 수 있다.
도 1은 종래의 질화물 반도체 발광소자의 단면을 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 발광소자의 사시도이다.
도 3은 도 2의 절취선 A-A'에서 얻어진 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 발광소자의 사시도이다.
도 5는 도 4의 절취선 B-B'에서 얻어진 단면도이다.
도 6 내지 13은 상기 제1 실시예에 따른 반도체 발광소자의 제조과정을 나타낸 것이다.
도 14 내지 16은 상기 제2 실시예에 따른 반도체 발광소자의 제조과정을 나타낸 것이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 발광소자의 사시도이다.
도 3은 도 2의 절취선 A-A'에서 얻어진 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 발광소자의 사시도이다.
도 5는 도 4의 절취선 B-B'에서 얻어진 단면도이다.
도 6 내지 13은 상기 제1 실시예에 따른 반도체 발광소자의 제조과정을 나타낸 것이다.
도 14 내지 16은 상기 제2 실시예에 따른 반도체 발광소자의 제조과정을 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "상부에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 다른 부분 "하에" 또는 "하부에" 있다고 할 때, 이 역시 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 또는 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 질화물계 발광소자에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 따른 반도체 발광소자의 사시도이며, 도 3은 상기 도 2의 절취선 A-A'에서 얻어진 단면도이다. 상기 실시예의 형태 도식은 이해하기 쉽도록 2개의 반도체 발광소자를 나타내었으나, 실제로는 접합 기판 위에 연속적으로 배치되어 있는 형상이다.
본 발명의 반도체 발광소자는 실리콘 기판(100) 상부에 형성되는 트랜지스터부(T), n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 포함하는 발광소자부(E) 및 상기 실리콘 기판의 하부에 형성되는 절연층(110)을 포함한다.
상기 발광소자부에서 외부로 노출된 n형 질화물 반도체층(120)의 상부에는 n형 전극(121)이 형성되며, 발광소자부의 하부에는 p형 전극(141) 및 접합 기판(170)이 형성된다.
상기 발광소자부는 n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 포함하며, 이는 반도체 성장용 실리콘(silicon, Si) 기판 상에 수평 성장(lateral growth)되어 일정한 방향성을 가진다. 다만, 상기 도 2 및 3에서 보는 바와 같이 본 발명의 반도체 발광소자는 상기 실리콘 기판(100)으로부터 반도체층이 성장된 후 뒤집어진 형태로 구성되어 있으며, 그에 따라 상부로부터 실리콘 기판(100), n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)의 순으로 이루어져 있다.
구체적으로, n형 및 p형 질화물 반도체층은 AlxGayInzN(이 때, x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 표시되고, n형 불순물 및 p형 불순물이 도핑된 반도체 물질로 이루어질 수 있으며, 예컨대, GaN, AlGaN, InGaN 등의 물질이 이에 해당될 수 있다. 한편, 상기 n형 불순물로는 Si, Ge, Se, Te 등이 사용될 수 있으며, p형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.
바람직하게는 상기 n형 질화물 반도체층(120)은 Si가 도핑된 Ga1 -xInxN(0≤x<1)로 이루어질 수 있으며, 보다 바람직하게는 0≤x≤0.2 범위에 있는 것이 좋다.
또한, 바람직하게는 상기 p형 질화물 반도체층(140)은 Mg가 도핑된 AlxGayInzN(x+y+z=1, 0<x≤1, 0<y≤1, 0<z≤1)으로 이루어질 수 있다.
상기 n형 질화물 반도체층(120) 및 p형 질화물 반도체층(140) 사이에 형성되는 활성층(130)은 AlxGayInzN(x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)로 이루어져 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multi-Quantum-Well; MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 예컨대, InGaN/GaN 구조가 사용될 수 있다.
또한, 발광소자부의 하면에는 접합 기판(170)이 형성될 수 있는데, 상기 접합 기판은 실리콘(Si) 기판 또는 금속 기판일 수 있으며, p형 전극으로 작용할 수 있다.
상기 제1 실시예의 발광소자에서는 p형 전극(141)과 함께 접합 기판(170)이 사용되었으나, 접합 기판이 p형 전극으로 작용할 경우 별도의 p형 전극이 생략될 수도 있다.
상기 접합 기판(170)과 p형 질화물 반도체층(140) 사이에는 절연막(150)이 포함될 수 있으며, 상기 절연막(150)은 p형 전극이 형성된 영역을 제외하고 p형 질화물 반도체층과 접하여 형성된다. 또한 내열성 접착층(160)이 상기 접합 기판(170)을 접합하도록 추가적으로 포함될 수 있으며, 상기 내열성 접착층(160)은 지르코니아, 실리카, 알루미나 등을 포함하는 세라믹 접착제를 포함하여 이루어질 수 있다.
한편, 상기 트랜지스터부와 발광소자부를 전기적으로 절연할 수 있는 절연층(110)은 n형 질화물 반도체층(120) 상부에 형성되며, 상기 절연층(110)은 실리콘 산화막(SiO2) 또는 티타늄 산화막(TiO2)로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 다만 바람직하게는 질화물의 성장 과정에서 반응종이나 가스에 의하여 SiO2가 반응 및 에칭되어 다결정 퇴적될 수 있는 바, SiO2 상에 TiO2가 증착된 2층 구조로 형성하는 것이 좋다.
상기 절연층(110)은 상부에 형성되는 트랜지스터부의 크기를 고려하여 300 ~ 1000 μm의 폭을 갖도록 조절될 수 있고, 두께는 10 ~ 100 nm로 조절하는 것이 바람직하나, 이에 한정되는 것은 아니다.
한편 상기 절연층(110) 상에 위치한 실리콘 기판(100)은 상기 발광소자부와 그 이면에 위치한 트랜지스터부의 기판 역할을 한다. 상기 실리콘 기판(100)의 두께는 바람직하게는 약 10 ~ 100 μm, 보다 바람직하게는 20 ~ 50 μm 로 형성된다.
상기 실리콘 기판(100) 상부에 형성되는 트랜지스터부는 다양한 형태의 트랜지스터로 구성될 수 있다. 예를 들어, 상기 트랜지스터부는 바이폴라 접합 트랜지스터 또는 전계 효과 트랜지스터가 포함될 수 있으며, 이에 한정되지 않는다.
상기, 두 종류의 트랜지스터 모두 채널 영역 내에 반도전성 재료가 배치된 세 개의 전극을 포함하는 공통 구조체를 포함하며, 바이폴라 접합 트랜지스터의 세 전극은 에미터, 콜렉터, 베이스로 지칭되고, 전계효과 트랜지스터의 세 전극은 소스, 드레인 및 게이트로 지칭될 수 있다. 바이폴라 접합 트랜지스터는 에미터와 콜렉터 사이의 전류가 베이스와 에미터 사이에서 흐르는 전류에 의해 제어되고, 전계 효과 트랜지스터는 게이트와 소스 사이의 전압에 의해서 소스와 드레인 사이에서 흐르는 전류가 제어된다. 이하, 제1 실시예의 발광소자는 트랜지스터부가 전계 효과 트랜지스터를 구현하는 경우에 대하여 설명하나, 트랜지스터부의 구성이 이에 한정되는 것은 아니다.
상기 트랜지스터부는 제조 공정을 단순화하기 위하여, 기판에 해당하는 실리콘 기판 면에 수직방향으로 각각 위치하는 것이 아니라, 실리콘 기판 면에 수평 방향으로 위치하는 게이트 전극(240), 소스 전극(250) 및 드레인 전극(260)을 포함한다. 또한, 상기 실리콘 기판(100) 상부에는 실리콘 산화물층(210)이 형성되는데, 상기 실리콘 산화물층(210)은 약 10 ~ 50 nm 두께로 형성되는 것이 바람직하며, 상기 실리콘 산화물층(210) 상부에 게이트 전극(240)이 형성된다.
상기 게이트 전극(240)은 p형 불순물이 실리콘 기판에 주입된 p형 웰(well) 영역(220) 상에 형성되고, 상기 p형 불순물로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 사용될 수 있으며, 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입된 것이 바람직하다. 또한, 상기 p형 웰 영역(220)의 두께는 약 1 μm로 형성될 수 있으나, 이에 한정되지는 아니한다.
또한 상기 게이트 전극(240)은 실리콘 산화물층(210) 상에 전도성 물질층(241)을 포함하여 이루어진다. 상기 전도성 물질로는 금속, 금속실리사이드 및 폴리실리콘 중 선택된 어느 하나가 사용될 수 있고, 상기 금속으로는 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2) 등이 사용될 수 있으며, 바람직하게는 폴리실리콘을 사용하는 것이 좋다. 또한 상기 전도성 물질층(241) 상에 전극막(242)이 추가적으로 형성될 수 있는데, 바람직하게는 알루미늄(Al), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb) 등이 사용될 수 있으며, 더욱 바람직하게는 알루미늄(Al)이 사용되는 것이 좋다.
한편, 상기 소스 전극(250) 및 드레인 전극(260)은 p형 웰 영역 내 n형 불순물이 주입된 n형 불순물 영역(230) 상에 위치하고, 상기 n형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등이 사용될 수 있으며, 상기 n형 불순물이 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입된 것이 바람직하다. 또한, 상기 n형 불순물이 주입되어 형성된 영역(230)의 두께는 상기 p형 웰(220)의 두께보다 얇게 형성되며, 약 0.3 μm의 두께로 형성될 수 있으나, 이에 한정되지는 아니한다.
상기 소스 전극(250)은 상기 n형 불순물 영역(230) 상에 전극막(251)을 포함하여 이루어지며, 상기 전극막(251)으로는 알루미늄(Al), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb) 등이 사용될 수 있으나, 바람직하게는 알루미늄(Al)이 사용되는 것이 좋다.
또한, 상기 드레인 전극(260) 역시 상기 n형 불순물 영역(230) 상에 전극막(261)을 포함하여 이루어지며, 상기 전극막(261)으로는 알루미늄(Al), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb) 등이 사용될 수 있으나, 바람직하게는 알루미늄(Al)이 사용되는 것이 좋다. 그리고 상기 드레인 전극(260)은 전극막(261) 상부에 전도성 물질층(262)을 추가로 포함하고, 그 두께를 조절함으로써 저항 값이 조절될 수 있으며, 상기 전도성 물질층은 금속, 금속실리사이드 및 폴리실리콘 중 선택된 어느 하나가 사용될 수 있다. 또한 상기 전도성 물질층(262) 상부에는 전극막(263)이 더 포함될 수 있으며, 알루미늄(Al), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb) 등이 전극막(263)으로 사용될 수 있다.
상기와 같이 구성된 트랜지스터부에 의하여 발광소자부가 스위칭될 수 있으며, 게이트 전극(240)과 소스 전극(250) 사이의 전압에 의하여 소스 전극(250)과 드레인 전극(260) 사이의 전류가 제어되며, 소스 전극(250)과 드레인 전극(260) 사이의 전류가 발광소자부의 n형 전극(121)으로 인가되어 트랜지스터부가 발광소자의 발광 여부를 제어할 수 있다. 이를 위하여 상기 트랜지스터부의 드레인 전극은 발광소자부의 n형 전극과 와이어 본딩 등의 연결부(270)에 의하여 전기적으로 연결된다. 결국 면내 방향으로 소스 전극, 게이트 전극 및 드레인 전극이 형성되어 있어 횡방향으로 전류가 흐르는 구조를 나타내며, 실리콘 기판(100)의 수직 방향으로는 전류가 흐르지 않는다. 한편, 상기 n형 전극(121)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), NiO(Nikel Oxide), In2O3(Indium Oxide)와 같은 투명 도전막이 사용될 수 있다.
또한, 상기 발광소자부는 질화물 반도체층의 일 영역이 식각되는 세퍼레이션 영역(180)에 의하여 발광 영역이 2 이상의 복수로 분리될 수 있다. 상기 세퍼레이션 영역(180)은 n형 질화물 반도체층(120) 및 활성층(130)이 식각되어 형성될 수 있으며, 바람직하게는 절연막(150) 등이 노출되도록 p형 질화물 반도체층(140)까지 식각되는 것이 좋다. 상기 세퍼레이션 영역(180)은 트랜지스터부와 실질적인 발광이 이루어지는 발광 영역간의 분리를 위하여 형성될 수도 있다. 또한, 상기 복수의 발광소자부는 상기 접합 기판(170) 상에 연속적으로 배치되는 형태를 나타낸다.
상기와 같이 세퍼레이션 영역(180)에 의하여 발광 영역이 복수로 분리되는 경우, 각각의 발광 영역에 대하여 대응되는 트랜지스터부가 형성되므로, 각 발광 영역을 개별적으로 스위칭하는 것이 가능해진다.
한편, 도 4는 본 발명의 제2 실시예에 따른 반도체 발광소자의 사시도이며, 도 5는 상기 도 4의 절취선 B-B'에서 얻어진 단면도이다. 상기 실시예의 형태 도식 또한 이해하기 쉽도록 2개의 반도체 발광소자를 나타내었으나, 실제로는 접합 기판 위에 연속적으로 배치되어 있는 형상이다.
상기 제2 실시예의 반도체 발광소자의 경우, 트랜지스터부가 형성된 하부 영역에 질화물 반도체층이 식각되고, 내열성 접착층(160)이 상기 식각 영역에 형성되는 점이 상기 제1 실시예의 반도체 발광소자와 차이를 나타낸다.
상기와 같이 트랜지스터 하부에 질화물 반도체층 대신 내열성 접착층(160)이 두껍게 형성되는 경우, 트랜지스터부와 실질적인 발광이 이루어지는 발광 영역간의 분리를 위한 별도의 세퍼레이션 영역이 형성되지 않아도 무방하다.
도 6 내지 13은 본 발명의 제1 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정 사시도 또는 단면도들이다.
먼저, 도 6에서 보는 바와 같이, 실리콘 기판(100) 상에 일정 폭을 가지는 스트라이프 패턴의 마스크 패턴(110)을 형성한다. 이 때, 마스크 패턴(110)은 100 ~ 500 μm의 폭을 갖도록 형성되는 것이 좋다. 다만 트랜지스터부가 형성되는 부분은 300 ~ 1000 μm의 폭을 갖도록 형성할 수 있다. 또한, 상기 마스크 패턴(110)의 간격은 10 ~ 100 μm 간격으로 형성하는 것이 좋다. 상기 마스크 패턴(110)의 폭과 간격이 상기 범위를 벗어날 경우, 후속한 질화물층, 일례로 GaN층의 수평 성장(lateral growth, 횡방향)이 어렵거나 미비할 수 있으므로 상기한 범위를 유지하는 것이 바람직하다.
상기 마스크 패턴(110)은 질화물층의 성장이 이루어지지 않는 재질로 형성하는 것이 바람직하며, 일례로 실리콘 산화막(SiO2) 또는 티타늄 산화막(TiO2)로 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다. 다만 바람직하게는 질화물의 성장 과정에서 반응종이나 가스에 의하여 SiO2가 반응 및 에칭되어 다결정 퇴적될 수 있는 바, SiO2 상에 TiO2가 증착된 2층 구조로 형성하는 것이 좋다.
상기 마스크 패턴은 실리콘 기판(100) 상에 물리기상증착(Physical Vapor Deposition; PVD) 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법 등을 이용하여 약 10 ~ 100 nm 두께 정도의 산화막을 증착한 후, 통상의 포토리소그래피(photolithography) 공정으로 산화막을 패터닝하여 형성할 수 있으며, 이는 통상의 공지된 방법을 이용할 수 있으므로 자세한 설명은 생략하기로 한다.
다음 상기 마스크 패턴 사이로 노출된 실리콘 기판 상에 질화물을 수평 성장(lateral growth)시켜, 도 7에서 보는 바와 같이, n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 포함하는 발광소자부를 형성한다.
이러한 n형 및 p형 질화물 반도체층(120, 140) 및 활성층(130)은 당 기술 분야에서 공지된 에피택셜 성장(epitaxial growth)법을 이용하여 성장될 수 있다.
이 경우, 일례로 삼중메틸갈륨(Trimethyl Gallium; TMG) 및 삼중메틸인듐(Trimethyl Indium)을 도입하여 n형 질화물 반도체층을 형성하기 위한 Ga1 - xInxN(0≤x<1)의 성장을 진행한다. 이 과정에서, 먼저, 마스크 패턴 사이의 마스크윈도우에 의해 노출된 실리콘 기판 상에 GaN의 결정입자가 성장하고, 그 후 GaN 결정입자가 연결되어 실리콘 기판 노출부에 피라미드(pyramid) 형상을 갖는 GaN층이 형성되며, 그 후 성장조건을 변경하면 GaN층의 수평 성장이 촉진되어 최종적으로 두께 약 3㎛ 정도의 평탄한 Si가 도핑된 Ga1 -xInxN(0≤x<1, 바람직하게는 0≤x≤0.5, 보다 바람직하게는 0≤x≤0.2)의 n형 질화물 반도체층이 얻어진다. 성장 초기에 Ga1 - xInxN 층을 도입하여 약 400 ~ 550 nm 의 발광에 있어서 다중 양자 우물(MQW) 활성층(130)의 스트레인을 완화시켜 발광효율을 향상시킬 수 있다.
한편, 상기 n형 질화물 반도체층을 형성하기 전에 질화 알루미늄(AlN) 재질 등의 버퍼층(미도시)을 더 형성하여 실리콘 기판을 이용한 질화물 반도체층의 성장에 따른 격자 결함을 완화하는 것이 바람직하다. 일례로, AlN 버퍼층은 1100℃에서 캐리어 가스(carrier gas)로 수소(H2)를 이용하고, TMA(trimethyl aluminium) 및 NH3를 도입하여 두께 약 50nm 정도의 AlN층을 형성할 수 있다. 또한, 다른 방법으로는 스퍼터링(sputtering)을 통한 AlN층을 40nm정도 퇴적시켜, 이를 버퍼층으로 대신하여도 실현 가능하다.
다음, 상기 n형 질화물 반도체층(120) 상에, TMG 및 삼중메틸인듐(Trimethyl Indium; TMln)을 도입하여 InGaN/GaN 구조의 발광파장 450nm인 다중 양자우물(MQW)의 활성층(130)을 형성할 수 있다. 상기 InGaN/GaN 구조 이외에도, AlxGayInzN(이 때, x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 이루어지는 양자장벽층과 양자우물층이 반복되어 형성될 수 있다.
다음, 상기 활성층(130) 상에 TMA, TMG, TMIn 및 Cp2Mg를 도입하여 두께 약 80 nm 정도의 Mg가 도핑된 AlxGayInzN(x+y+z=1, 0<x≤1, 0<y≤1, 0<z≤1)층을 성막하여 p형 질화물 반도체층(140)을 형성할 수 있다. 또한 이 때, Cp2Mg의 도입량을 증가시켜 Mg 농도가 높은 두께 약 15 nm 정도의 p형 질화물 반도체 층을 추가적으로 형성할 수 있다.
또한, 상기 p형 질화물 반도체층(140)을 형성하기 전에, 일례로, 실리콘 기판(110) 온도 1100℃에서 TMA, TMG, TMIn 및 Cp2Mg를 도입하여 활성층(124) 상에 두께 20nm 정도의 Mg 도핑된 AlGaInN층을 성막하여 전자장벽층(미도시)을 형성할 수도 있다.
상기 성장된 발광소자부는 약 600 ℃의 분위기에서 5분 정도 어닐링되어 Mg 도핑 질화물층을 활성화할 수 있다.
다음, 도 8에서 보는 바와 같이, 상기 p형 질화물 반도체층 상부에 p형 전극(141) 및 절연막(150)을 형성한다.
상기 p형 전극(141)은 통상의 PVD, CVD, MOCVD 방법 등을 이용하여 Cr, Al, Ni, Au, Ag, ITO 등을 포함하는 금속막 또는 금속 합금막을 증착한 후 이를 마스크를 이용하여 패터닝함으로써 형성될 수 있으며, 약 400 μm의 폭을 갖도록 형성될 수 있다. 보다 바람직하게는 추후 p형 전극의 반사율을 향상시켜 반사판 역할을 할 수 있도록 ITO와 Al 또는 Ag를 조합하여 형성할 수도 있으며, Ni/Cr도 사용될 수 있다. 또한, ITO/Al 또는 Ag/AuSn 구조로 공정(共晶)접합이 가능하다.
상기 p형 전극(141)을 제외한 p형 질화물 반도체층(140)의 상부 영역에는 절연막(150)을 형성하는데, 상기 절연막(150)으로는 대표적으로 실리콘 산화막(SiO2)을 사용할 수 있다. 상기 절연막(150)은 물리기상증착(Physical Vapor Deposition; PVD) 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법 등을 이용하여 약 300 nm 두께 정도로 증착한 후, 통상의 포토리소그래피(photolithography) 공정으로 산화막을 패터닝하여 p형 전극(141)을 제외한 영역에 형성될 수 있다.
한편 다른 방법으로서, 상기 p형 전극의 형성 후, 약 600 ℃의 암모니아 분위기 하에서 어닐링하면 p형 활성이 비활성화되어 p형 질화물 반도체층(140)이 고저항화되어 추가적으로 형성되는 접합 기판과의 통전 등을 막을 수 있다.
다음, 도 9에서 보는 바와 같이, 상기 p형 전극(141)의 상부에 도전성이 높은 실리콘 또는 금속 기판인 접합 기판(Anode substrate, 170)을 접합한다. 이 때, 내열성 접착제를 상기 p형 전극 이외의 영역에의 상기 절연막 상부에 도포하여 내열성 접착층(160)을 형성한 후, 상기 접합 기판(170)을 접합하는 것이 바람직하며, 상기 내열성 접착제로는 세라믹 접착제 등이 사용될 수 있다. 또한, 상기 p형 전극(141)의 표면층이 Al 또는 Ag인 경우, 상기와 같은 접착제 등을 사용하지 아니하고, 약 600 ℃ 정도로 빠르게 램프 가열함으로써 고온 융착 시킬 수 있고, 더불어 상기의 표면층에 AuSn을 도입하는 공정 결합함으로써 접합 기판과의 접합을 진행할 수 있다. 한편, 전극 이외의 영역에 내열성 접착제를 사용하는 것도 가능하다.
상기 접합 기판의 접합이 완료되면, 상기 발광소자부가 성장된 면과 반대면에 해당하는 실리콘 기판의 이면에 트랜지스터부를 형성한다. 상기 트랜지스터부는 바이폴라 접합 트랜지스터로 구현될 수도 있으나, 바람직하게는 전계 효과 트랜지스터로 구현되는 것이 좋다.
상기 트랜지스터부는 상기 실리콘 기판의 이면에 수평 방향으로 소스 전극, 게이트 전극 및 드레인 전극을 포함하도록 형성되는 바, 상기 실리콘 기판의 이면에 이를 형성하는 과정을 도 10a 내지 10h에 나타내었다.
먼저, 상기 실리콘 기판(100)의 이면을 연마하여 두께를 바람직하게는 약 10 ~ 200 μm, 보다 바람직하게는 50 ~ 100 μm 로 조절한다. 상기 기판의 두께가 지나치게 두꺼우면 추후 상기 기판을 식각하는 에칭 공정이 어려운 문제가 있으며, 너무 얇으면 트랜지스터부에 도입되는 전류로 인하여 열에 의한 손상이 문제될 수 있다. 다음 상기 실리콘 기판(100)의 표면을 산화시켜 산화막(SiO2 , 210)을 형성하며, 상기 산화막은 게이트 절연막으로서 기능한다(도 10a). 상기 산화막(210)은 라디칼 산화(Radical oxidation) 등에 의하여 형성될 수 있으나, 바람직하게는 열산화를 이용하여 형성되는 것이 좋다. 상기 열산화를 이용하여 실리콘 기판 이면의 표면 상에 약 10 ~ 50 nm 두께의 실리콘 산화물층(210)을 형성할 수 있다.
다음, 포토레지스트(310)를 이용한 포토리소그래피 등을 통하여 상기 실리콘 산화물 막의 일부를 제거하여 실리콘 기판의 일 영역을 노출시킨다(도 10b). 그리고, 상기 노출된 실리콘 기판의 일 영역에 p형 불순물을 주입하여 p형 웰(220)을 형성한다(도 10c). 상기 p형 불순물은 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 사용될 수 있고, 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입되는 것이 바람직하며, 다단계 이온 주입 (Multi ion implanting) 공정, 틸트 이온 주입(Tilt ion implanting) 공정 또는 기판(110)을 전·후·좌·우 방향으로 회전시킬 수 있는 오리엔트 이온 주입(orient ion implanting) 공정을 단독 또는 병행하여 실리콘 기판 영역에 주입될 수 있다.
상기 이온 주입 공정 후 주입된 불순물을 충분히 활성화시키고, 주입된 불순물이 p형 웰 내에서 균일하게 퍼질 수 있도록 하기 위하여 약 600 ℃ 온도의 어닐링(Annealing), 예를 들어, 급속 어닐링(Rapid Thermal Annealing; RTA) 공정을 추가로 실시하는 것이 바람직하다. 상기 p형 불순물이 주입되어 형성된 p형 웰은 약 1 μm의 두께로 형성된다.
다음, 상기 p형 불순물의 주입한 실리콘 기판(100)의 표면을 다시 산화시켜 산화물층(210)을 형성한 후, 전도성 물질층(241)을 증착한다(도 10d). 상기 전도성 물질층은 화학기상증착(CVD) 방법에 의하여 증착될 수 있다. 상기 전도성 물질층(241)은 금속, 금속실리사이드 및 폴리실리콘 중 선택된 어느 하나로 형성될 수 있으며, 상기 금속으로는 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2) 등이 사용될 수 있으나, 바람직하게는 폴리실리콘을 사용하는 것이 좋다.
상기 전도성 물질층(241)의 증착 후, 이를 에칭하여 게이트 전극을 형성한다(도 10e). 상기 에칭은 포토리소그래피 등으로 이루어질 수 있다.
상기 게이트 전극을 형성한 후, n형 불순물을 주입하기 위하여 p형 불순물이 주입된 실리콘 기판의 2개 영역을 노출시킨다(도 10f). 포토리소그래피 등의 방법을 통하여 실리콘 기판의 이면에 형성된 산화물층(210)의 일부를 제거함으로써 실리콘 기판의 2개 영역을 노출시킨다.
이후, 상기 노출된 각각의 영역에 n형 불순물을 주입한다(도 10g). 상기 n형 불순물로는 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등이 사용될 수 있고, 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입되는 것이 바람직하며, 다단계 이온 주입 (Multi ion implanting) 공정, 틸트 이온 주입(Tilt ion implanting) 공정 또는 기판(110)을 전·후·좌·우 방향으로 회전시킬 수 있는 오리엔트 이온 주입(orient ion implanting) 공정을 단독 또는 병행하여 주입될 수 있다.
상기 이온 주입 공정 후 주입된 불순물을 충분히 활성화시키고, 주입된 불순물이 균일하게 퍼질 수 있도록 하기 위하여 약 600 ℃ 온도의 어닐링(Annealing), 예를 들어, 급속 어닐링(Rapid Thermal Annealing; RTA) 공정을 추가로 실시하는 것이 바람직하다. 또한, 상기 n형 불순물이 주입되어 형성된 영역(230)의 두께는 상기 p형 웰의 두께보다 얇게 형성되며 약 0.3 μm의 두께로 형성될 수 있다.
다음, 상기 n형 불순물이 주입된 영역(230)에 각각 전극막(251, 261)을 형성하여 소스 전극 및 드레인 전극을 형성한다(도 10h). 상기 전극막으로는 알루미늄(Al), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb) 등이 사용될 수 있으나, 바람직하게는 알루미늄(Al)이 사용되는 것이 좋다.
한편, 상기 n형 불순물이 주입된 영역에 전극막(251, 261)을 형성할 때, 게이트 전극 상에도 전극막(242)을 동시에 형성하는 것이 바람직하다. 또한, 게이트 전극과 소스 전극 사이의 전압에 의하여 소스 전극과 드레인 전극 사이의 전류가 제어되는 바, 드레인 전극의 전극막 상에 폴리실리콘과 같은 전도성 물질층(262) 및 전극막(263)을 추가적으로 형성할 수 있는 바, 상기 전도성 물질층(262)의 두께 등을 변경함으로써 저항 값을 조절할 수 있다.
상기와 같이 트랜지스터부를 형성한 상태의 구조의 사시도를 도 11에 나타내었다.
다음, 도 12에서 보는 바와 같이, 상기 트랜지스터부가 형성되지 아니한 실리콘 기판(100) 및 그 상부의 실리콘 산화물층(210)의 일 영역을 식각하여 n형 질화물 반도체층(120)의 일부를 노출시킨다. 이 때, 이미 형성된 트랜지스터부는 레지스트 및 Si3N4의 퇴적 등으로 보호될 수 있다. 상기 식각 시에 실리콘 기판(100)에 패턴화되어 형성된 절연층(110)도 같이 제거됨으로써 n형 질화물 반도체층(120)의 표면이 외부로 노출된다.
그리고, 도 13에서 보는 바와 같이, 상기 노출된 n형 질화물 반도체층(120) 상부에 n형 전극(121)을 형성한다.
상기 n형 전극(121)은 ITO(Indium TinOxide), ZnO(Zinc Oxide), NiO(Nikel Oxide), In2O3(Indium Oxide)와 같은 투명 도전막이 사용될 수 있으며, 상기 n형 전극과, 트랜지스터부의 일 전극, 즉, 전계 효과 트랜지스터가 적용되는 경우 드레인 전극(260)을 전기적으로 연결한다. 이를 통하여 트랜지스터부 내 소스 전극(250)과 드레인 전극(260) 사이의 전류는 발광소자부로 인가되어, 트랜지스터부가 발광소자부의 스위치로서 동작할 수 있게 된다.
또한, 상기 발광소자부는 질화물 반도체층의 일 영역이 식각되어 발광 영역이 2 이상의 복수로 분리될 수 있다. 발광 영역을 2 이상으로 분리하는 세퍼레이션 영역(180)은 n형 전극이 형성되는 n형 질화물 반도체층(120) 및 활성층(130)이 식각됨으로써 형성될 수 있으며, 바람직하게는 p형 질화물 반도체층(140)까지 식각되어 절연막(150) 등이 노출되도록 함이 좋다. 상기 세퍼레이션 영역은 트랜지스터부와 실질적인 발광이 이루어지는 발광 영역간의 분리를 위하여 형성될 수도 있다. 한편, 상기 식각은 레이져 스크라이빙 또는 다이싱 기술 등을 통하여 이루어질 수 있다.
상기와 같이 세퍼레이션 영역에 의하여 발광 영역이 복수로 분리되는 경우, 각각의 발광 영역에 대하여 대응되는 트랜지스터부가 형성되므로, 각 발광 영역을 개별적으로 스위칭하는 것이 가능해진다. 상기 과정을 통하여 최종적으로 도 2 및 3의 구조를 나타내는 제1 실시예의 발광소자를 제조할 수 있다.
한편, 도 14 내지 16은 본 발명의 제2 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정 사시도들이다.
상기 제2 실시예의 반도체 발광소자는 도 6 내지 7에서와 같이 p형 질화물 반도체층(140)을 형성하는 과정까지는 상기 제1 실시예에 따른 반도체 발광소자의 제조과정과 동일하다.
다음, 도 14에서 보는 바와 같이, p형 질화물 반도체층(140)을 형성한 후, 트랜지스터부가 형성되는 영역의 n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 식각한다. 이 때, 상기 식각에 의하여 노출된 절연층(110)은 식각에 의하여 실리콘 기판의 일면이 외부로 노출되지 않도록 한다.
그리고 도 15에서 보는 바와 같이, 상기 p형 질화물 반도체 상부(140)에 p형 전극(141)을 형성하며, p형 전극의 형성방법은 상기 제1 실시예의 제조과정에서 설명한 바와 같다. 상기 p형 전극(141)을 제외한 p형 질화물 반도체층(140)의 상부 영역에는 절연막(150)을 형성하는 것이 바람직하고, 상기 절연막(150)으로는 대표적으로 실리콘 산화막(SiO2)을 사용할 수 있으며, 물리기상증착(Physical Vapor Deposition; PVD) 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법 등을 이용하여 약 300 nm 두께 정도로 증착한 후, 통상의 포토리소그래피(photolithography) 공정으로 산화막을 패터닝하여 p형 전극을 제외한 영역에 형성될 수 있다. 또한, 식각에 의하여 노출된 절연층(110) 상에도 상기 절연막(150)이 추가적으로 형성될 수 있다. 이후, 내열성 접착제를 상기 절연막 상부에 도포하여 내열성 접착층(160)을 형성한다. 특히, n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)이 식각된 영역에 상기 내열성 접착제가 도포됨에 따라, 전체 구조체의 높이가 일정하게 유지될 수 있다. 그에 따라, 상기 제1 실시예에서 트랜지스터부가 형성되는 영역의 수직 방향으로 질화물 반도체층이 아닌 내열성 접착층(160)이 대체하여 형성될 수 있게 된다. 다음 최종적으로 도 16에서 보는 바와 같이 접합 기판(170)이 내열성 접착층(160) 상부에 접합된다.
이후, 트랜지스터부의 형성 과정은 상기 제1 실시예에서 설명한 것과 동일한 바, 그 결과 도 4 및 5 의 구조를 나타내는 제2 실시예의 발광소자를 제조할 수 있다.
이하, 본 발명의 하기 실시예를 통하여 본 발명의 반도체 발광소자에 대하여 보다 구체적으로 설명하기로 한다.
실시예
1
먼저, 두께 350 μm의 실리콘 기판(100) 상에 스퍼터링 방법으로 실리콘 산화막(SiO2) 및 티타늄 산화막(TiO2)을 각각 200 nm 및 20 nm의 두께로 증착시킨 후, 포토리소그래피를 통하여 마스크 패턴(110)을 형성하였다(도 6). 상기 마스크 패턴(110)은 100 ~ 400 μm의 폭을 갖도록 형성되고, 각 패턴의 간격은 20 ~ 100 μm로 조절하였다.
상기 패턴이 형성된 실리콘 기판(100)을 완충 불산 용액(Buffered HF)에 1분간 침지시키고 표면 산화막을 제거한 후 MOCVD 장치의 챔버 내에 위치시켰다.
상기 실리콘 기판(100)을 수소(H2) 캐리어 가스 분위기 하 1000℃에서 다시 산화막을 제거하고 TMA(trimethyl aluminium) 및 NH3 를 1100℃에서 도입하여 두께 약 50nm 정도의 AlN층을 형성하였다.
다음, TMA 도입을 중지하였고, TMG(Trimethyl Gallium) 및 TMIn(Trimethyl Indium)을 같이 도입하여 Ga1 - xInxN(0≤x≤0.5)의 선택 성장을 진행시켰다. 일정 수준의 성장이 이루어져 막 평탄화가 종료된 시점에서 1050℃로 강온하고, 수소로 희석한 SiH4를 도입하여 약 3 μm 두께의 Si가 도핑된 Ga1 - xInxN 층의 성장을 진행하였다.
계속해서 온도를 770℃로 강온하여 TMG, TMIn을 도입함으로써 GaInN 우물층을 형성하고, 850℃로 승온하고 TMG만 도입하여 GaN 장벽층을 형성하는 것을 5회 반복하여 GaInN/GaN으로 이루어진 다중 양자우물 활성층을 형성하였다.
상기 활성층의 성장이 끝나면, 온도를 950℃로 승온하고, TMA, TMG, TMIn 및 Cp2Mg를 도입하여 Mg가 도핑된 Al0 .15Ga0 .82In0 .03N 층을 20 nm의 두께로 형성하였다.
계속해서 온도를 1050℃로 승온하여 Mg 도핑된 GaN 층을 80 nm의 두께로 성장시킨 후, Cp2Mg 공급량을 늘려 약 15 nm 두께의 Mg 고도핑 GaN층을 성장시켰다.
상기 과정을 통하여 n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 포함하는 질화물계 발광소자부를 제작하였고, 강온하여 웨이퍼를 추출하였다(도 7).
상기 성장된 발광소자부는 약 600 ℃의 분위기에서 5분 정도 어닐링되어 Mg 도핑 질화물층을 활성화하였다.
다음, Mg 도핑 p형 질화물 반도체 상부에 p형 전극(141)을 증착 또는 성막하고 400 μm의 폭을 갖도록 형성하였다. 또한 기판과 질화물층과의 통전 방지를 위하여, SiO2 절연막(150)을 300 nm 두께로 스퍼터링 방법을 이용하여 증착한 후 이를 에칭하여 p형 전극 이외의 나머지 부분에 형성하였다(도 8).
다음, 세라믹 접착제를 상기 p형 전극 이외의 영역에 형성된 상기 절연막 상부에 도포하여 내열성 접착층(160)을 형성한 후, 접합 기판(170)을 접합시켰다(도 9).
상기 접합 기판(170)의 접합을 완료하고, 상기 발광소자부가 성장된 면과 반대면에 해당하는 실리콘 기판의 이면에 트랜지스터부를 형성하였다. 먼저, 상기 실리콘 기판의 이면을 연마하여 두께를 바람직하게는 약 50 ~ 100 μm로 조절하였다. 그리고, 상기 실리콘 기판의 표면을 열산화시켜 약 20 nm 두께의 산화막(SiO2, 210)을 형성하였다(도 10a).
다음, 포토레지스트(310)를 이용한 포토리소그래피 등을 통하여 상기 산화막의 일부를 제거하여 실리콘 기판의 일 영역을 노출시켰다(도 10b). 그리고, 상기 노출된 실리콘 기판의 일 영역에 p형 불순물로서 붕소(B)를 0.5 ~ 1 X 1019 atom/cm3의 농도로 이온 주입(ion implanting)하여 p형 웰(220)을 형성하였다(도 10c). 상기 이온 주입 공정 후 주입된 불순물을 충분히 활성화시키고, 주입된 불순물이 p형 웰 내에서 균일하게 퍼질 수 있도록 약 600 ℃ 온도의 어닐링(Annealing) 하였다. 상기 과정을 통하여 약 100 μm의 폭과 약 1 μm의 두께를 나타내는 p형 웰이 형성되었다.
이후, 상기 포토레지스트(310)를 제거하고, 실리콘 기판(100)의 표면을 다시 산화시켜 산화막(210)을 형성한 후, 폴리실리콘(241)을 CVD 방법에 의하여 증착하였다(도 10d). 상기 증착된 폴리실리콘(241)을 포토리소그래피를 이용하여 에칭함으로써 게이트 전극을 형성하였다(도 10e).
상기 게이트 전극을 형성한 후, 포토리소그래피의 방법을 통하여 실리콘 기판의 이면에 형성된 산화물층(210)의 일부를 제거함으로써, n형 불순물을 주입하기 위한 실리콘 기판의 2개 영역을 노출시켰다(도 10f). 상기 노출된 각각의 영역에 n형 불순물로서 비소(As)를 0.5 ~ 1 X 1019 atom/cm3의 농도로 이온 주입(ion implanting)하였다(도 10g). 상기 이온 주입 공정 후 주입된 불순물을 충분히 활성화시키고, 주입된 균일하게 퍼질 수 있도록 약 600 ℃ 온도의 어닐링(Annealing) 하였다. 상기 과정을 통하여 약 30 μm의 폭과 약 0.3 μm의 두께 n형 불순물 주입 영역이 형성되었다.
다음, 상기 n형 불순물이 주입된 영역(230) 및 폴리실리콘 상에 알루미늄의 증착하고, 포토리소그래피를 적용하여 전극막을 형성하여 소스 전극, 게이트 전극 및 드레인 전극을 제조하였다. 또한 상기 드레인 전극의 전극막 상에 폴리실리콘(262) 및 알루미늄(263)을 추가적으로 형성한 바, 상기 폴리실리콘(262)의 두께 등을 변경함으로써 저항 값을 조절하였다(도 10h).
상기와 같이 트랜지스터부를 형성한 후(도 11), 상기 트랜지스터부가 형성되지 아니한 실리콘 기판(100) 및 그 상부의 실리콘 산화물층(210)의 일 영역을 식각하여 n형 질화물 반도체층(120)의 일부를 노출시켰다(도 12). 이 때, 이미 형성된 트랜지스터부는 레지스트 및 Si3N4의 퇴적으로 보호하였다.
상기 노출된 n형 질화물 반도체층(120) 상부에 ITO로 된 n형 전극(121)을 500 μm의 폭으로 형성하였다(도 13).
다음 레이져 스크라이빙 기술을 적용하여 트랜지스터부와 실질적인 발광이 이루어지는 발광 영역과 트랜지스터 부를 분리한 후 상기 n형 전극(121)과 드레인 전극(260)에 와이어 본딩(270)을 형성하여 발광소자를 제조하였다.
상기 발광소자의 접합 기판 쪽으로 5V의 Vcc 를 인가하여, 소스 전극과 드레인 전극 사이에 디지털 회로와 마이크로 콘덴서로 구성된 ON 신호(Vgs)를 인가하면 병렬로 나열된 발광소자부를 각각 제어하여 점등이 가능함을 확인하였다.
실시예
2
두께 350 μm의 실리콘 기판(100) 상에 스퍼터링 방법으로 실리콘 산화막(SiO2) 및 티타늄 산화막(TiO2)을 각각 200 nm 및 20 nm의 두께로 증착시킨 후, 포토리소그래피를 통하여 마스크 패턴(110)을 형성하였다(도 6). 상기 마스크 패턴(110)은 100 ~ 400 μm의 폭을 갖도록 형성되고, 각 패턴의 간격은 20 ~ 100 μm로 조절하였으며, 트랜지스터부가 형성되는 부분은 트랜지스터부의 크기를 고려하여 400 ~ 1000 μm의 폭을 갖도록 형성하였다.
다음 상기 실시예 1과 동일하게 p형 질화물 반도체층(140)까지 형성한 후(도 6 및 7), 트랜지스터부가 형성되는 영역의 n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)을 식각하였고, 상기 식각에 의하여 노출된 절연층(110)은 식각에 의하여 실리콘 기판의 일면이 외부로 노출되지 않도록 하였다(도 14).
이후, 상기 p형 질화물 반도체 상부(140)에 p형 전극(141)을 형성하였고, 상기 p형 전극(141)을 제외한 p형 질화물 반도체층(140)의 상부 영역에는 SiO2 절연막(150)을 형성하였다. 이후, 세라믹 접착제를 상기 절연막 상부에 도포하였고, 특히, n형 질화물 반도체층(120), 활성층(130) 및 p형 질화물 반도체층(140)이 식각된 영역에 상기 접착제를 도포하여 내열성 접착층(160)을 형성하였다(도 15).
이후 접합 기판(170)을 접합시키고(도 16), 상기 발광소자부가 성장된 면과 반대면에 해당하는 실리콘 기판의 이면에 트랜지스터부를 형성하는 것은 상기 실시예 1과 동일하게 진행하였다.
상기 과정을 통하여 제조된 발광소자 역시 병렬로 나열된 발광소자부를 각각 제어하여 점등할 수 있음을 확인하였다.
이상에서는 본 발명의 실시예를 중심으로 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 기술자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 이하에 기재되는 특허청구범위에 의해서 판단되어야 할 것이다.
100: 실리콘 기판 110: 절연층
120: n형 질화물 반도체층 121: n형 전극
130: 활성층 140: p형 질화물 반도체층
141: p형 전극 150: 절연막
160: 내열성 접착층 170: 접합 기판
180: 세퍼레이션 영역 210: 실리콘 산화물층
220: p형 웰 230: n형 불순물 영역
240: 게이트 전극 241, 262: 전도성 물질층
250: 소스 전극 251, 261, 263: 전극막
260: 드레인 전극 270: 연결부
10: 레지스트(resist) T: 트랜지스터부
E: 발광소자부
120: n형 질화물 반도체층 121: n형 전극
130: 활성층 140: p형 질화물 반도체층
141: p형 전극 150: 절연막
160: 내열성 접착층 170: 접합 기판
180: 세퍼레이션 영역 210: 실리콘 산화물층
220: p형 웰 230: n형 불순물 영역
240: 게이트 전극 241, 262: 전도성 물질층
250: 소스 전극 251, 261, 263: 전극막
260: 드레인 전극 270: 연결부
10: 레지스트(resist) T: 트랜지스터부
E: 발광소자부
Claims (28)
- 실리콘 기판;
상기 실리콘 기판 상부에 형성되는 트랜지스터부;
Ga1 -xInxN(0≤x<1)을 포함하는 n형 반도체층, 활성층 및 AlxGayInzN(x+y+z=1, 0<x≤1, 0<y≤1, 0<z≤1)을 포함하는 p형 반도체층을 포함하여 이루어지는 발광소자부 및
상기 실리콘 기판의 하부에 형성되는 절연층을 포함하는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 n형 반도체층은 Si가 도핑되고, 상기 p형 반도체층은 Mg가 도핑된 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 발광소자부 상부에 형성된 n형 전극 및 발광소자부 하부에 형성된 p형 전극을 포함하는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 발광소자부 하부에 접합 기판을 포함하는 것을 특징으로 하는 반도체 발광소자.
- 제4항에 있어서,
상기 접합 기판은 내열성 접착층에 의하여 p형 전극이 형성되지 않은 영역의 발광소자부 하부와 접합되는 것을 특징으로 하는 반도체 발광소자.
- 제4항에 있어서,
복수의 발광소자부가 상기 접합 기판 상에 연속적으로 배치되는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 트랜지스터부에 의하여 발광소자부가 스위칭 되는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 발광소자부는 발광 영역을 2 이상으로 분리하는 세퍼레이션 영역을 포함하는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 트랜지스터부는 상기 실리콘 기판 면에 수평 방향으로 위치하는 소스 전극, 게이트 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 반도체 발광소자.
- 제9항에 있어서,
상기 트랜지스터부는 p형 불순물이 주입된 p형 불순물 영역 상에 실리콘 산화물층 및 게이트 전극이 형성되며, n형 불순물이 주입된 n형 불순물 영역 상에 각각 소스 전극 및 드레인 전극이 형성된 것을 특징으로 하는 반도체 발광소자.
- 제9항에 있어서,
상기 소스 전극과 드레인 전극 사이의 전류가 발광소자부 상부에 형성된 n형 전극으로 인가되는 것을 특징으로 하는 반도체 발광소자.
- 제1항에 있어서,
상기 실리콘 기판의 하부 영역에는 반도체층이 형성되지 않는 것을 특징으로 하는 반도체 발광소자.
- 실리콘 기판 상에 일정 폭을 가지는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴 사이로 노출된 실리콘 기판 상에 반도체층을 성장시켜, n형 반도체층, 활성층 및 p형 반도체층을 포함하는 발광소자부를 형성하는 단계;
상기 p형 반도체층 상에 p형 전극을 형성하는 단계;
상기 실리콘 기판의 이면에 트랜지스터부를 형성하는 단계;
상기 실리콘 기판의 일 영역을 식각하여 n형 반도체층을 노출시키는 단계;
상기 노출된 n형 반도체층 상부에 n형 전극을 형성하는 단계; 및
상기 트랜지스터부의 일 전극을 상기 n형 전극과 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
상기 트랜지스터부는 상기 실리콘 기판의 이면에 수평 방향으로 위치하는 소스 전극, 게이트 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
상기 마스크 패턴은 20 ~ 100 μm의 간격을 갖도록 형성되는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
상기 실리콘 기판의 이면을 산화시켜 산화막을 형성하고, 상기 산화막을 식각하여 실리콘 기판의 일 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제16항에 있어서,
상기 노출된 실리콘 기판의 일 영역에 p형 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제17항에 있어서,
상기 p형 불순물을 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제16항에 있어서,
상기 p형 불순물을 주입한 후, 상기 실리콘 기판의 이면을 산화시켜 산화막을 형성하는 단계;
상기 산화막 상부에 전도성 물질층을 형성하는 단계; 및
상기 전도성 물질층을 에칭하여 게이트 전극을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제19항에 있어서,
상기 전도성 물질층은 금속, 금속실리사이드 및 폴리실리콘 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제20항에 있어서,
상기 게이트 전극을 형성한 후, p형 불순물이 주입된 실리콘 기판의 2개 영역을 노출시키는 단계; 및
상기 노출된 영역에 n형 불순물을 주입하는 단계
를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제21항에 있어서,
상기 n형 불순물을 1 X 1018 ~ 2 X 1019 atom/cm3 의 농도로 주입하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제21항에 있어서,
상기 n형 불순물이 주입된 각각의 영역에 전극막을 형성하여, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제23항에 있어서,
상기 전극막을 게이트 전극의 전도성 물질층 상부에 추가적으로 형성하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제23항에 있어서,
상기 드레인 전극의 전극막 상부에 전도성 물질층 및 전극막을 추가적으로 형성하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
상기 p형 반도체층 상에 내열성 접착층 및 접합 기판을 추가적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
트랜지스터부가 형성되는 영역의 n형 반도체층, 활성층 및 p형 반도체층을 식각하고, 상기 식각된 영역에 내열성 접착층을 추가적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
- 제13항에 있어서,
상기 발광소자부의 일 영역을 식각하여, 발광 영역을 2 이상으로 분리하는 세퍼레이션 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
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|---|---|---|---|
| KR1020120148329A KR20140078959A (ko) | 2012-12-18 | 2012-12-18 | 트랜지스터부를 포함하는 반도체 발광소자 및 이의 제조방법 |
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| KR1020120148329A KR20140078959A (ko) | 2012-12-18 | 2012-12-18 | 트랜지스터부를 포함하는 반도체 발광소자 및 이의 제조방법 |
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Cited By (1)
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|---|---|---|---|---|
| WO2017171337A1 (ko) * | 2016-03-30 | 2017-10-05 | 엘지이노텍 주식회사 | 반도체 소자 |
-
2012
- 2012-12-18 KR KR1020120148329A patent/KR20140078959A/ko not_active Application Discontinuation
Cited By (2)
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|---|---|---|---|---|
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| US10600936B2 (en) | 2016-03-30 | 2020-03-24 | Lg Innotek Co., Ltd. | Semiconductor device |
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