KR20140074576A - 디지털 신호 처리 장치 및 이를 포함하는 멀티레벨 인버터 제어 시스템 - Google Patents

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이종학
김태형
김윤현
김광섭
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주식회사 포스코아이씨티
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/001—Analogue/digital/analogue conversion

Abstract

사용 가능한 아날로그 입력 채널의 개수를 증가시킬 수 있는 디지털 신호 처리 장치를 포함하는, 본 발명의 일 측면에 따른 멀티레벨 인버터 제어 시스템은, 각 상(Phase) 별로 셀인버터의 전압 지령값을 출력하는 주제어기; 및 상기 셀 인버터마다 설치되어 상기 주제어기에 의해 산출된 전압 지령값에 따라 PWM 전압제어 및 위상제어를 수행하는 셀제어기를 포함하고, 상기 주제어기 및 상기 셀제어기 중 적어도 하나는 아날로그 신호를 디지털 신호로 변환하여 처리하는 디지털 신호 처리장치를 포함하고, 상기 디지털 신호 처리 장치는, 하나의 입력채널을 통해 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 교번하여 입력 받고, 상기 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 하나의 출력채널을 통해 교번하여 출력하는 아날로그 디지털 컨버터; 및 상기 제1 및 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 교번하여 입력시키는 스위칭 소자를 포함하는 것을 특징으로 한다.

Description

디지털 신호 처리 장치 및 이를 포함하는 멀티레벨 인버터 제어 시스템 {Apparatus for Processing Digital Signal and System for Controlling Multi Level Inverter Including That Apparatus}
본 발명은 디지털 신호 처리 장치 및 이를 포함하는 멀티레벨 인버터 제어 시스템에 관한 것이다.
멀리레벨 인버터는, 각 상(Phase)마다 복수개의 단상 인버터(이하, '셀 인버터'라 함)를 직렬로 연결하고 각 셀 인버터 내에 저전압 전력용 반도체를 사용하여 고전압을 얻을 수 있는 고전압 대용량 인버터이다.
특히, 최근에는, 계통 안정화를 위하여 전력품질을 개선하고, 공급전압을 일정하기 유지하기 위한 무효전력 보상장치의 적용 요구에 따라, 멀티레벨 인버터가 무효전력 보상 시스템에도 적용되고 있다.
이러한 멀티레벨 인버터를 제어하기 위한 멀티레벨 인버터 제어 시스템은, 전압 또는 전류와 같은 아날로그 신호를 디지털 신호로 변환하여 디지털 적으로 처리하는 기능을 수행하는 디지털 신호 처리 장치를 포함하고, 이러한 디지털 신호 처리 장치에는 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 컨버터(Analog-Digital Convert: ADC)가 포함된다. 이러한 아날로그 디지털 컨버터에 대한 일반적인 특징은 대한민국 공개특허 제10-2008-0086179호에 제시되어 있다.
아날로그 디지털 컨버터는 입력된 아날로그 신호를 일정한 샘플링 주기에 따라 디지털 신호로 변환하는 장치로서, 연속적인 값으로 표현되는 아날로그 신호를 외부로부터 입력 받아 이산적인 양으로 표현되는 디지털 신호로 변환하여 출력하는 장치이다.
종래의 아날로그 디지털 컨버터는, 자체 특성 및 입력 신호의 특성 차이로 게인 오차(Gain Error) 및 오프셋 오차(Offset Error)를 가지므로, 게인 오차 및 오프셋 오차를 보정하기 위해 2개의 채널을 통해 입력되는 아날로그 신호를 이용하여 게인 오차 및 오프셋 오차를 보정한다.
하지만, 종래의 아날로그 디지털 컨버터는 게인 오차 및 오프셋 오차 보정을 위해 항상 2개의 입력 채널을 할당하여야 하기 때문에 사용 가능한 입력 채널의 개수가 감소하게 된다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 사용 가능한 아날로그 입력 채널의 개수를 증가시킬 수 있는 디지털 신호 처리 장치 및 이를 포함하는 멀티레벨 인버터 제어 시스템을 제공하는 것을 그 기술적 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 멀티레벨 인버터 제어 시스템은, 각 상(Phase) 별로 셀인버터의 전압 지령값을 출력하는 주제어기; 및 상기 셀 인버터마다 설치되어 상기 주제어기에 의해 산출된 전압 지령값에 따라 PWM 전압제어 및 위상제어를 수행하는 셀제어기를 포함하고, 상기 주제어기 및 상기 셀제어기 중 적어도 하나는 아날로그 신호를 디지털 신호로 변환하여 처리하는 디지털 신호 처리장치를 포함하고, 상기 디지털 신호 처리 장치는, 하나의 입력채널을 통해 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 교번하여 입력 받고, 상기 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 하나의 출력채널을 통해 교번하여 출력하는 아날로그 디지털 컨버터; 및 상기 제1 및 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 교번하여 입력시키는 스위칭 소자를 포함하는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 디지털 신호 처리 장치는, 하나의 입력채널을 통해 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 입력 받고, 상기 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 하나의 출력채널을 통해 출력하는 아날로그 디지털 컨버터; 상기 제2 교정용 아날로그 신호의 입력이 확인되면 상기 제1 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제1 제어신호를 생성하고, 상기 제1 교정용 아날로그 신호의 입력이 확인되면 상기 제2 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제2 제어신호를 생성하는 제어신호 생성부; 및 상기 제1 및 제2 제어신호에 따라 상기 제1 및 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 교번하여 입력시키는 스위칭 소자를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 게인 오차 및 오프셋 오차를 보정하기 위한 2개의 서로 다른 아날로그 신호를 단일 채널로 입력 받을 수 있기 때문에 사용 가능한 아날로그 입력 채널의 개수를 증가시킬 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 멀티레벨 인버터 제어 시스템의 구성을 개략적으로 보여주는 도면.
도 2는 본 발명의 다른 실시예에 따른 멀티레벨 인버터 제어 시스템의 구성을 개략적으로 보여주는 도면.
도 3은 도 1 및 도 2에 도시된 주제어기 및 셀제어기 중 적어도 하나에 포함된 디지털 신호 처리 장치의 구성을 개략적으로 보여주는 블록도.
도 4는 도 1에 도시된 신호 발생부의 일 예를 보여주는 도면.
도 5는 도 1에 도시된 오차 보정부의 구성을 개략적으로 보여주는 블록도.
도 6은 본 발명의 일 실시예에 따라 제1 및 제2 교정신호의 입력 타이밍과 게인 오차 및 오프셋 오차의 보정 타이밍을 보여주는 타이밍도.
도 7은 본 발명에 따라 아날로그 디지털 컨버터의 게인 오차 및 오프셋 오차를 보정하는 방법을 예시한 그래프.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
이하, 첨부되는 도면을 참고하여 본 발명의 실시예들에 대해 상세히 설명한다.
본 발명은 아날로그 신호를 입력 받아, 이를 디지털 신호로 변환하여 처리할 수 있는 디지털 신호 처리 장치(DSP: Digital Signal Processor)에 관한 것으로서, 이러한 디지털 신호 처리 장치는 특정 신호의 필터링, 증폭, 잡음제거, 신호발생, 신호검출, 또는 신호의 특징 검출등을 위해 사용된다.
예컨대, 본 발명에 따른 디지털 신호 처리 장치는 고전압 대용량 인버터인 멀티레벨 인버터를 제어하는 멀티레벨 인버터 제어 시스템에 포함되어, 계통의 전압, 계통의 전류, 멀티레벨 인버터의 출력전압, 멀티레벨 인버터의 출력전류, 또는 멀티레벨 인버터의 온도 등의 아날로그 값을 디지털 값으로 변환하여 처리하는데 이용될 수 있다.
여기서, 멀리레벨 인버터는, 각 상(Phase)마다 복수개의 단상 인버터(이하, '셀인버터'라 함)를 직렬로 연결하고 각 셀 인버터 내에 저전압 전력용 반도체를 사용하여 고전압을 얻을 수 있는 고전압 대용량 인버터를 의미한다.
이하, 도 1 및 도 2를 참조하여 본 발명에 따른 디지털 신호 처리 장치가 포함되는 멀티레벨 인버터 제어 시스템의 구성에 대해 간략히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 멀티레벨 인버터 제어 시스템의 구성을 개략적으로 보여주는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 멀티레벨 인버터 제어시스템(100)은, 주제어기(110) 및 복수개의 셀제어기(120a~120n, 130a~130n, 140a~140n)들을 포함한다. 일 실시예에 있어서, 멀티레벨 인버터 제어 시스템(100)은, 계통에 병렬로 접속되어 계통의 무효전력을 보상하는 STATCOM(Static Synchronous Compensator)을 구성할 수 있다.
주제어기(110)는, 각 상(Phase-A, Phase-B, Phase-C)에 포함되어 있는 복수개의 셀제어기(120a~120n, 130a~130n, 140a~140n)들을 통합하여 제어한다. 구체적으로, 주제어기(110)는, 전력계통의 전압 크기에 따라 무효전력을 제어하여 각 상 별로 전압 지령값을 산출하고, 산출된 전압 지령값을 각 상의 출력 전류 방향 지령과 함께 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들로 전송한다. 이때, 각 상의 출력 전류 방향 지령이란 각 상의 출력 전류의 방향이 지상인지 진상인지 여부를 나타내는 지령이다.
또한, 주제어기(110)는, 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들에 연결된 셀인버터의 상태정보(이하, '셀제어기의 상태정보'라 함)를 수신하고, 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들의 상태정보에 따라 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)의 동작을 제어하기 위한 명령을 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들로 전달한다.
이때, 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들의 동작을 제어하기 위한 명령은, 시스템 보호를 위해 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들의 비상정지를 명령하는 비상정지명령, 시스템 고장에 따라 시스템을 초기화하고 재기동시키기 위한 리셋 명령, 각 상의 셀인버터(미도시)를 동작시키기 위한 초기충전명령 또는 게이팅 신호 출력명령 등을 포함한다.
또한, 주제어기(110)는 각 상 별로 셀인버터 간의 PWM 위상을 동기화하여 셀인버터간의 순환전류를 방지하기 위해 PWM 동기화 프레임을 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들로 전송한다.
이외에도, 주제어기(110)는 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)로 셀인버터의 감시 및 제어를 위한 인터페이스(HMI: Human Management Interface) 데이터의 읽기 또는 쓰기 요청을 전달하고, 각 상의 셀제어기(120a~120n, 130a~130n, 140a~140n)들로부터 이에 대한 응답을 수신한다.
다음으로, 복수개의 셀제어기(120a~120n, 130a~130n, 140a~140n)들은 각각의 셀인버터에 연결되어 주제어기(110)로부터 전달되는 전압 지령값을 수신하고, 수신된 전압 지령값에 따라 PWM 전압제어 및 위상제어를 수행한다.
또한, 셀제어기(120a~120n, 130a~130n, 140a~140n)는 각 셀인버터의 DC링크 전압을 센싱하고, 게이팅 신호를 생성하거나 셀 단위의 보호 동작을 수행한다.
도 2는 본 발명의 다른 실시예에 따른 멀티레벨 인버터 제어 시스템의 구성을 개략적으로 보여주는 도면이다.
도 2에 도시된 멀티레벨 인버터 제어 시스템(200)은 도 1에 도시된 멀티레벨 인버터 제어 시스템(100)과 비교할 때, 통신주기의 단축을 위해 각 상의 셀제어기들(220a~220n, 230a~230n, 240a~240n)들을 제1 셀제어기 클러스터와 제2 셀제어기 클러스터로 클러스터링하는 것을 특징으로 한다.
A상을 기준으로 하여 이러한 멀티레벨 인버터 제어 시스템(200)의 구성을 개략적으로 살펴보면, 제1 및 제2 셀제어기 클러스터(270, 280)는 각각 하나의 마스터 셀제어기(M), 하나 이상의 슬레이브 셀제어기(S)들로 구성되는 복수개의 셀제어기 그룹(272, 274, 282, 284)을 포함한다. 도 2에서는 설명의 편의를 위해 셀제어기 클러스터가 2개(270, 280)이고, 각 셀제어기 클러스터(270, 280)는 각각 2개의 셀제어기 그룹(272, 274, 282, 284)을 포함하는 것으로 도시하였지만, 변형된 실시예에 있어서는 셀제어기 클러스터는 2개 이상이 될 수 있고, 셀제어기 클러스터에 포함된 셀제어기 그룹 또한 2개 이상이 될 수 있다.
이와 같이, 도 2에 도시된 멀티레벨 인버터 제어 시스템(200)의 경우, 각 상에 포함된 복수개의 셀제어기들(220a~220n)을 2개의 셀제어기 클러스터(270, 280)로 클러스터링하고, 각 셀제어기 클러스터에 포함된 셀제어기들을 다시 복수개의 셀제어기 그룹(272, 274, 282, 284)으로 그룹핑하며, 각 셀제어기 그룹(272, 274, 282, 284)마다 하나의 마스터 셀제어기(M)를 설정함으로써, 주제어기(210)는 각 셀제어기 그룹(272, 274, 282, 284)에 포함된 슬레이브 셀제어기(S)들의 DC링크 전압 및 셀인버터의 상태정보를 마스터 제어기(M)를 통해 통합적으로 수신할 수 있기 때문에, 통신주기를 단축시킬 수 있음은 물론, 데이터 신뢰성을 향상시킬 수 있게 된다.
상술한 도 1 및 도 2에 도시된 주제어기(110, 120) 또는 셀제어기(120a~120n, 130a~130n, 140a~140n, 220a~220n, 230a~230n, 240a~240n)들은 각종 아날로그 신호를 입력 받고 이를 디지털 신호로 변환하여 출력하기 위해 디지털 신호 처리 장치를 포함한다.
예컨대, 주제어기(110, 120) 또는 셀제어기(120a~120n, 130a~130n, 140a~140n, 220a~220n, 230a~230n, 240a~240n)에 포함된 디지털 신호 처리 장치는, 계통으로부터 출력되는 각 상의 전압 값, 상기 계통으로부터 출력되는 각 상의 전류 값, 셀인버터로부터 출력되는 각 상의 전압 값, 셀인버터로부터 출력되는 각 상의 전류 값, 및 셀인버터의 온도 등을 포함하는 아날로그 신호를 입력받고, 이를 디지털 신호로 변환하여 출력한다.
이하, 본 발명에 따른 디지털 신호 처리 장치의 구성에 대해 도 3 내지 도 6을 참조하여 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 디지털 신호 처리 장치의 구성을 개략적으로 보여주는 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디지털 신호 처리 장치(300)는, 신호 생성부(310), 스위칭 소자(320), 아날로그 디지털 컨버터(330), 제어신호 생성부(340), 연산부(340), 및 오차 보정부(350)를 포함한다.
도 3에서는 신호 생성부(310) 및 스위칭 소자(320)도 디지털 신호 처리 장치(300)에 포함되는 것으로 도시하였지만, 변형된 실시예에 있어서 신호 생성부(310) 및 스위칭 소자(320)는 디지털 신호 처리 장치(300)와 분리된 별도의 장치로 구성할 수도 있을 것이다. 이하에서는, 설명의 편의를 위해 신호 생성부(310) 및 스위칭 소자(320)가 디지털 신호 처리 장치(300)에 포함되는 것으로 가정하여 설명하기로 한다.
먼저, 신호 생성부(310)는, 제1 교정용 아날로그 신호를 생성하여 제1 출력채널(312)을 통해 출력하고, 제2 교정용 아날로그 신호를 생성하여 제2 출력채널(314)을 통해 출력한다. 이때, 제1 교정용 아날로그 신호 및 제2 교정용 아날로그 신호는 아날로그 디지털 컨버터(330)로 입력되는 아날로그 신호로써 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차를 연산하는데 이용된다.
일 실시예에 있어서, 신호 생성부(310)는 전압 레귤레이터(Regulator)로 구현될 수 있다. 이러한 경우, 신호 생성부(310)는 제1 교정용 아날로그 신호로써 제1 전압 신호를 생성하고 제2 교정용 아날로그 신호로써 제1 전압 신호와는 다른 제2 전압 신호를 생성할 수 있다.
다른 실시예에 있어서, 신호 생성부(310)는 전압분배회로로 구성될 수도 있다. 예컨대, 도 4에 도시된 바와 같이 신호 생성부(310)는, 2개의 저항(R1, R2)과 2개의 커패시터(C1, C2)를 포함하고, 이때 커패시터(C1)는 N1 노드 및 N3 노드 사이에 연결되고, 커패시터(C2)는 N2 노드 및 N3 노드 사이에 연결되며, 입력 전압(Vcc)는 N1노드로 인가되고, N3노드는 접지된다. 이러한 구성에 따라 입력 전압(Vcc)은 저항(R1, R2)의 크기에 따라 제1 전압과 제2 전압으로 각각 분리되고, 제1 출력채널(312)을 통해 제1 전압 신호가 출력되고, 제2 출력채널(314)을 통해 제2 전압 신호가 출력된다.
아날로그 디지털 컨버터(330)에 입력 가능한 아날로그 신호 값의 범위는 아날로그 디지털 컨버터(330)의 규격에 따라 미리 규정되어 있으므로, 신호 생성부(310)는 입력 전압(Vcc) 및 저항(R1, R2)의 크기를 조정함으로써 아날로그 신호 값의 범위에 맞는 제1 전압 및 제2 전압을 생성할 수 있다.
상술한 실시예에 있어서 신호 생성부(310)는, 교정용 아날로그 신호가 전압 신호인 경우 2개의 저항과 2개의 커패시터를 이용하여 2개의 전압 신호를 생성하는 것으로 설명하였지만, 변형된 실시예에 있어서 신호 생성부(310)는 서로 다른 2개의 전압 신호를 생성할 수 있다면 어떠한 회로 구성으로도 구현 가능할 것이다.
다음으로, 스위칭 소자(320)는, 신호 생성부(310)와 아날로그 디지털 컨버터(330) 사이에 연결되어 신호 생성부(310)에 의해 생성된 제1 및 제2 교정용 아날로그 신호를 아날로그 디지털 컨버터(330)로 전달한다.
일 실시예에 있어서 스위칭 소자(320)의 일단은 신호 생성부(310)의 제1 출력채널(312) 및 제2 출력 채널(314)에 각각 연결되고, 타단은 아날로그 디지털 컨버터(330)에 구비된 하나의 입력채널에 연결된다. 따라서, 스위칭 소자(320)는, 제1 출력 채널(312)을 통해 출력되는 제1 교정용 아날로그 신호와 제2 출력 채널(314)을 통해 출력되는 제2 교정용 아날로그 신호를 상기 하나의 입력채널에 교번하여 입력시킨다.
구체적으로, 제어신호 생성부(340)에 의해 제1 제어신호가 생성되어 스위칭 소자(320)로 인가되면, 스위칭 소자(320)는 신호 생성부(310)의 제1 출력 채널(312)과 아날로그 디지털 컨버터(330)의 입력채널을 서로 연결시켜 제1 교정용 아날로그 신호가 아날로그 디지털 컨버터(330)에 입력되도록 한다.
또한, 제어신호 생성부(340)에 의해 제2 제어신호가 생성되어 스위칭 소자(320)로 인가되면, 스위칭 소자(320)는 신호 생성부(310)의 제2 출력 채널(314)과 아날로그 디지털 컨버터(330)의 입력채널을 서로 연결시켜 제2 교정용 아날로그 신호가 아날로그 디지털 컨버터(330)에 입력되도록 한다.
일 실시예에 있어서, 이러한 스위칭 소자(320)는 SPDT(Single Pole Double Thorw) 스위치일 수 있다. 이러한 경우, 제1 제어신호 및 제2 제어신호는 SPDT 스위치에 마련된 채널 선택 핀을 통해 SPDT 스위치로 인가될 수 있다.
다음으로, 아날로그 디지털 컨버터(330)는, 아날로그 신호를 입력 받고 입력 받은 아날로그 신호를 디지털 신호로 변환하여 출력한다. 이러한 아날로그 디지털 컨버터(330)는 아날로그 신호를 입력 받기 위한 복수개의 입력채널과 디지털 신호를 출력하기 위한 복수개의 출력 채널을 구비하고 있다.
본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(330)는 복수개의 입력 채널 중 하나의 입력채널만을 스위칭 소자(320)에 연결시켜 제1 및 제2 교정용 아날로그 신호를 하나의 입력채널을 통해 교번하여 입력 받는다.
또한, 본 발명에 따른 아날로그 디지털 컨버터(330)는 입력된 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 복수개의 출력 채널 중 하나의 출력채널을 통해 교번하여 출력한다.
이때, 제1 및 제2 교정용 아날로그 신호는 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차를 보정하기 위한 것이다.
이와 같이, 본 발명은 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차를 보정하기 위해 요구되는 제1 및 제2 교정용 아날로그 신호를 하나의 채널만을 통해 입력 받을 수 있기 때문에, 사용 가능한 아날로그 디지털 컨버터(330)의 입력 채널의 개수를 증가시킬 수 있게 된다.
다음으로, 제어신호 생성부(340)는, 제1 제어신호 및 제2 제어신호를 생성하여 스위칭 소자(320)로 인가한다.
구체적으로 제어신호 생성부(340)는, 제2 교정용 아날로그 신호가 아날로그 디지털 컨버터(330)로 입력된 것이 확인되면 제1 교정용 아날로그 신호를 아날로그 디지털 컨버터(330)의 입력채널로 입력시키기 위한 제1 제어신호를 생성하고, 생성된 제1 제어신호를 스위칭 소자(320)로 인가한다.
또한, 제어신호 생성부(340)는, 제1 교정용 아날로그 신호가 아날로그 디지털컨버터(330)로 입력된 것이 확인되면 제2 교정용 아날로그 신호를 아날로그 디지털 컨버터(330)의 입력채널로 입력시키기 위한 제2 제어신호를 생성하고, 생성된 제2 제어신호를 스위칭 소자(320)로 인가한다.
일 실시예에 있어서, 제어신호 생성부(340)는 제1 제어신호로써 하이레벨(High Level)의 펄스신호를 생성하고 제2 제어신호로써 로우레벨(Low Level)의 펄스신호를 생성할 수 있다.
다음으로, 연산부(350)는, 아날로그 디지털 컨버터(330)에서 아날로그 신호를 디지털 신호로 변환할 때 발생되는 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차를 아날로그 디지털 컨버터(330)로부터 출력되는 제1 및 제2 교정용 디지털 신호를 이용하여 연산한다.
게인 오차란 아날로그 입력에 대한 이상적인 디지털 출력과 비교하여 실제의 디지털 출력이 일정한 비율만큼 벗어나는 오차를 말하는 것으로서, 아날로그 입력 범위의 중심부에서 정확하게 맞던 값이 아날로그 입력 범위의 최저치와 최고치에 근접함에 따라 발생하는 오차이다.
오프셋 오차란 아날로그 입력에 대한 이상적인 디지털 출력에 대하여 실제의 디지털 출력이 일정한 양만큼 벗어나는 오차를 말하는 것으로서, 사용자가 알고 있는 신호를 계측하였을 때 측정값이 전체적으로 높거나 또는 낮게 나오는 정도를 의미한다.
게인 오차와 오프셋 오차가 없는 이상적인 아날로그 디지털 컨버터에서 아날로그 입력과 그에 대한 디지털 출력 간의 관계는 아래의 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서, Yi는 아날로그 입력에 대한 이상적인 디지털 출력이고, mi는 아날로그 디지털 컨버터의 이상적인 게인이며, D는 아날로그 입력에 대한 이론적인 디지털 출력을 나타낸다.
아날로그 디지털 컨버터의 이상적인 게인은 1이기 때문에, 결론적으로 Yi와 D는 같게 되고, 이때 D는 아래의 수학식 2와 같이 표현될 수 있다.
Figure pat00002
수학식 2에서, V는 아날로그 입력을 나타내고, D는 아날로그 입력에 대한 이상적인 디지털 출력을 나타내며, n은 아날로그-디지털 변환 시의 분해능(Resolution) 비트 수를 나타내며, R은 아날로그 디지털 컨버터의 처리 가능한 아날로그 신호의 범위 값을 나타낸다.
예를 들어, 아날로그 디지털 컨버터의 처리 가능한 아날로그 신호의 범위 값이 3.0V이고, 아날로그 디지털 컨버터의 분해능이 12비트(Bit)이면, 아날로그 입력이 2.0V인 경우 이상적인 디지털 출력은 2730이 된다.
그러나, 상술한 바와 같이 일반적인 아날로그 디지털 컨버터의 경우, 게인 오차 및 오프셋 오차가 존재하므로 일반적인 아날로그 디지털 컨버터에서의 아날로그 입력 및 디지털 출력 간의 관계는 아래의 수학식 3과 같이 표현될 수 있다.
Figure pat00003
수학식 3에서, Ya는 아날로그 디지털 컨버터의 실제 디지털 출력이고, ma는 아날로그 디지털 컨버터의 실제 게인(또는 게인 오차, 이하 설명의 편의를 위해 게인과 게인오차를 혼용하여 사용하기로 함)이며, b는 아날로그 디지털 컨버터의 오프셋 오차를 나타낸다.
따라서, 제1 교정용 아날로그 신호에 대한 아날로그 디지털 컨버터(330)의 출력인 제1 교정용 디지털 신호는 아래의 수학식 4와 같이 표현될 수 있고, 제2 교정용 아날로그 신호에 대한 아날로그 디지털 컨버터(330)의 출력인 제2 디지털 교정용 신호는 아래의 수학식 5와 같이 표현될 수 있다.
Figure pat00004
Figure pat00005
여기서, Ya1는 제1 교정용 아날로그 신호에 대한 아날로그 디지털 컨버터(330)의 출력인 제1 교정용 디지털 신호이고, Ya2는 제2 교정용 아날로그 신호에 대한 아날로그 디지털 컨버터(330)의 출력인 제2 교정용 디지털 신호이며, ma는 아날로그 디지털 컨버터(330)의 게인이고, D1는 제1 교정용 아날로그 신호에 대한 아날로그 디지털 컨버터(330)의 이상적인 제1 디지털 출력이고, D2는 제2 교정용 아날로그 신호에 아날로그 디지털 컨버터(330)의 이상적인 출력인 제2 디지털 출력이며, b는 아날로그 디지털 컨버터(330)의 오프셋 오차이고, V1은 제1 교정용 아날로그 신호이고, V2는 제2 교정용 아날로그 신호이며, n은 아날로그 디지털 컨버터(330)의 분해능 비트 수이며, R은 아날로그 디지털 컨버터(330)의 처리 가능한 아날로그 신호의 범위 값이다.
Ya1, Ya2, D1, 및 D2는 정해진 값이므로, 연산부(350)는 아래의 수학식 6을 이용하여 아날로그 디지털 컨버터(330)의 게인인 ma를 산출할 수 있다.
Figure pat00006
또한, 연산부(350)는, 수학식 6을 통해 산출한 아날로그 디지털 컨버터(330)의 게인(ma)을 수학식 4 또는 수학식 5에 대입함으로써 산출되는 아래의 수학식 7에 따라 오프셋 오차를 산출할 수 있다.
Figure pat00007
위에서 설명한 것처럼, 연산부(350)는 제1 및 제2 교정용 아날로그 신호, 아날로그 디지털 컨버터(330)에서 출력되는 제1 및 제2 교정용 디지털 신호, 및 아날로그 디지털 컨버터(330)의 이상적인 디지털 출력인 제1 및 제2 디지털 출력 간의 관계에 기초하여 아날로그 디지털 컨버터(330)의 게인 오차(ma) 및 오프셋 오차(b)를 연산할 수 있다.
여기서, 아날로그 입력에 대한 이상적인 디지털 출력을 계산하기 위해 요구되는 아날로그 디지털 컨버터(330)의 분해능 비트 수 및 아날로그 디지털 컨버터(330)의 처리 가능한 아날로그 신호의 범위 값은 미리 연산부(350)에 설정해 놓거나 외부로부터 제공받을 수 있다.
연산부(350)는 상술한 과정을 통해 산출된 아날로그 디지털 컨버터(330)의 게인 오차(ma)과 오프셋 오차(b)를 오차 보정부(360)로 제공한다.
다음으로, 오차 보정부(360)는 연산부(350)로부터 제공되는 아날로그 디지털 컨버터(330)의 게인 오차(ma) 및 오프셋 오차(b)를 이용하여 아날로그 디지털 컨버터(330)로부터 출력되는 모든 디지털 신호의 오차를 보정한다.
일 실시예에 있어서, 오차 보정부(360)는 아래의 수학식 8에 기초하여 아날로그 디지털 컨버터(330)로부터 출력되는 디지털 신호를 보정할 수 있다.
Figure pat00008
구체적으로, 오차 보정부(360)는 수학식 8에 기재된 바와 같이, 아날로그 디지털 컨버터(330)에서 실제 출력되는 디지털 신호(Ya)에서 연산부(350)에 의해 산출된 오프셋 오차(b)를 차감한 후, 그 결과값에 아날로그 디지털 컨버터(330)의 게인 오차의 역수(1/ma)를 승산함으로써 보정된 디지털 신호(D)를 출력한다.
도 5는 본 발명의 일 실시예에 따른 오차 보정부의 구성을 개략적으로 보여주는 블록도이다. 도 5에 도시된 바와 같이, 오차 보정부(360)는 오프셋 오차 보정부(362) 및 게인 오차 보정부(364)를 포함한다.
오프셋 오차 보정부(362)는 아날로그 디지털 컨버터(330)에서 출력되는 모든 디지털 신호에서 연산부(350)에 의해 연산된 오프셋 오차(b)를 차감함으로써 오프셋 오차가 보정된 디지털 신호를 출력한다.
게인 오차 보정부(364)는 오프셋 오차가 보정된 디지털 신호에 연산부(350)에 의해 연산된 게인 오차의 역수(1/ma)를 승산함으로써 게인 오차가 보정된 디지털 신호를 출력한다.
이와 같이, 오차 보정부(360)에 의해 아날로그 디지털 컨버터(330)의 오프셋 오차 및 게인 오차가 보정되기 때문에, 아날로그 디지털 컨버터(330)로 입력되는 모든 아날로그 신호에 대하여 이상적인 디지털 출력에 가까운 디지털 신호를 얻을 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 디지털 신호 처리 장치(300)는 연산부(350)에서 연산된 게인 오차 및 오프셋 오차 등의 정보를 저장하기 위한 저장부(미도시)를 더 포함할 수 있다.
또한, 본 발명에서 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차의 보정은 아날로그 디지털 컨버터(330)의 초기 동작 시나 게인 오차/오프셋 오차의 재설정이 필요한 경우에 수행될 수 있지만 변형된 실시예에 있어서 아날로그 딛지털 컨버터(330)는 온도에 따라 그 특성이 변화될 수 있기 때문에 일반적인 아날로그 신호가 아날로그 디지털 컨버터(330)에 입력될 때마다 수행될 수도 있다.
이하, 도 6에 도시된 타이밍도를 이용하여 본 발명에 따른 디지털 신호 처리 방법에 대해 간략히 설명한다.
먼저, 제1 교정용 아날로그 신호가 일반적인 아날로그 신호와 함께 입력된다(S600). 이때, 제1 교정용 아날로그 신호는 복수개의 입력채널 중 미리 정해진 하나의 입력채널을 통해 입력되고, 일반적인 아날로그 신호는 상기 하나의 입력채널을 제외한 나머지 입력채널들을 통해 입력된다.
이후, 제1 교정용 아날로그 신호의 입력이 확인되면 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 입력시키기 위한 제2 제어신호를 생성하여 스위칭 소자(320)에 인가함으로써, 스위칭 소자(320)가 신호 생성부(310)의 제2 출력채널(314)에 연결되도록 한다(S610).
이후, 아날로그 디지털 컨버터(330)의 신호 입력 주기에 따라 일반적인 아날로그 신호가 상기 하나의 입력채널을 제외한 다른 입력채널을 통해 입력될 때 제2 교정용 아날로그 신호가 상기 하나의 입력채널을 통해 입력된다(S620).
이후, 제2 교정용 아날로그 신호의 입력이 확인되면 제1 교정용 아날로그 신호를 상기 하나의 입력채널로 입력시키기 위한 제1 제어신호를 생성하여 스위칭 소자(320)에 인가함으로써, 스위칭 소자(320)가 신호 생성부(310)의 제1 출력채널(314)에 연결되도록 하고, 연산부(350)가 제1 및 제2 교정용 아날로그 신호를 이용하여 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차를 보정하며 오차 보정부(360)가 일반적인 아날로그 신호의 출력에 대해 게인 오차 및 오프셋 오차를 보정한다(S630).
상술한 실시예에서 제1 제어신호의 생성/인가가 게인 오차/오프셋 오차의 연산/보정과 동시에 수행되는 것으로 설명하였지만, 변형된 실시예에 있어서는 제1 제어신호의 생성/인가가 게인 오차/오프셋 오차의 연산/보정 보다 먼저 수행되거나, 그 이후에 수행될 수도 있을 것이다.
이와 같이, 본 발명의 경우 아날로그 디지털 컨버터(330)의 게인 오차 및 오프셋 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 하나의 입력채널을 통해 입력 받을 수 있기 때문에 사용 가능한 입력채널의 개수를 증가시킬 수 있고, 아날로그 디지털 컨버터(330)는 2회의 신호 입력 주기 마다 아날로그 디지털 컨버터(330)의 게인 오차/오프셋 오차를 보정할 수 있기 때문에 아날로그 디지털 컨버터(330)의 신뢰성 또한 향상시킬 수 있게 된다.
도 7은 본 발명에 따라 아날로그 디지털 컨버터의 게인 오차 및 오프셋 오차를 보정하는 방법을 예시한 그래프를 보여주는 도면이다. 도 7에서, 가로축은 아날로그 디지털 컨버터(330)로 입력되는 아날로그 신호이며, 세로축은 아날로그 디지털 컨버터(330)에서 출력되는 디지털 신호이다.
그래프(710)는 이상적인 아날로그 디지털 컨버터로 입력되는 아날로그 신호와 그에 대한 출력인 디지털 신호와의 관계를 나타내고, 그래프(720)는 게인 오차 및 오프셋 오차를 갖는 아날로그 디지털 컨버터로 입력되는 아날로그 신호와 그에 대한 출력인 디지털 신호의 관계를 나타낸다.
게인 오차 및 오프셋 오차를 가지는 아날로그 디지털 컨버터의 출력인 디지털 신호에서 오프셋 오차(b)를 차감하고, 오프셋 오차가 차감된 디지털 신호(702)에 게인의 역수(1/ma)를 곱하여, 이상적인 아날로그 디지털 컨버터에서의 출력인 디지털 신호(710)와 거의 동일한 디지털 신호를 얻게 된다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
예컨대, 상술한 실시예에 있어서 디지털 신호 처리 장치는 멀티레벨 인버터 제어 시스템의 주제어기 또는 셀제어기에 포함되는 것으로 설명하였지만, 변형된 실시예에 있어서 디지털 신호 처리 장치는 아날로그 신호를 입력 받고, 이를 디지털 신호로 변환하여 출력하는 것이 요구되는 장치라면 그 종류에 관계없이 모두 적용 가능할 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200: 멀티레벨 인버터 제어 시스템 300: 디지털 신호 처리 장치
310: 신호 생성부 320: 스위칭 소자
330: 아날로그 디지털 컨버터 340: 제어신호 생성부
350: 연산부 360: 오차 보정부
362: 오프셋 오차 보정부 364; 게인 오차 보정부

Claims (12)

  1. 각 상(Phase) 별로 셀인버터의 전압 지령값을 출력하는 주제어기; 및
    상기 셀 인버터마다 설치되어 상기 주제어기에 의해 산출된 전압 지령값에 따라 PWM 전압제어 및 위상제어를 수행하는 셀제어기를 포함하고,
    상기 주제어기 및 상기 셀제어기 중 적어도 하나는 아날로그 신호를 디지털 신호로 변환하여 처리하는 디지털 신호 처리장치를 포함하고,
    상기 디지털 신호 처리 장치는,
    하나의 입력채널을 통해 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 교번하여 입력 받고, 상기 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 하나의 출력채널을 통해 교번하여 출력하는 아날로그 디지털 컨버터; 및
    상기 제1 및 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 교번하여 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 멀티레벨 인버터 제어 시스템.
  2. 제1항에 있어서,
    상기 디지털 신호 처리 장치는,
    상기 아날로그 디지털 컨버터의 게인 오차 및 오프셋 오차를 연산하는 연산부; 및
    상기 연산된 게인 오차 및 오프셋 오차를 기초로 상기 아날로그 디지털 컨버터에서 출력되는 디지털 신호를 보정하는 오차 보정부를 더 포함하는 것을 특징으로 하는 멀티레벨 인버터 제어 시스템.
  3. 제1항에 있어서,
    상기 디지털 신호 처리 장치는,
    상기 제1 교정용 아날로그 신호를 생성하여 제1 출력채널을 통해 출력하고, 상기 제2 교정용 아날로그 신호를 생성하여 제2 출력채널을 통해 출력하는 신호 생성부를 더 포함하고,
    상기 스위칭 소자는, 상기 제1 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제1 제어신호에 따라 상기 제1 출력채널과 상기 입력채널을 연결하여 상기 제1 교정용 아날로그 신호가 상기 아날로그 디지털 컨버터로 입력되게 하고, 상기 제2 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제2 제어신호에 따라 상기 제2 출력채널과 상기 입력채널을 연결하여 상기 제2 교정용 아날로그 신호가 상기 아날로그 디지털 컨버터로 입력되게 하는 것을 특징으로 하는 멀티레벨 인버터 제어 시스템.
  4. 제1항에 있어서,
    상기 아날로그 디지털 컨버터는, 복수개의 다른 입력채널을 통해 계통으로부터 출력되는 각 상의 전압 값, 상기 계통으로부터 출력되는 각 상의 전류 값, 상기 셀인버로부터 출력되는 각 상의 전압 값, 및 상기 셀인버터로부터 출력되는 각 상의 전류 값 중 적어도 하나를 포함하는 아날로그 신호를 수신하고, 상기 아날로그 신호를 상기 디지털 신호로 변환하여 복수개의 다른 출력채널을 통해 출력하며,
    상기 주제어기 및 상기 셀제어기는 상기 복수개의 다른 출력채널을 통해 출력되는 상기 디지털 신호를 이용하여 상기 계통의 무효전력을 제어하는 것을 특징으로 하는 멀티레벨 인버터 제어 시스템.
  5. 하나의 입력채널을 통해 오차 보정을 위한 제1 및 제2 교정용 아날로그 신호를 입력 받고, 상기 제1 및 제2 교정용 아날로그 신호를 제1 및 제2 교정용 디지털 신호로 변환하여 하나의 출력채널을 통해 출력하는 아날로그 디지털 컨버터;
    상기 제2 교정용 아날로그 신호의 입력이 확인되면 상기 제1 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제1 제어신호를 생성하고, 상기 제1 교정용 아날로그 신호의 입력이 확인되면 상기 제2 교정용 아날로그 신호를 상기 입력채널로 입력시키기 위한 제2 제어신호를 생성하는 제어신호 생성부; 및
    상기 제1 및 제2 제어신호에 따라 상기 제1 및 제2 교정용 아날로그 신호를 상기 하나의 입력채널로 교번하여 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 디지털 신호 처리 장치.
  6. 제5항에 있어서,
    상기 제1 교정용 아날로그 신호를 생성하여 제1 출력채널을 통해 출력하고, 상기 제2 교정용 아날로그 신호를 생성하여 제2 출력채널을 통해 출력하는 신호 생성부를 더 포함하고,
    상기 스위칭 소자는, 상기 제1 제어신호에 따라 상기 제1 출력채널과 상기 입력채널을 연결하여 상기 제1 교정용 아날로그 신호가 상기 아날로그 디지털 컨버터로 입력되게 하고, 상기 제2 제어신호에 따라 상기 제2 출력채널과 상기 입력채널을 연결하여 상기 제2 교정용 아날로그 신호가 상기 아날로그 디지털 컨버터로 입력되게 하는 것을 특징으로 하는 디지털 신호 처리 장치.
  7. 제5항에 있어서,
    상기 제1 및 제2 교정용 디지털 신호를 이용하여 상기 아날로그 디지털 컨버터의 게인 오차 및 오프셋 오차를 연산하는 연산부; 및
    상기 연산된 게인 오차 및 오프셋 오차를 기초로 상기 아날로그 디지털 컨버터에서 출력되는 디지털 신호의 오차를 보정하는 오차 보정부를 더 포함하는 것을 특징으로 하는 디지털 신호 처리 장치.
  8. 제7항에 있어서,
    상기 연산부는,
    상기 제1 및 제2 교정용 디지털 신호간의 차이 값을 상기 제1 및 제2 교정용 아날로그 신호에 대한 이상적인 디지털 신호간의 차이 값으로 제산하여 상기 게인 오차를 산출하는 것을 특징으로 하는 디지털 신호 처리 장치.
  9. 제7항에 있어서,
    상기 연산부는,
    상기 제1 교정용 디지털 신호에서 상기 게인 오차와 상기 제1 교정용 아날로그 신호에 대한 이상적인 디지털 신호의 곱을 감산하여 상기 오프셋 오차를 산출하거나, 상기 제2 교정용 디지털 신호에서 상기 게인 오차와 상기 제2 교정용 아날로그 신호에 대한 이상적인 디지털 신호의 곱을 감산하여 상기 오프셋 오차를 산출하는 것을 특징으로 하는 디지털 신호 처리 장치.
  10. 제5항에 있어서,
    상기 오차 보정부는,
    상기 아날로그 디지털 컨버터에서 출력되는 디지털 신호에 상기 연산된 오프셋 오차를 차감하여 오프셋 오차가 보정된 디지털 신호를 출력하는 오프셋 오차 보정부; 및
    상기 오프셋 오차가 보정된 디지털 신호에 상기 연산된 게인 오차의 역수를 승산하여 게인 오차가 보정된 디지털 신호를 출력하는 게인 오차 보정부를 포함하는 것을 특징으로 하는 디지털 신호 처리 장치.
  11. 제5항에 있어서,
    상기 스위칭 소자는 SPDT(Single Pole Double Throw)스위치이고, 상기 제1 및 제2 제어신호는 상기 SPDT 스위치에 구비된 채널 선택 핀에 입력되는 것을 특징으로 하는 디지털 신호 처리 장치.
  12. 제5항에 있어서,
    상기 제1 교정용 아날로그 신호는 제1 전압 신호이고, 상기 제2 교정용 아날로그 신호는 상기 제1 전압 신호와는 다른 제2 전압 신호인 것을 특징으로 하는 디지털 신호 처리 장치.
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