CN113595551A - 时间交织adc的增益失配校准方法及校准器 - Google Patents

时间交织adc的增益失配校准方法及校准器 Download PDF

Info

Publication number
CN113595551A
CN113595551A CN202110796294.3A CN202110796294A CN113595551A CN 113595551 A CN113595551 A CN 113595551A CN 202110796294 A CN202110796294 A CN 202110796294A CN 113595551 A CN113595551 A CN 113595551A
Authority
CN
China
Prior art keywords
calibrated
adc
value
calibration
gain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110796294.3A
Other languages
English (en)
Other versions
CN113595551B (zh
Inventor
方超敏
罗浚洲
王悦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Puyuan Jingdian Technology Co ltd
Original Assignee
Puyuan Jingdian Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Puyuan Jingdian Technology Co ltd filed Critical Puyuan Jingdian Technology Co ltd
Priority to CN202110796294.3A priority Critical patent/CN113595551B/zh
Publication of CN113595551A publication Critical patent/CN113595551A/zh
Application granted granted Critical
Publication of CN113595551B publication Critical patent/CN113595551B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请实施例提供了一种时间交织ADC的增益失配校准方法及校准器，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。

Description

时间交织ADC的增益失配校准方法及校准器
技术领域
本申请涉及信号处理技术领域，尤其涉及一种时间交织ADC的增益失配校准方法及校准器。
背景技术
模数转换器(Analog to Digital Converter，ADC)提供了模拟世界和数字系统之间的交互通道，随着数字系统的不断发展，对高速高精度的模数转换器的要求也日益提高。多通道时间交织技术的提出有效的解决了这个难题，它能使ADC在保持高精度的同时兼顾高速度，使得ADC的速度实现成倍的增高。时间交织ADC的基本原理是采用M个X位Y MHZ的单通道ADC以交替并行的方式分别对输入信号进行采样及转换，通过数据合成后可得到一个X位M乘YMHZ的ADC。
由于信号的延迟和工艺误差，各个ADC之间存在非理想因素的失调失配以及增益失配等，对时间交织ADC的整体性能造成影响。因此，需要对失调失配和增益失配进行校准。其中，在对增益失配进行校准时，通过需要选择其中一个ADC的通道作为基准通道，以该基准通道的增益为基准对其余的ADC的增益进行校准。进行校准时，需要对待校准的ADC和基准ADC从外部施加额外的标准交流信号，外部施加标准交流信号时需要高品质交流信号，但是高品质交流信号不方便做到芯片内部从而对整机系统设计提出更高要求，低品质交流信号则会对校准精确度造成影响。此外，选取基准通道时，由于工艺偏差，选择基准通道可能会导致校准范围小，导致ADC校准失败率高，影响ADC良率。
发明内容
本申请实施例的目的是提供一种时间交织ADC的增益失配校准方法及校准器，降低了校准失败率，避免对时间交织ADC的整体性能造成影响。
为了解决上述技术问题，本申请实施例是这样实现的：
第一方面，本申请实施例提供了一种时间交织ADC的增益失配校准方法，包括：
在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，所述待校准ADC为多个；
计算所述第一平均值CoDA和所述第二平均值CoDB的第一差值，对N个所述待校准ADC的第一差值进行叠加，得到叠加值；
对所述叠加值与所述待校准ADC的数量作比，得到比值作为标准增益值；
根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值。
第二方面，本申请实施例提供了一种校准器，包括：
平均模块，用于在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，所述待校准ADC为多个；
第一计算模块，用于计算所述第一平均值CoDA和所述第二平均值CoDB的第一差值，对N个所述待校准ADC的第一差值进行叠加，得到叠加值；
第二计算模块，用于对所述叠加值与所述待校准ADC的数量作比，得到比值作为标准增益值；
增益校准值确定模块，用于根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值。
第三方面，本申请实施例提供了一种校准设备，包括处理器、通信接口、存储器和通信总线；其中，所述处理器、所述以及所述存储器通过总线完成相互间的通信；所述存储器，用于存通信接口放计算机程序；所述处理器，用于执行所述存储器上所存放的程序，实现如第一方面所述的时间交织ADC的增益失配校准方法步骤。
由以上本申请实施例提供的技术方案可见，在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，所述待校准ADC为多个。计算所述第一平均值CoDA和所述第二平均值CoDB的第一差值，对N个所述待校准ADC的第一差值进行叠加，得到叠加值。对所述叠加值与所述待校准ADC的数量作比，得到比值作为标准增益值。根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值。因此，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供一种时间交织ADC的增益失配校准方法的第一种流程图；
图2为本申请实施例提供一种时间交织ADC的增益失配校准方法的第二种流程图；
图3为本申请实施例提供一种时间交织ADC的增益失配校准方法的第三种流程图；
图4为本申请实施例提供一种时间交织ADC的增益失配校准方法的第四种流程图；
图5为本申请实施例提供的校准器的模块组成示意图；
图6为本申请实施例提供的电子设备的结构示意图；
图7为本申请实施例提供的校准装置的结构示意图。
具体实施方式
本申请实施例提供了一种时间交织ADC的增益失配校准方法及校准器，降低了校准失败率，避免对时间交织ADC的整体性能造成影响。
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
在一些场景下，由于信号的延迟和工艺误差，各个ADC之间存在非理想因素的失调失配以及增益失配等，对时间交织ADC的整体性能造成影响。因此，需要对失调失配和增益失配进行校准。其中，在对增益失配进行校准时，通过需要选择其中一个ADC的通道作为基准通道，以该基准通道的增益为基准对其余的ADC的增益进行校准。进行校准时，需要对待校准的ADC和基准ADC从外部施加额外的标准交流信号，外部施加标准交流信号时需要高品质交流信号，但是高品质交流信号不方便做到芯片内部从而对整机系统设计提出更高要求，低品质交流信号则会对校准精确度造成影响。此外，选取基准通道时，由于工艺偏差，选择基准通道可能会导致校准范围小，导致ADC校准失败率高，影响ADC良率。
进一步，在对失调失配进行校准时，通过需要选择其中一个ADC的通道作为基准通道对其余的ADC的失调失配进行校准。进行校准时，需要对待校准的ADC和基准ADC从外部施加额外的标准交流信号，外部施加标准交流信号时需要高品质交流信号，但是高品质交流信号不方便做到芯片内部从而对整机系统设计提出更高要求，低品质交流信号则会对校准精确度造成影响。此外，选取基准通道时，由于工艺偏差，选择基准通道可能会导致校准范围小，导致ADC校准失败率高，影响ADC良率。
为此，本申请实施例提供了一种能够解决上述问题的技术方案，具体可以参见下述内容。
示例性的，如图1所示，本申请实施例提供一种时间交织ADC的增益失配校准方法，该方法可以对时间交织ADC中各个ADC的增益失配进行校准，该方法的执行主体可以为数字电路，其中，该数字电路可以是能够进行时间交织ADC的增益失配校准的数字专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)、现场可编程门阵列(Field-ProgrammableGateArray，FPGA)等。
该时间交织ADC的增益失配校准方法具体可以包括以下步骤：
在S101中，在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
在一种可能的实现方式中，第一直流信号和第二直流信号均由内置的DAC输出。采样直流信号作为待校准ADC的输入，避免了从外部施加额外的标准交流信号引起校准精确度低的问题。
在一种可能的实现方式中，S101包括：在采样周期内，采集待校准ADC在第一直流信号作用下的至少部分第一输出信号，计算至少部分第一输出信号的信号值的和与至少部分第一输出信号的个数的比值，为第一平均值CoDA。
在采样周期内，采集待校准ADC在第二直流信号作用下的至少部分第二输出信号，计算至少部分第二输出信号的信号值的和与至少部分第二输出信号的个数的比值，为第二平均值CoDB。
具体来讲，对于时间交织ADC而言，其由N个X位YMHZ的单通道ADC组成。第一直流信号和第二直流信号均为数字信号，第一直流信号和第二直流信号可以均为直流电压信号。依次将两个直流电压信号输入到时间交织ADC中，N个ADC在直流电压信号的作用下，会输出码字(第一输出信号和第二输出信号)，如待校准ADC为1GHz，代表其每秒会输出10的九次方个数据，因此，在一个采样周期内(如1秒)，需要求取1秒内待校准ADC的输出的数据的平均值。此外，还可以截取1秒内待校准ADC输出的数据中的部分数据求取待校准ADC的输出信号的平均值。例如，截取2的三次方，也就是八个数据。也就是说，每次平均，就是截取待校准ADC输出的8个数据来平均。最简单的平均，就是把所有的数据加起来，再除以他们的个数。也就是说，8个数据，其实要做7次加法，除以8就是右移动三位，这就是一次移位。这样就获得了平均值。
在一种可能的实现方式中，第一输出信号和第二输出信号均为经过初始增益校准值校准后的信号。
具体来讲，初始增益校准值为寄存器中存储的上一次校准完成的增益校准值。待校准ADC在第一直流信号和第二直流信号的作用下，经过以下公式输出第一输出信号和第二输出信号。
Figure BDA0003162945660000051
其中，DOUT为待校准ADC经过校准后的输出值，DIN为待校准ADC校准前的输出值，Ofset可以为失调校准值，G为初始增益校准值，2N为采样周期内，待校准ADC的增益校准的最小分辨率。
在一种可能的实现方式中，第一直流信号和第二直流信号均由内置的DAC输出。
在S102中，计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值。
在S103中，对叠加值与待校准ADC的数量作比，得到比值作为标准增益值。
在S104中，根据第一差值和标准增益值，确定待校准ADC的增益校准值。
在一种可能的实现方式中，第一输出信号和第二输出信号均为经过初始增益校准值校准后的信号，S104包括：计算第一差值和标准增益值的第二差值，作为增益误差。在增益误差的绝对值超出第一校准阈值的情况下，利用增益误差对初始增益校准值进行修正，得到修正增益校准值。根据修正增益校准值对增益误差进行修正，直至增益误差不超出第一校准阈值，待校准ADC完成校准。
在待校准ADC完成校准的情况下，以修正增益校准值作为待校准ADC的增益校准值。在修正增益校准值的绝对值未超出第一校准阈值的情况下，以初始增益校准值作为增益校准值。
通过本申请实施例公开的技术方案，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
示例性的，如图2所示，本申请实施例提供一种时间交织ADC的增益失配校准方法，该方法可以对时间交织ADC中各个ADC的增益失配进行校准，该方法的执行主体可以为数字电路，其中，该数字电路可以是能够进行时间交织ADC的增益失配校准的数字专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)、现场可编程门阵列(Field-ProgrammableGateArray，FPGA)等。
在S201中，在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
在S202中，计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值。
在S203中，对叠加值与待校准ADC的数量作比，得到比值作为标准增益值。
在S204中，根据第一差值和标准增益值，确定待校准ADC的增益校准值。
值得注意的是，S201和S204和S101至S104具有相同或类似的实现方式，其可以互相参照，本申请实施例在此不作赘述。
在S205中，在当前的待校准ADC完成校准之后，对在当前的待校准ADC之前校准完成的待校准ADC的增益校准值进行校验。
在一种可能的实现方式中，S205包括：
校验在当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效。在当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效的情况下，对增益校准值失效的待校准ADC重新进行增益失配校准。在当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效的情况下，对下一个待校准ADC进行增益失配校准。
具体来讲，可以将N个ADC按照数字进行编号，如有3个ADC时，分别编号为1、2、3。其中，数字越小ADC的优先级越高，在进行增益校准时，可以优先校准。如，先校准编号为1的ADC，再校准编号为2的ADC，最后校准编号为3的ADC。
进一步，每完成一个ADC的校准之后，对之前校准的ADC的增益校准值再次进行检查，如果之前校准的增益校准值中存在增益校准值失效(如校准后的待校准增益的增益校准值为空或非正常值)，则重新进行校准。例如，当前校准的当前ADC为编号3，则在对编号3的ADC完成增益校准之后，再检查编号1和编号2的ADC的增益校准值是否有效(如果是增益校准值的增益为误差允许范围内的基准增益，则有效，否则无效)，如果编号1对应的ADC的增益校准值有效，编号2对应的ADC的增益校准值无效，则重新对编号2对应的ADC的增益进行校准，校准完成之后，再进行其它的ADC的增益校准。
如此，通过依次对ADC的增益进行校准，并对校准完成的ADC的增益校准值再次进行检查，不仅可以具有单个ADC校准的快速的收敛速度，还可以将核心彼此之间的影响纳入校准迭代收敛范围中，避免不同ADC之间的信号串扰导致后校准的ADC对之前校准ADC的校准结果产生影响，进一步提高了ADC的增益校准的成功率和准确度。
在一种可能的实现方式中，在当前的待校准ADC完成增益校准之后，还包括：
对进行增益失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识。
在一种可能的实现方式中，校验在当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效包括：
校验在当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为目标标识，若非目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效，若为目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效。
具体来讲，在待校准ADC的增益完成校准时，可以将待校准ADC的状态标识寄存器的标识置为0，在待校准ADC的待校准增益完成校准时，可以将待校准ADC的状态标识寄存器的标识置为1(目标标识)。
通过本申请实施例提供的技术方案，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
此外，通过依次对ADC的失调失配进行校准，并对校准完成的ADC的失调校准值再次进行检查，不仅可以具有单个ADC校准的快速的收敛速度，还可以将核心彼此之间的影响纳入校准迭代收敛范围中，避免不同ADC之间的信号串扰导致后校准的ADC对之前校准ADC的校准结果产生影响，进一步提高了ADC的增益校准的成功率和准确度。
示例性的，如图3所示，本申请实施例提供一种时间交织ADC的增益失配校准方法，该方法可以对时间交织ADC中各个ADC的增益失配和失调失配进行校准，该方法的执行主体可以为数字电路，其中，该数字电路可以是能够进行时间交织ADC的增益失配校准的数字ASIC、FPGA等。
在S301中，在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
在S302中，计算第一平均值CoDA和第二平均值CoDB的均值，作为第三平均值。
具体来讲，将第一平均值CoDA和第二平均值CoDB叠加然后除以2，则得到第三平均值。
在S303中，计算第三平均值与标准值的差值，作为失调值deltaVO，标准值为待校准ADC在标准直流信号作用下的理想值。
在一种可能的实现方式中，还可以选取第一平均值CoDA或第二平均值CoDB中的其中一种作为第三平均值。例如，内部DAC能够给出标准直流信号的第一电压值时，选取第一平均值CoDA或第二平均值CoDB中的其中一种作为第三平均值。
在一种可能的实现方式中，标准直流信号为第一电压值、第一直流信号为第二电压值、第二直流信号为第三电压值。
第二电压值的绝对值与第一电压值的绝对值的第一差值，与第三电压值的绝对值与第一电压值的绝对值的第二差值相等。
具体来讲，第一直流信号和第二直流信号是关于某个固定的电压值是对称的，比如固定的电压值为0V，则第一直流信号的电压值和第二直流信号的电压值可以分别为-1V和1V。在标准直流信号的第一电压值为0V时，ADC输出的理想码字为8192(作为标准值)。
在S304中，根据失调值deltaVO，确定待校准ADC的失调校准值。
在一种可能的实现方式中，第一输出信号和第二输出信号均为经过初始失调校准值校准后的信号。S304包括：
在失调值deltaVO的绝对值超出校准阈值的情况下，利用失调值deltaVO对初始失调校准值进行修正，得到修正失调校准值。根据修正失调校准值对失调值deltaVO进行修正，直至失调值deltaVO不超出校准阈值，待校准ADC完成校准。在待校准ADC完成校准的情况下，以修正失调校准值作为待校准ADC的失调校准值。在失调值deltaVO的绝对值未超出校准阈值的情况下，以初始失调校准值作为失调校准值。
具体来讲，校准阈值为满足校准误差要求的阈值，其可以根据ADC类型进行确定，本申请实施例在此并不作限定。
在一种可能的实现方式中，在失调值deltaVO的绝对值超出校准阈值的情况下，利用失调值deltaVO对初始失调校准值进行修正，得到修正失调校准值包括：
对寄存器中以第一状态存储的初始失调校准值，转换为第二状态的初始失调校准值，第一状态和第二状态相对应。
对第二状态的初始失调校准值和失调值deltaVO作差，得到差值为修正失调校准值。
或者，在另一种可能的实现方式中，对第二状态的述失调值deltaVO，转换为第一状态的失调值deltaVO，对寄存器中以第一状态存储的初始失调校准值和第一状态的失调值deltaVO作差，得到差值作为修正失调校准值。
例如，寄存器中初始失调校准值以126(第一状态)存储，转换为第二状态后为-2。或者将第二状态的失调值deltaVO转换为第一状态，如失调值deltaVO为2时，转换为第一状态后为125。
在一种可能的实现方式中，根据修正失调校准值对失调值deltaVO进行修正包括：
第一直流信号和第二直流信号在修正失调校准值的校准作用下，得到第一输出信号和第二输出信号。
求取第一输出信号的第一平均值CoDA和第二输出信号的第二平均值CoDB的均值，作为第三平均值。
计算第三平均值与标准值的差值，为修正后的失调值deltaVO，标准值为待校准ADC在标准直流信号作用下的理想值。
在S305中，计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值。
在S306中，对叠加值与待校准ADC的数量作比，得到比值作为标准增益值。
在S307中，根据第一差值和标准增益值，确定待校准ADC的增益校准值。
值得注意的是，S301、S305至S307和S101至S104具有相同或类似的实现方式，其可以互相参照，本申请实施例在此不作赘述。
通过本申请实施例公开的技术方案，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
此外，进行失调失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，待校准ADC在标准直流信号的作用下输出标准值，以该标准值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
示例性的，如图4所示，本申请实施例提供一种时间交织ADC的增益失配校准方法，该方法可以对时间交织ADC中各个ADC的增益失配和失调失配进行校准，该方法的执行主体可以为数字电路，其中，该数字电路可以是能够进行时间交织ADC的增益失配校准的数字ASIC、FPGA等。
在S401中，在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
在S402中，计算第一平均值CoDA和第二平均值CoDB的均值，作为第三平均值。
在S403中，计算第三平均值与标准值的差值，作为失调值deltaVO，标准值为待校准ADC在标准直流信号作用下的理想值。
在S404中，根据失调值deltaVO，确定待校准ADC的失调校准值。
在S405中，对在当前的待校准ADC之前校准完成的待校准ADC的失调校准值进行校验。
具体来讲，可以将N个ADC按照数字进行编号，如有3个ADC时，分别编号为1、2、3。其中，数字越小ADC的优先级越高，在进行失调校准时，可以优先校准。如，先校准编号为1的ADC，再校准编号为2的ADC，最后校准编号为3的ADC。
在一种可能的实现方式中，S405包括：
校验在当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效。在当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效的情况下，对失调校准值失效的待校准ADC重新进行失调失配校准。在当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效的情况下，对下一个待校准ADC进行失调失配校准。
具体来讲，每完成一个ADC的校准之后，对之前校准的ADC的失调校准值再次进行检查，如果之前校准的失调校准值中存在失调校准值失效(如校准后的失调校准值为空或非正常值)，则重新进行校准。例如，当前校准的当前ADC为编号3，则在对编号3的ADC完成失调校准之后，再检查编号1和编号2的ADC的失调校准值是否有效(如果是失调校准值为误差允许范围内，则有效，否则无效)，如果编号1对应的ADC的失调校准值有效，编号2对应的ADC的失调校准值无效，则重新对编号2对应的ADC的失调失配进行校准，校准完成之后，再进行其它的ADC的失调失配校准。
如此，通过依次对ADC的失调失配进行校准，并对校准完成的ADC的失调校准值再次进行检查，不仅可以具有单个ADC校准的快速的收敛速度，还可以将核心彼此之间的影响纳入校准迭代收敛范围中，避免不同ADC之间的信号串扰导致后校准的ADC对之前校准ADC的校准结果产生影响，进一步提高了ADC的增益校准的成功率和准确度。
此外，进行失调失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，待校准ADC在标准直流信号的作用下输出标准值，以该标准值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
在一种可能的实现方式中，在当前的待校准ADC完成校准之后，
对进行失调失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识。校验在当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效包括：校验在当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为目标标识，若非目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效，若为目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效。
具体来讲，在待校准ADC的失调失配未完成校准时，可以将待校准ADC的状态标识寄存器的标识置为0，在待校准ADC的待校准增益完成校准时，可以将待校准ADC的状态标识寄存器的标识置为1(目标标识)。
在S406中，计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值。
在S407中，对叠加值与待校准ADC的数量作比，得到比值作为标准增益值。
在S408中，根据第一差值和标准增益值，确定待校准ADC的增益校准值。
值得注意的是，S401、S406至S408和S101至S104具有相同或类似的实现方式，其可以互相参照，本申请实施例在此不作赘述。S402至S404和S302至S304具有相同或类似的实现方式，其可以互相参照，本申请实施例在此不作赘述。
通过本申请实施例提供的技术方案，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
此外，通过依次对ADC的失调失配进行校准，并对校准完成的ADC的失调校准值再次进行检查，不仅可以具有单个ADC校准的快速的收敛速度，还可以将核心彼此之间的影响纳入校准迭代收敛范围中，避免不同ADC之间的信号串扰导致后校准的ADC对之前校准ADC的校准结果产生影响，进一步提高了ADC的增益校准的成功率和准确度。
对应上述实施例提供的时间交织ADC的增益失配校准方法，基于相同的技术构思，本申请实施例还提供了一种校准器，图5为本申请实施例提供的校准器的模块组成示意图，该校准器用于执行图1至图4描述的时间交织ADC的增益失配校准方法，如图5所示，该校准器包括：平均模块501，第一计算模块502，第二计算模块503，增益校准值确定模块504。
平均模块501，用于在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
第一计算模块502，用于计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值；
第二计算模块503，用于对叠加值与待校准ADC的数量作比，得到比值作为标准增益值；
增益校准值确定模块504，用于根据第一差值和标准增益值，确定待校准ADC的增益校准值。
由以上本申请实施例提供的技术方案可见，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
可选地，平均模块501包括：
第一平均单元，用于在采样周期内，采集待校准ADC在第一直流信号作用下的至少部分第一输出信号，计算至少部分第一输出信号的信号值的和与至少部分第一输出信号的数量的比值，为第一平均值CoDA。
第二平均单元，用于在采样周期内，采集待校准ADC在第二直流信号下的至少部分第二输出信号，计算至少部分第二输出信号的信号值的和与至少部分第二输出信号的数量的比值，为第二平均值CoDB。
可选地，增益校准值确定模块504包括：
计算单元，用于计算第一差值和标准增益值的第二差值，作为增益误差.
第一修正单元，用于在增益误差的绝对值超出第一校准阈值的情况下，利用增益误差对初始增益校准值进行修正，得到修正增益校准值。
第二修正单元，用于根据修正增益校准值对增益误差进行修正，直至增益误差不超出第一校准阈值，待校准ADC完成校准。
在待校准ADC完成校准的情况下，以修正增益校准值作为待校准ADC的增益校准值。
在修正增益校准值的绝对值未超出第一校准阈值的情况下，以初始增益校准值作为增益校准值。
可选地，校准器还包括：第一校验模块(图中未示出)，用于对在当前的待校准ADC之前校准完成的待校准ADC的增益校准值进行校验。
可选地，第一校验模块包括：
校验单元，用于校验在当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效。
在当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效的情况下，对增益校准值失效的待校准ADC重新进行增益失配校准。
在当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效的情况下，对下一个待校准ADC进行增益失配校准。
可选地，校准器还包括：第一寄存器模块(图中未示出)，用于对进行增益失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识。
校验单元包括：
校验子单元，用于校验在当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为目标标识，若非目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效，若为目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效。
可选地，校准器还包括：第三计算模块(图中未示出)，用于计算第一平均值CoDA和第二平均值CoDB的均值，作为第三平均值。
第四计算模块(图中未示出)，用于计算第三平均值与标准值的差值，作为失调值deltaVO，标准值为待校准ADC在标准直流信号作用下的理想值。
失调校准值确定模块(图中未示出)，用于确定根据失调值deltaVO，确定待校准ADC的失调校准值。
可选地，校准器还包括：第二校验模块(图中未示出)，用于对在当前的待校准ADC之前校准完成的待校准ADC的失调校准值进行校验。
可选地，第二校验模块包括：
校验单元，用于校验在当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效。
在当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效的情况下，对失调校准值失效的待校准ADC重新进行失调失配校准。
在当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效的情况下，对下一个待校准ADC进行失调失配校准。
可选地，校准器还包括：第二寄存器模块(图中未示出)，用于对进行失调失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识；
第二校验模块还包括：
第二校验单元，用于校验在当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为目标标识，若非目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效，若为目标标识，则在当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效。
第二确定模块包括：
第一修正单元，用于在失调值deltaVO的绝对值超出校准阈值的情况下，利用失调值deltaVO对初始失调校准值进行修正，得到修正失调校准值。
第二修正单元，用于根据修正失调校准值对失调值deltaVO进行修正，直至失调值deltaVO不超出校准阈值，待校准ADC完成校准；
在待校准ADC完成校准的情况下，以修正失调校准值作为待校准ADC的失调校准值。
在失调值deltaVO的绝对值未超出校准阈值的情况下，以初始失调校准值作为失调校准值。
本申请实施例提供的校准器能够实现上述时间交织ADC的增益失配校准方法对应的实施例中的各个过程，为避免重复，这里不再赘述。
需要说明的是，本申请实施例提供的校准器与本申请实施例提供的时间交织ADC的增益失配校准方法基于同一申请构思，因此该实施例的具体实施可以参见前述时间交织ADC的增益失配校准方法的实施，重复之处不再赘述。
对应上述实施例提供的时间交织ADC的增益失配校准方法，基于相同的技术构思，本申请实施例还提供了一种校准设备，该校准设备用于执行上述的时间交织ADC的增益失配校准方法，图6为实现本申请各个实施例的一种校准设备的结构示意图，如图6所示。校准设备可因配置或性能不同而产生比较大的差异，可以包括一个或一个以上的处理器601和存储器602，存储器602中可以存储有一个或一个以上存储应用程序或数据。其中，存储器602可以是短暂存储或持久存储。存储在存储器602的应用程序可以包括一个或一个以上模块(图示未示出)，每个模块可以包括对电子设备中的一系列计算机可执行指令。
更进一步地，处理器601可以设置为与存储器602通信，在电子设备上执行存储器602中的一系列计算机可执行指令。电子设备还可以包括一个或一个以上电源603，一个或一个以上有线或无线网络接口604，一个或一个以上输入输出接口605，一个或一个以上键盘606。
具体在本实施例中，校准设备包括有处理器、通信接口、存储器和通信总线。其中，处理器、通信接口以及存储器通过总线完成相互间的通信。存储器，用于存放计算机程序。处理器，用于执行存储器上所存放的程序，实现以下方法步骤：
在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，待校准ADC为多个。
计算第一平均值CoDA和第二平均值CoDB的第一差值，对N个待校准ADC的第一差值进行叠加，得到叠加值。
对叠加值与待校准ADC的数量作比，得到比值作为标准增益值。
根据第一差值和标准增益值，确定待校准ADC的增益校准值。
由以上本申请实施例提供的技术方案可见，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
如图7所示的，本申请实施例还提供了一种校准装置，该校准装置包括：
校准用DAC，其用来输出第一直流信号和第二直流信号。输出的第一直流信号和第二直流信号分别输入到N个待校准ADC，经过平均模块对待校准ADC在第一直流信号和第二直流信号作用下的第一输出信号和第二输出信号求取第一平均值和第二平均值。然后通过校准状态判别模块判断待校准ADC是否需要失调失配校准和增益失配校准，如果需要，则先通过失调失配校准模块进行失调失配校准，然后通过增益校准模块结合初始平均增益计算模块输出的平均增益值(标准增益值)进行增益失配校准。并由校验模块对经过失调失配校准和增益失配校准后的校准结果进行校验，并将失调校准值、增益校准值以及校准结果存储到寄存器中。其中，寄存器可以为校准值寄存器和校准状态寄存器，校准值寄存器用来存储失调校准值、增益校准值，校准状态寄存器用来存储校验结果。
其中，增益失配校准和失调失配校准可以参见图1至图4的说明，本申请实施例在此不再赘述。
通过本申请实施例提供的技术方案，进行增益失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，以待校准ADC的输出的平均值作为标准增益值，以该平均值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
此外，通过依次对ADC的失调失配进行校准，并对校准完成的ADC的失调校准值再次进行检查，不仅可以具有单个ADC校准的快速的收敛速度，还可以将核心彼此之间的影响纳入校准迭代收敛范围中，避免不同ADC之间的信号串扰导致后校准的ADC对之前校准ADC的校准结果产生影响，进一步提高了ADC的增益校准的成功率和准确度。
此外，进行失调失配校准时，向待校准ADC输入直流信号，不需要对待校准的ADC从外部施加额外的标准交流信号，对整机系统设计要求低，且不会对校准精确度造成影响。此外，待校准ADC在标准直流信号的作用下输出标准值，以该标准值作为待校准ADC的基准值，无需选择基准通道，也就避免了选择基准通道时，由于工艺偏差的原因，导致ADC校准失败率高，影响ADC良率的问题。
本领域内的技术人员应明白，本申请的实施例可提供为方法、装置、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，电子设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flashRAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitorymedia)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
本领域技术人员应明白，本申请的实施例可提供为方法、装置或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (23)

1.一种时间交织ADC的增益失配校准方法，其特征在于，所述方法包括：
在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，所述待校准ADC为多个；
计算所述第一平均值CoDA和所述第二平均值CoDB的第一差值，对N个所述待校准ADC的第一差值进行叠加，得到叠加值；
对所述叠加值与所述待校准ADC的数量作比，得到比值作为标准增益值；
根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值。
2.根据权利要求1所述的方法，其特征在于，所述在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB包括：
在所述采样周期内，采集所述待校准ADC在所述第一直流信号作用下的至少部分第一输出信号，计算所述至少部分第一输出信号的信号值的和与所述至少部分第一输出信号的数量的比值，为所述第一平均值CoDA；
以及在所述采样周期内，采集所述待校准ADC在所述第二直流信号下的至少部分第二输出信号，计算所述至少部分第二输出信号的信号值的和与所述至少部分第二输出信号的数量的比值，为所述第二平均值CoDB。
3.根据权利要求1所述的方法，其特征在于，所述第一输出信号和所述第二输出信号均为经过初始增益校准值校准后的信号，所述根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值包括：
计算所述第一差值和所述标准增益值的第二差值，作为增益误差；
在所述增益误差的绝对值超出第一校准阈值的情况下，利用所述增益误差对所述初始增益校准值进行修正，得到修正增益校准值；
根据所述修正增益校准值对所述增益误差进行修正，直至增益误差不超出所述第一校准阈值，所述待校准ADC完成校准；
在所述待校准ADC完成校准的情况下，以所述修正增益校准值作为所述待校准ADC的增益校准值；
在所述修正增益校准值的绝对值未超出所述第一校准阈值的情况下，以所述初始增益校准值作为所述增益校准值。
4.根据权利要求1所述的方法，其特征在于，在当前的待校准ADC完成校准之后，所述方法还包括：
对在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值进行校验。
5.根据权利要求4所述的方法，其特征在于，所述对在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值进行校验包括：
校验在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效；
在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效的情况下，对所述增益校准值失效的待校准ADC重新进行增益失配校准；
在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效的情况下，对下一个待校准ADC进行增益失配校准。
6.根据权利要求5所述的方法，其特征在于，在所述当前的待校准ADC完成增益校准之后，所述方法还包括：
对进行增益失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识；
所述校验在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效包括：
校验在所述当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为所述目标标识，若非所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效，若为所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效。
7.根据权利要求1所述的方法，其特征在于，所述第一直流信号和所述第二直流信号均由内置的DAC输出。
8.根据权利要求1至7任意一项所述的方法，其特征在于，所述方法还包括：
计算所述第一平均值CoDA和所述第二平均值CoDB的均值，作为第三平均值；
计算所述第三平均值与标准值的差值，作为失调值deltaVO，所述标准值为所述待校准ADC在标准直流信号作用下的理想值；
根据所述失调值deltaVO，确定所述待校准ADC的失调校准值。
9.根据权利要求8所述的方法，其特征在于，在当前的待校准ADC完成校准之后，所述方法还包括：
对在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值进行校验。
10.根据权利要求9所述的方法，其特征在于，所述对在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值进行校验包括：
校验在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效；
在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效的情况下，对所述失调校准值失效的待校准ADC重新进行失调失配校准；
在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效的情况下，对下一个待校准ADC进行失调失配校准。
11.根据权利要求10所述的方法，其特征在于，在所述当前的待校准ADC完成校准之后，所述方法还包括：
对进行失调失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识；
所述校验在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效包括：
校验在所述当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为所述目标标识，若非所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效，若为所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效。
12.根据权利要求1所述的方法，其特征在于，所述第一输出信号和所述第二输出信号均为经过初始失调校准值校准后的信号，所述根据所述失调值deltaVO，确定所述待校准ADC的失调校准值包括：
在所述失调值deltaVO的绝对值超出校准阈值的情况下，利用所述失调值deltaVO对所述初始失调校准值进行修正，得到修正失调校准值；
根据所述修正失调校准值对所述失调值deltaVO进行修正，直至失调值deltaVO不超出所述校准阈值，所述待校准ADC完成校准；
在所述待校准ADC完成校准的情况下，以所述修正失调校准值作为所述待校准ADC的失调校准值；
在所述失调值deltaVO的绝对值未超出校准阈值的情况下，以所述初始失调校准值作为所述失调校准值。
13.一种校准器，其特征在于，包括：
平均模块，用于在采样周期内，分别计算待校准ADC在第一直流信号作用下的第一输出信号的第一平均值CoDA，以及所述待校准ADC在第二直流信号作用下的第二输出信号的第二平均值CoDB，所述待校准ADC为多个；
第一计算模块，用于计算所述第一平均值CoDA和所述第二平均值CoDB的第一差值，对N个所述待校准ADC的第一差值进行叠加，得到叠加值；
第二计算模块，用于对所述叠加值与所述待校准ADC的数量作比，得到比值作为标准增益值；
增益校准值确定模块，用于根据所述第一差值和所述标准增益值，确定所述待校准ADC的增益校准值。
14.根据权利要求13所述的校准器，其特征在于，所述平均模块包括：
第一平均单元，用于在所述采样周期内，采集所述待校准ADC在所述第一直流信号作用下的至少部分第一输出信号，计算所述至少部分第一输出信号的信号值的和与所述至少部分第一输出信号的数量的比值，为所述第一平均值CoDA；
第二平均单元，用于在所述采样周期内，采集所述待校准ADC在所述第二直流信号下的至少部分第二输出信号，计算所述至少部分第二输出信号的信号值的和与所述至少部分第二输出信号的数量的比值，为所述第二平均值CoDB。
15.根据权利要求13所述的校准器，其特征在于，所述增益校准值确定模块包括：
计算单元，用于计算第一差值和所述标准增益值的第二差值，作为增益误差；
第一修正单元，用于在所述增益误差的绝对值超出第一校准阈值的情况下，利用所述增益误差对所述初始增益校准值进行修正，得到修正增益校准值；
第二修正单元，用于根据所述修正增益校准值对所述增益误差进行修正，直至增益误差不超出所述第一校准阈值，所述待校准ADC完成校准；
在所述待校准ADC完成校准的情况下，以所述修正增益校准值作为所述待校准ADC的增益校准值；
在所述修正增益校准值的绝对值未超出第一校准阈值的情况下，以所述初始增益校准值作为所述增益校准值。
16.根据权利要求13所述的校准器，其特征在于，还包括：
第一校验模块，用于对在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值进行校验。
17.根据权利要求16所述的校准器，其特征在于，所述第一校验模块包括：
校验单元，用于校验在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值是否有效；
在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效的情况下，对所述增益校准值失效的待校准ADC重新进行增益失配校准；
在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效的情况下，对下一个待校准ADC进行增益失配校准。
18.根据权利要求17所述的校准器，其特征在于，还包括：
第一寄存器模块，用于对进行增益失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识；
所述校验单元包括：
校验子单元，用于校验在所述当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为所述目标标识，若非所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值失效，若为所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的增益校准值有效。
19.根据权利要求13-18任意一项所述的校准器，其特征在于，还包括：
第三计算模块，用于计算所述第一平均值CoDA和所述第二平均值CoDB的均值，作为第三平均值；
第四计算模块，用于计算所述第三平均值与标准值的差值，作为失调值deltaVO，所述标准值为所述待校准ADC在标准直流信号作用下的理想值；
失调校准值确定模块，用于确定根据所述失调值deltaVO，确定所述待校准ADC的失调校准值。
20.根据权利要求19所述的校准器，其特征在于，还包括：
第二校验模块，用于对在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值进行校验。
21.根据权利要求20所述的校准器，其特征在于，所述第二校验模块包括：
校验单元，用于校验在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值是否有效；
在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效的情况下，对所述失调校准值失效的待校准ADC重新进行失调失配校准；
在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效的情况下，对下一个待校准ADC进行失调失配校准。
22.根据权利要求20所述的校准器，其特征在于，还包括：
第二寄存器模块，用于对进行失调失配校准后的待校准ADC的状态标识寄存器的标识字置为目标标识；
所述第二校验模块还包括：
第二校验单元，用于校验在所述当前的待校准ADC之前校准完成的待校准ADC的状态标识寄存器的标识字是否为所述目标标识，若非所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值失效，若为所述目标标识，则在所述当前的待校准ADC之前校准完成的待校准ADC的失调校准值有效。
23.根据权利要求13所述的校准器，其特征在于，所述第二确定模块包括：
第一修正单元，用于在所述失调值deltaVO的绝对值超出校准阈值的情况下，利用所述失调值deltaVO对所述初始失调校准值进行修正，得到修正失调校准值；
第二修正单元，用于根据所述修正失调校准值对所述失调值deltaVO进行修正，直至失调值deltaVO不超出所述校准阈值，所述待校准ADC完成校准；
在所述待校准ADC完成校准的情况下，以所述修正失调校准值作为所述待校准ADC的失调校准值；
在所述失调值deltaVO的绝对值未超出校准阈值的情况下，以所述初始失调校准值作为所述失调校准值。
CN202110796294.3A 2021-07-14 2021-07-14 时间交织adc的增益失配校准方法及校准器 Active CN113595551B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110796294.3A CN113595551B (zh) 2021-07-14 2021-07-14 时间交织adc的增益失配校准方法及校准器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110796294.3A CN113595551B (zh) 2021-07-14 2021-07-14 时间交织adc的增益失配校准方法及校准器

Publications (2)

Publication Number Publication Date
CN113595551A true CN113595551A (zh) 2021-11-02
CN113595551B CN113595551B (zh) 2024-04-05

Family

ID=78247291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110796294.3A Active CN113595551B (zh) 2021-07-14 2021-07-14 时间交织adc的增益失配校准方法及校准器

Country Status (1)

Country Link
CN (1) CN113595551B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115955240A (zh) * 2023-03-13 2023-04-11 江苏润石科技有限公司 时间交织adc的采样误差的校准方法、装置及时间交织adc

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069812A1 (en) * 2011-09-17 2013-03-21 Iq-Analog, Inc. Time-Interleaved Analog-to-Digital Converter for Signals in any Nyquist Zone
US9143147B1 (en) * 2014-07-03 2015-09-22 Keysight Technologies, Inc. Calibration of inter-slice gain and offset errors in time-interleaved analog-to- digital converter
CN105871377A (zh) * 2016-03-24 2016-08-17 南京天易合芯电子有限公司 时域交织模数转换器采样时间失配的校准方法及系统
CN106385257A (zh) * 2016-10-26 2017-02-08 苏州迅芯微电子有限公司 应用于时间交织模数转换器的校准算法
CN108471313A (zh) * 2018-03-12 2018-08-31 东南大学 一种基于数模混合信号的tiadc系统校准方法
CN110048717A (zh) * 2019-03-20 2019-07-23 新岸线(北京)科技集团有限公司 一种实现时间交织模数转换器自校准的方法及装置
CN112994817A (zh) * 2019-12-02 2021-06-18 普源精电科技股份有限公司 基于同步机实现多台信号源同步的系统、方法及校准方法
CN113078881A (zh) * 2021-03-29 2021-07-06 普源精电科技股份有限公司 频响校准电路、芯片及信号处理装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069812A1 (en) * 2011-09-17 2013-03-21 Iq-Analog, Inc. Time-Interleaved Analog-to-Digital Converter for Signals in any Nyquist Zone
US9143147B1 (en) * 2014-07-03 2015-09-22 Keysight Technologies, Inc. Calibration of inter-slice gain and offset errors in time-interleaved analog-to- digital converter
CN105871377A (zh) * 2016-03-24 2016-08-17 南京天易合芯电子有限公司 时域交织模数转换器采样时间失配的校准方法及系统
CN106385257A (zh) * 2016-10-26 2017-02-08 苏州迅芯微电子有限公司 应用于时间交织模数转换器的校准算法
CN108471313A (zh) * 2018-03-12 2018-08-31 东南大学 一种基于数模混合信号的tiadc系统校准方法
CN110048717A (zh) * 2019-03-20 2019-07-23 新岸线(北京)科技集团有限公司 一种实现时间交织模数转换器自校准的方法及装置
CN112994817A (zh) * 2019-12-02 2021-06-18 普源精电科技股份有限公司 基于同步机实现多台信号源同步的系统、方法及校准方法
CN113078881A (zh) * 2021-03-29 2021-07-06 普源精电科技股份有限公司 频响校准电路、芯片及信号处理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115955240A (zh) * 2023-03-13 2023-04-11 江苏润石科技有限公司 时间交织adc的采样误差的校准方法、装置及时间交织adc

Also Published As

Publication number Publication date
CN113595551B (zh) 2024-04-05

Similar Documents

Publication Publication Date Title
US9157939B2 (en) System and device for determining electric voltages
US9362938B2 (en) Error measurement and calibration of analog to digital converters
US20090002212A1 (en) Digital-to-Analogue Converter System with Increased Performance
CN107046424A (zh) 具有双转换的adc后台校准
JP2009118488A (ja) Ｄａ変換装置およびａｄ変換装置
CN107302359B (zh) 高精度逐次逼近结构adc的变权重子dac校正方法
US9912343B1 (en) Analog to digital converter with background calibration techniques
US10153775B1 (en) Phase interpolator
CN103051339A (zh) 一种ad采样值校正方法及系统
US9571117B2 (en) Digital-analog conversion apparatus and method
CN113595551B (zh) 时间交织adc的增益失配校准方法及校准器
CN104467857B (zh) 逐次逼近模数转换器系统
CN102545906B (zh) 电流型数模转换方法和装置
US9813074B2 (en) Calibration of interpolating string digital-to-analog converters
JP4999955B2 (ja) アナログ−デジタル変換器の動作試験方法、アナログ−デジタル変換器およびアナログ−デジタル変換器の動作試験装置
US9325337B1 (en) Self-referenced digital to analog converter
CN113630119B (zh) 时间交织adc的失调失配校准方法及校准器
US10630310B1 (en) Analog signal generation by hardware re-use in sampled circuits
CN115632657A (zh) 校准方法、模数转换器电路、介质及设备
US6163291A (en) Successive approximation analog to digital converter with bit error correction
CN113364461B (zh) 一种待测芯片的模数转换校准方法及系统
US10623011B2 (en) Successive approximation analog-to-digital converter and calibration method thereof
US9479186B1 (en) Gain and offset correction in an interpolation ADC
CN114448435B (zh) 一种比较器阈值误差校准方法、装置、设备及介质
JP5354669B2 (ja) パイプライン型アナログ・ディジタル変換器およびその補正方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant