KR20140069896A - 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 239000010409 thin film Substances 0.000 title claims abstract description 48
- 239000010408 film Substances 0.000 claims abstract description 43
- 230000001681 protective effect Effects 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 251
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 6
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- -1 acryl Chemical group 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000002365 multiple layer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
본 발명은, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층과 연결되며, 서로 마주하도록 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및 상기 액티브층 내로 광이 유입되는 것을 차단하는 차광층을 포함하여 이루어지고, 상기 차광층은 상기 보호막 상에서 상기 액티브층과 오버랩되도록 형성된 제1 차광층, 상기 보호막에 구비된 제1 홀 내부에 형성되어 상기 액티브층의 제1 측면과 대향하는 제2 차광층, 및 상기 보호막에 구비된 제2 홀 내부에 형성되어 상기 액티브층의 제2 측면과 대향하는 제3 차광층을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치에 관한 것으로서,
본 발명은 액티브층 위의 보호막 상에 제1 차광층을 형성하여 액티브층의 상면으로 광이 유입되는 것이 차단되고, 액티브층의 제1 측면 및 제2 측면과 각각 대향하도록 제2 차광층 및 제3 차광층을 형성하여 액티브층의 측면으로 광이 유입되는 것이 차단된다.
본 발명은 액티브층 위의 보호막 상에 제1 차광층을 형성하여 액티브층의 상면으로 광이 유입되는 것이 차단되고, 액티브층의 제1 측면 및 제2 측면과 각각 대향하도록 제2 차광층 및 제3 차광층을 형성하여 액티브층의 측면으로 광이 유입되는 것이 차단된다.
Description
본 발명은 디스플레이 장치에 이용되는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 액티브층으로 유입되는 광을 효과적으로 차단할 수 있는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
이와 같은 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어진다.
이하 도면을 참조로 종래의 박막 트랜지스터에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 게이트 전극(20), 게이트 절연막(30), 액티브층(40), 에치 스톱퍼(50), 소스 전극(62), 드레인 전극(64), 및 보호막(70)을 포함하여 이루어진다.
상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다.
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴 형성되어 있고, 상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 상기 게이트 전극(20)을 상기 액티브층(40)으로부터 절연시킨다.
상기 액티브층(40)은 상기 게이트 절연막(30) 상에 패턴 형성되어 있고, 상기 에치 스톱퍼(50)는 상기 액티브층(40) 상에 패턴 형성되어 있다. 상기 에치 스톱퍼(50)는 상기 소스 전극(62) 및 드레인 전극(64)의 패터닝을 위한 에칭 공정시 상기 액티브층(40)의 채널영역이 에칭되는 것을 방지하는 역할을 한다.
상기 소스 전극(62) 및 드레인 전극(64)은 서로 마주하면서 상기 에치 스톱퍼(50) 상에 패턴 형성되어 있다. 상기 소스 전극(62) 및 드레인 전극(64)은 상기 에치 스톱퍼(50) 상에서부터 상기 액티브층(40)까지 연장되어 있어 상기 액티브층(40)과 직접 연결되어 있다.
상기 보호막(70)은 상기 소스 전극(62) 및 드레인 전극(64)을 포함한 기판 전체 면에 형성되어 있다.
이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 문제점이 있다.
종래의 박막 트랜지스터 기판의 경우, 광이 화살표로 표시된 경로를 통해서 상기 액티브층(40)으로 유입될 수 있다. 이와 같이 광이 액티브층(40)으로 유입되면 박막 트랜지스터의 특성이 변화되는 문제점이 있다.
특히 최근 들어 액티브층(40)으로서 산화물 반도체를 이용하는 방안에 대한 연구가 증가되고 있는데, 산화물 반도체를 상기 액티브층(40)의 재료로 이용할 경우 광에 의해 발생하는 상기와 같은 문제는 더욱 심각해진다.
구체적으로 설명하면, 산화물 반도체는 매우 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있고 비정질 실리콘에 비하여 전자 이동도가 월등히 우수하여 대면적화 및 고해상도에 유리한 반면에, 광에 노출될 경우 쉽게 그 특성이 저하되어 박막 트랜지스터의 Vth가 쉽게 변화되는 문제가 있다. 박막 트랜지스터의 Vth가 일정하게 유지되지 않으면 디스플레이 장치 내의 데이터 신호 오차가 발생 되어 결과적으로 휘도가 불균일하게 되는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 액티브층으로 유입되는 광을 차단할 수 있는 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층과 연결되며, 서로 마주하도록 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및 상기 액티브층 내로 광이 유입되는 것을 차단하는 차광층을 포함하여 이루어지고, 상기 차광층은 상기 보호막 상에서 상기 액티브층과 오버랩되도록 형성된 제1 차광층, 상기 보호막에 구비된 제1 홀 내부에 형성되어 상기 액티브층의 제1 측면과 대향하는 제2 차광층, 및 상기 보호막에 구비된 제2 홀 내부에 형성되어 상기 액티브층의 제2 측면과 대향하는 제3 차광층을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 박막 트랜지스터 기판을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층과 연결되며, 서로 마주하도록 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및 상기 액티브층 내로 광이 유입되는 것을 차단하는 차광층을 포함하여 이루어지고, 상기 차광층은 상기 보호막 상에서 상기 액티브층과 오버랩되도록 형성된 제1 차광층, 상기 보호막에 구비된 제1 홀 내부에 형성되어 상기 액티브층의 제1 측면과 대향하는 제2 차광층, 및 상기 보호막에 구비된 제2 홀 내부에 형성되어 상기 액티브층의 제2 측면과 대향하는 제3 차광층을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 액티브층 위의 보호막 상에 제1 차광층을 형성하여 액티브층의 상면으로 광이 유입되는 것이 차단되고, 액티브층의 제1 측면 및 제2 측면과 각각 대향하도록 제2 차광층 및 제3 차광층을 형성하여 액티브층의 측면으로 광이 유입되는 것이 차단된다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 2b의 A-A라인의 단면에 해당하는 것이다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 2b의 B-B라인의 단면에 해당하는 것이다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 3b의 A-A라인의 단면에 해당하는 것이다.
도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 2b의 A-A라인의 단면에 해당하는 것이다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 2b의 B-B라인의 단면에 해당하는 것이다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 도 3b의 A-A라인의 단면에 해당하는 것이다.
도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
또한, 본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접 연결되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되어 제3의 구성에 의해서 연결되는 경우까지 포함하는 것을 의미한다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 후술하는 도 2b의 A-A라인의 단면에 해당하는 것이고, 도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2b의 B-B라인의 단면에 해당하는 것이다.
도 2a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(110), 게이트 절연막(120), 액티브층(130), 에치 스톱퍼(140), 소스 전극(152), 드레인 전극(154), 보호막(160), 및 차광층(170)을 포함하여 이루어진다.
상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
상기 게이트 전극(110)은 상기 기판(100) 상에 패턴 형성되어 있다.
상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(120)은 상기 게이트 전극(110) 상에 형성되어 있어, 상기 게이트 전극(110)을 상기 액티브층(130)으로부터 절연시킨다.
상기 게이트 절연막(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 액티브층(130)은 상기 게이트 절연막(120) 상에 패턴 형성되어 있다.
상기 액티브층(130)은 상기 게이트 전극(110)과 오버랩되도록 형성되어 있다. 상기 액티브층(130)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 에치 스톱퍼(140)는 상기 액티브층(130) 상에 패턴 형성되어 있다.
상기 에치 스톱퍼(140)는 상기 소스 전극(152) 및 드레인 전극(154)의 패터닝을 위한 에칭 공정시 상기 액티브층(130)의 채널영역이 에칭되는 것을 방지하는 역할을 한다. 이와 같은 역할을 하는 에치 스톱퍼(140)은 상기 액티브층(130)의 중앙측 영역 상에 형성되고 상기 액티브층(130)의 제1 측면(예로서, 좌 측면)(130a) 및 제2 측면(예로서, 우 측면)(130b) 영역에는 형성되지 않는다.
상기 에치 스톱퍼(140)는 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 에치 스톱퍼(140)는 경우에 따라서 생략하는 것도 가능하다.
상기 소스 전극(152) 및 드레인 전극(154)은 서로 마주하면서 상기 에치 스톱퍼(140) 상에 패턴 형성되어 있다.
상기 소스 전극(152) 및 드레인 전극(154)은 상기 에치 스톱퍼(140) 상에서부터 상기 액티브층(130)의 제1 측면(130a) 및 제2 측면(130b) 영역을 경유하여 상기 게이트 절연막(120)까지 연장될 수 있다. 따라서, 상기 소스 전극(152)은 상기 액티브층(130)의 제1 측면(130a) 영역과 직접 연결되어 있고, 상기 드레인 전극(154)은 상기 액티브층(130)의 제2 측면(130b) 영역과 직접 연결되어 있다.
상기 소스 전극(152) 및 드레인 전극(154)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 보호막(160)은 상기 소스 전극(152) 및 드레인 전극(154) 상에 형성되어 있다.
상기 보호막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 차광층(170)은 상기 액티브층(130)으로 광이 유입되는 것을 차단하는 역할을 한다. 보다 구체적으로, 상기 차광층(170)은 상기 액티브층(130)의 상면(130e) 방향, 제1 측면(130a) 방향, 및 제2 측면(130b) 방향으로 광이 유입되는 것을 차단한다.
이와 같은 광 차단 역할을 수행하기 위해서, 상기 차광층(170)은 제1 차광층(171), 제2 차광층(172), 및 제3 차광층(173)을 포함하여 이루어진다.
상기 제1 차광층(171)은 상기 액티브층(130)의 위쪽에 형성되어 상기 액티브층(130)의 상면(130e) 방향으로 광이 유입되는 것을 차단한다. 따라서, 상기 제1 차광층(171)은 상기 보호막(160) 상에서 상기 액티브층(130)과 오버랩되도록 형성되며, 특히, 상기 액티브층(130) 보다 넓은 면적을 가지면서 패턴 형성되어 있다.
상기 제2 차광층(172)은 상기 액티브층(130)의 제1 측면(130a) 쪽에 형성되어 상기 액티브층(130)의 제1 측면(130a) 방향으로 광이 유입되는 것을 차단한다. 따라서, 상기 제2 차광층(172)은 상기 액티브층(130)의 제1 측면(130a)과 대향할 수 있도록 상기 보호막(160)에 구비된 제1 홀(H1) 내에 형성된다. 즉, 상기 제2 차광층(172)은 상기 제1 차광층(171)의 일단에서부터 상기 제1 홀(H1) 내부까지 연장되어 있다. 여기서, 상기 제1 홀(H1)이 상기 보호막(160) 및 그 아래의 게이트 절연막(120)에 함께 형성됨으로써, 상기 제2 차광층(172)이 상기 제1 홀(H1)을 통해서 상기 게이트 전극(110)과 연결될 수 있다.
이와 같이, 제1 홀(H1)이 상기 보호막(160) 및 게이트 절연막(120)에 함께 형성되어 상기 제2 차광층(172)이 상기 게이트 전극(110)과 연결되면 보다 완벽한 차광효과를 얻을 수 있고, 또한, 박막 트랜지스터의 전류 구동 능력이 향상될 수 있다. 즉, 상기 차광층(170)을 도전성 재료로 형성하고 이와 같은 도전성 재료의 차광층(170)을 상기 게이트 전극(110)과 연결하게 되면, 이중(Double) 게이트 전극 구조를 이루게 되어 박막 트랜지스터의 전류 구동 능력이 향상될 수 있다.
상기 제3 차광층(173)은 상기 액티브층(130)의 제2 측면(130b) 쪽에 형성되어 상기 액티브층(130)의 제2 측면(130b) 방향으로 광이 유입되는 것을 차단한다. 따라서, 상기 제3 차광층(173)은 상기 액티브층(130)의 제2 측면(130b)과 대향할 수 있도록 상기 보호막(160)에 구비된 제2 홀(H2) 내에 형성된다. 즉, 상기 제3 차광층(173)은 상기 제1 차광층(171)의 타단에서부터 상기 제2 홀(H2) 내부까지 연장되어 있다. 여기서, 상기 제2 홀(H2)이 상기 보호막(160) 및 그 아래의 게이트 절연막(120)에 함께 형성됨으로써, 상기 제3 차광층(173)이 상기 제2 홀(H2)을 통해서 상기 게이트 전극(110)과 연결될 수 있다.
이와 같이, 제2 홀(H2)이 상기 보호막(160) 및 게이트 절연막(120)에 함께 형성되어 상기 제3 차광층(173)이 상기 게이트 전극(110)과 연결되면, 보다 완벽한 차광효과를 얻을 수 있고, 또한, 박막 트랜지스터의 전류 구동 능력이 향상될 수 있다.
상기 차광층(170)은 차광 효과를 가진 재료라면 어느 것이나 이용될 수 있지만, 전술한 바와 같은 이중 게이트 전극 구조를 이루기 위해서는 도전성 재료로 이루어진 것이 바람직하다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도로서, 도 2b에는 게이트 전극(110), 액티브층(130), 에치 스톱퍼(140), 소스 전극(152), 드레인 전극(154), 및 차광층(170) 만을 도시하였다.
도 2b에서 알 수 있듯이, 상기 게이트 전극(110)의 중앙 측 상에 액티브층(130)이 형성되어 있다. 상기 액티브층(130)은 제1 측면(예로서, 좌 측면)(130a), 제2 측면(예로서, 우 측면)(130b), 제3 측면(예로서, 상 측면)(130c), 및 제4 측면(예로서, 하 측면)(130d)을 구비한 사각형 구조로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 액티브층(130)의 중앙 측 상에는 에치 스톱퍼(140)가 형성되어 있다. 편의상 상기 에치 스톱퍼(140)는 점선으로 표시하였다.
상기 소스 전극(152) 및 드레인 전극(154)은 서로 마주하도록 형성되어 있다. 상기 소스 전극(152)은 상기 에치 스톱퍼(140) 및 상기 액티브층(130)의 일 측, 예로서 좌측 부분과 오버랩되도록 형성되어 있고, 상기 드레인 전극(152)은 상기 에치 스톱퍼(140) 및 상기 액티브층(130)의 타 측, 예로서 우측 부분과 오버랩되도록 형성되어 있다.
특히, 상기 소스 전극(152)은 상기 액티브층(130)의 하 측면(130d)과 대향하도록 연장된 돌기부(152a)를 구비하고 있어, 상기 돌기부(152a)에서 의해서 상기 액티브층(130)의 하 측면(130d)을 통해서 광이 상기 액티브층(130) 내로 유입되는 것을 차단한다.
또한, 상기 드레인 전극(154)은 상기 액티브층(130)의 상 측면(130c)과 대향하도록 연장된 돌기부(154a)를 구비하고 있어, 상기 돌기부(154a)에서 의해서 상기 액티브층(130)의 상 측면(130c)을 통해서 광이 상기 액티브층(130) 내로 유입되는 것을 차단한다.
후술하는 바와 같이, 차광층(170)은 상기 액티브층(130)의 좌 측면(130a) 및 우 측면(130b)을 통해서 광이 액티브층(130) 내로 유입되는 것을 차단할 수 있지만, 그 구조상 상기 액티브층(130)의 하 측면(130d) 및 상 측면(130c)을 통해서 광이 액티브층(130) 내로 유입되는 것은 차단하지 못한다.
이와 같이 차광층(170)이 차단하지 못하는 상기 액티브층(130)의 하 측면(130d) 및 상 측면(130c)은, 상기 소스 전극(152) 및 드레인 전극(154)에 의해서 차단된다. 그러나, 상기 소스 전극(152)과 드레인 전극(154)은 서로 소정의 이격 공간을 가지면서 마주하고 있기 때문에, 상기 소스 전극(152)과 드레인 전극(154) 사이의 이격 공간을 통해서 광이 상기 액티브층(130) 내로 유입되는 것은 차단할 수 없다. 따라서, 상기 돌기부(152a, 154a)는 상기 소스 전극(152)과 드레인 전극(154) 사이의 이격 공간을 가리도록 상기 소스 전극(152) 또는 드레인 전극(154)에서 연장되어 있다.
결국, 상기 소스 전극(152)에 돌기부(152a)을 형성하고 상기 드레인 전극에 돌기부(154a)를 형성함으로써, 광이 상기 액티브층(130)의 하 측면(130d) 및 상 측면(130c)을 통해서, 보다 구체적으로는 상기 액티브층(130)의 하 측면(130d) 및 상 측면(130c) 중에서 상기 소스 전극(152)과 드레인 전극(154) 사이의 이격 공간에 해당하는 영역을 통해서 액티브층(130) 내로 유입되는 것을 차단하도록 한 것이다.
한편, 도 2b에는 소스 전극(152)에 구비된 돌기부(152a)가 상기 액티브층(130)의 하 측면(130d)을 통해서 광이 상기 액티브층(130) 내로 유입되는 것을 차단하고, 드레인 전극(154)에 구비된 돌기부(154a)가 상기 액티브층(130)의 상 측면(130c)을 통해서 광이 상기 액티브층(130) 내로 유입되는 것을 차단하는 모습을 도시하였지만, 그 반대의 경우도 가능하다. 또한, 드레인 전극(154)에는 돌기부를 형성하지 않고 소스 전극(152)에 두 개의 돌기부를 형성하여 하나의 돌기부는 상기 액티브층(130)의 하 측면(130d)을 나머지 돌기부는 상기 액티브층(130)의 상 측면(130c)을 가리도록 형성할 수 있다. 또한, 소스 전극(152)에는 돌기부를 형성하지 않고 드레인 전극(154)에 두 개의 돌기부를 형성하여 하나의 돌기부는 상기 액티브층(130)의 하 측면(130d)을 나머지 돌기부는 상기 액티브층(130)의 상 측면(130c)을 가리도록 형성할 수도 있다.
박막 트랜지스터 기판이 액정표시장치에 적용될 경우, 상기 소스 전극(152)은 데이터 라인과 연결되고, 상기 드레인 전극(154)은 화소 전극과 연결된다.
또한, 박막 트랜지스터 기판이 유기발광장치에 적용될 경우, 상기 소스 전극(152)은 화소 전극에 연결되고, 상기 드레인 전극(154)은 전원(VDD)에 연결될 수 있다.
상기 차광층(170)은 상기 액티브층(130)을 가리도록 상기 액티브층(130)과 오버랩되도록 형성되어 있다. 특히, 상기 액티브층(130)과 오버랩되도록 상기 액티브층(130) 상에 형성되는 제1 차광층(171)은 상기 액티브층(130) 보다 넓은 면적을 가지도록 패턴 형성되어 있다.
상기 차광층(170)은 제1 홀(H1) 내에 형성된 제2 차광층(172) 및 제2 홀(H2) 내에 형성된 제3 차광층(173)을 구비하고 있다.
상기 제2 차광층(172)은 상기 액티브층(130)의 좌 측면(130a)을 통해서 광이 액티브층(130) 내로 유입되는 것을 차단하고, 상기 제3 차광층(173)은 상기 액티브층(130)의 우 측면(130b)을 통해서 광이 액티브층(130) 내로 유입되는 것을 차단한다.
이를 위해서, 상기 액티브층(130)의 좌 측면(130a)과 대향하는 제2 차광층(172)의 길이(L1)는 상기 액티브층(130)의 좌 측면(130a)의 길이(D1)와 같거나 그보다 크다. 상기 액티브층(130)의 좌 측면(130a)과 대향하는 제1 홀(H1)의 길이 또한 상기 액티브층(130)의 좌 측면(130a)의 길이(D1)와 같거나 그보다 크다.
또한, 상기 액티브층(130)의 우 측면(130b)과 대향하는 제3 차광층(173)의 길이(L2)는 상기 액티브층(130)의 우 측면(130b)의 길이(D2)와 같거나 그보다 크다. 상기 액티브층(130)의 우 측면(130b)과 대향하는 제2 홀(H2)의 길이 또한 상기 액티브층(130)의 우 측면(130b)의 길이(D2)와 같거나 그보다 크다.
도 2c는 도 2b의 B-B라인의 단면도로서, 도 2c에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에는 게이트 절연막(120)이 형성되어 있고, 상기 게이트 절연막(120) 상에는 액티브층(130)이 형성되어 있고, 상기 액티브층(130) 상에는 에치 스톱퍼(140)가 형성되어 있다.
또한, 상기 게이트 절연막(120) 상에는 소스 전극의 돌기부(152a) 및 드레인 전극의 돌기부(154a)가 형성되어 있다. 상기 소스 전극의 돌기부(152a)는 상기 액티브층(130)의 제4 측면(예로서, 하 측면)(130d)과 대향하고 있고, 상기 드레인 전극의 돌기부(154a)는 상기 액티브층(130)의 제3 측면(예로서, 상 측면)(130c)과 대향하고 있다.
상기 돌기부(152a, 154a) 및 에치 스톱퍼(140) 상에는 보호막(160)이 형성되어 있고, 상기 보호막(160) 상에는 차광층(170)이 형성되어 있다. 상기 차광층(170)은 상기 액티브층(130)의 상면(130e)으로 광이 유입되는 것을 차단하는 제1 차광층(171)을 포함한다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 후술하는 도 3b의 A-A라인의 단면에 해당하는 것이고, 도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 전술한 실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는, 전술한 실시예와 동일한 구성에 대한 중복되는 설명은 생략하기로 한다.
도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에 게이트 절연막(120)이 형성되어 있고, 상기 게이트 절연막(120) 상에 액티브층(130)이 형성되어 있고, 상기 액티브층(130) 상에 에치 스톱퍼(140)가 형성되어 있다.
상기 에치 스톱퍼(140)는 제1 에치 스톱퍼(141) 및 제2 에치 스톱퍼(142)로 이루어진다. 상기 제1 에치 스톱퍼(141) 및 제2 에치 스톱퍼(142)는 서로 소정 간격으로 이격되어 있다. 상기 제1 에치 스톱퍼(141) 및 제2 에치 스톱퍼(142)는 상기 액티브층(130)의 상면(130e) 중앙 영역, 제1 측면(예로서, 좌 측면)(130a) 영역, 및 제2 측면(예로서, 우 측면)(130b) 영역에는 형성되지 않는다.
상기 에치 스톱퍼(140) 상에는 소스 전극(152x, 152y) 및 드레인 전극(154)이 서로 마주하면서 형성되어 있다.
상기 소스 전극(152x, 152y)은 제1 소스 전극(152x) 및 제2 소스 전극(152y)으로 이루어진다. 상기 제1 소스 전극(152x)은 상기 제1 에치 스톱퍼(141) 상에서부터 상기 액티브층(130)의 제1 측면(130a) 영역을 경유하여 상기 게이트 절연막(120)까지 연장되어 있다. 상기 제2 소스 전극(152y)은 상기 제2 에치 스톱퍼(142) 상에서부터 상기 액티브층(130)의 제2 측면(130b) 영역을 경유하여 상기 게이트 절연막(120)까지 연장되어 있다.
상기 드레인 전극(154)은 상기 제1 에치 스톱퍼(141) 상에서부터 상기 액티브층(130)의 상면(130e) 영역을 경유하여 상기 제2 에치 스톱퍼(142) 까지 연장되어 있다.
한편, 도시한 바와 같이, 소스 전극(152x, 152y)이 제1 소스 전극(152x) 및 제2 소스 전극(152y)으로 이루어짐으로써, 제1 소스 전극(152x), 드레인 전극(154), 및 제2 소스 전극(152y)이 순서대로 이격 형성될 수 있지만, 반드시 그에 한정되는 것은 아니고, 드레인 전극(154)이 제1 드레인 전극 및 제2 드레인 전극으로 이루어짐으로써, 제1 드레인 전극, 소스 전극, 및 제2 드레인 전극이 순서대로 이격 형성될 수도 있다.
상기 소스 전극(152x, 152y) 및 드레인 전극(154) 상에는 보호막(160)이 형성되어 있고, 상기 보호막(160) 상에는 차광층(170)이 형성되어 있다.
상기 차광층(170)은 상기 액티브층(130)의 상면(130e) 상에 형성된 제1 차광층(170), 상기 액티브층(130)의 제1 측면(130a)과 대향할 수 있도록 상기 보호막(160)의 제1 홀(H1) 내에 형성된 제2 차광층(172), 상기 액티브층(130)의 제2 측면(130b)과 대향할 수 있도록 상기 보호막(160)의 제2 홀(H2) 내에 형성된 제3 차광층(173)을 포함하여 이루어진다.
이와 같은 도 3a에 따른 박막 트랜지스터 기판은 전술한 도 2a에 따른 박막 트랜지스터 기판에 비하여 스토리지 커패시턴스(Storage Capacitance)가 증가하는 이점이 있다.
도 3b에서 알 수 있듯이, 상기 게이트 전극(110)의 중앙 측 상에 액티브층(130)이 형성되어 있고, 상기 액티브층(130) 상에는 제1 에치 스톱퍼(141) 및 제2 에치 스톱퍼(142)가 서로 이격 형성되어 있다. 편의상 상기 제1 에치 스톱퍼(141) 및 제2 에치 스톱퍼(142)는 점선으로 표시하였다.
제1 소스 전극(152x), 드레인 전극(154), 및 제2 소스 전극(152y)은 서로 마주하면서 소정 간격으로 이격 형성되어 있다.
상기 제1 소스 전극(152x)은 상기 액티브층(130)의 좌측 부분과 오버랩되도록 형성되어 있고, 상기 드레인 전극(154)은 상기 액티브층(130)의 중앙측 부분과 오버랩되도록 형성되어 있고, 상기 제2 소스 전극(152y)은 상기 액티브층(130)의 우측 부분과 오버랩되도록 형성되어 있다.
특히, 상기 제1 소스 전극(152x)은 상기 액티브층(130)의 하 측면(130d)과 대향하도록 연장된 돌기부(152a)를 구비하고 있고, 상기 제2 소스 전극(152y)은 상기 액티브층(130)의 상 측면(130c)과 대향하도록 연장된 돌기부(152a)를 구비하고 있다.
상기 드레인 전극(154)은 상기 액티브층(130)의 상 측면(130c) 및 하 측면(130d)과 대향하도록 연장된 돌기부(154a)를 각각 구비하고 있다.
상기 돌기부(152a, 154a)는 상기 제1 소스 전극(152x)과 드레인 전극(154) 사이의 이격 공간을 가리거나 또는 상기 제2 소스 전극(152y)과 드레인 전극(154) 사이의 이격 공간을 가리도록 형성되어 있다.
전술한 실시예와 유사하게, 상기 제1 소스 전극(152x) 및 제2 소스 전극(152y)에 돌기부를 형성하지 않고 상기 드레인 전극(154)에만 돌기부를 형성하는 것도 가능하고, 그 반대도 가능하다.
상기 제1 소스 전극(152x) 및 제2 소스 전극(152y)은 서로 전기적으로 연결되어 있다.
한편, 전술한 바와 같이, 드레인 전극(154)이 제1 드레인 전극 및 제2 드레인 전극으로 이루어짐으로써, 제1 드레인 전극, 소스 전극, 및 제2 드레인 전극이 순서대로 이격 형성된 경우에는, 상기 제1 드레인 전극과 제2 드레인 전극이 서로 전기적으로 연결되어 있으며, 이와 같은 제1 드레인 전극과 제2 드레인 전극이 화소 전극과 연결된다.
차광층(170)은 상기 액티브층(130)을 가리도록 상기 액티브층(130)과 오버랩되는 제1 차광층(171), 제1 홀(H1) 내에 형성된 제2 차광층(172) 및 제2 홀(H2) 내에 형성된 제3 차광층(173)을 포함하고 있다.
상기 제2 차광층(172)은 상기 액티브층(130)의 좌 측면(130a)을 통해서 광이 액티브층(130) 내로 유입되는 것을 차단하고, 상기 제3 차광층(173)은 상기 액티브층(130)의 우 측면(130b)을 통해서 광이 액티브층(130) 내로 유입되는 것을 차단한다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2a에 따른 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는, 전술한 도 2a에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 평탄화층(180), 뱅크층(190), 하부 전극(200), 발광부(210), 및 상부 전극(220)을 추가로 포함하여 이루어진다.
상기 평탄화층(180)은 상기 차광층(170) 상에 형성되어 있다. 이와 같은 평탄화층(180)은 유기 절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 뱅크층(190)은 상기 평탄화층(180) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(190)은 광이 투과되는 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(190)에 의해 둘러싸여 있다.
이와 같은 뱅크층(190)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 하부 전극(200)은 상기 평탄화층(180) 상에 형성되며, 특히, 상기 뱅크층(190)에 의해 둘러싸인 화소 영역에 형성된다. 도시되지는 않았지만, 상기 하부 전극(200)은 드레인 전극(154)과 전기적으로 연결되어 있다.
상기 발광부(210)는 상기 하부 전극(200) 상에 형성되어 있다. 상기 발광부(210)는 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(210)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 상부 전극(220)은 상기 발광부(210) 상에 형성되어 있다. 이와 같은 상부 전극(220)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(210) 뿐만 아니라 상기 뱅크층(190)을 포함한 기판 전체 면에 형성될 수 있다.
도시하지는 않았지만, 전술한 도 3a에 따른 박막 트랜지스터 기판이 적용된 유기발광장치도 본 발명의 범위 내에 있다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치에 관한 것이다.
도 5에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 2a에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(300), 및 상기 양 기판 사이에 형성된 액정층(400)을 포함하여 이루어진다.
도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 액정을 구동하기 위한 화소 전극 및 공통 전극이 형성될 수 있다.
상기 대향 기판(300)은 도시하지는 않았지만 블랙 매트릭스 및 컬러 필터층을 포함하여 이루어질 수 있다. 상기 블랙 매트릭스는 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조 사이 영역에 형성된다.
본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다.
도시하지는 않았지만, 전술한 도 3a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치도 본 발명의 범위 내에 있다.
100: 기판 110: 게이트 전극
120: 게이트 절연막 130: 액티브층
140: 에치 스톱퍼 152: 소스 전극
154: 드레인 전극 160: 보호막
170: 차광층
120: 게이트 절연막 130: 액티브층
140: 에치 스톱퍼 152: 소스 전극
154: 드레인 전극 160: 보호막
170: 차광층
Claims (10)
- 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층과 연결되며, 서로 마주하도록 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및
상기 액티브층 내로 광이 유입되는 것을 차단하는 차광층을 포함하여 이루어지고,
상기 차광층은 상기 보호막 상에서 상기 액티브층과 오버랩되도록 형성된 제1 차광층, 상기 보호막에 구비된 제1 홀 내부에 형성되어 상기 액티브층의 제1 측면과 대향하는 제2 차광층, 및 상기 보호막에 구비된 제2 홀 내부에 형성되어 상기 액티브층의 제2 측면과 대향하는 제3 차광층을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제2 차광층은 상기 제1 차광층의 일단에서부터 상기 제1 홀 내부까지 연장되어 있고, 상기 제3 차광층은 상기 제1 차광층의 타단에서부터 상기 제2 홀 내부까지 연장되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 홀 및 제2 홀은 상기 보호막 아래의 상기 게이트 절연막에 추가로 형성되고, 상기 제2 차광층 및 제3 차광층은 각각 상기 게이트 전극과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 차광층은 도전성 재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 액티브층의 제1 측면과 대향하는 제2 차광층의 길이는 상기 액티브층의 제1 측면의 길이와 같거나 그보다 크고,
상기 액티브층의 제2 측면과 대향하는 제3 차광층의 길이는 상기 액티브층의 제2 측면의 길이와 같거나 그보다 큰 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극 중 적어도 하나의 전극은 상기 액티브층의 제3 측면 및 제4 측면 중 적어도 하나의 측면과 대향하도록 연장된 돌기부를 추가로 구비하고 있는 것을 특징으로 하는 박막 트랜지스터 기판. - 제6항에 있어서,
상기 돌기부는 상기 소스 전극 및 드레인 전극 사이의 이격 공간을 가리도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 액티브층과 상기 소스 전극 사이 및 상기 액티브층과 상기 드레인 전극 사이에 에치 스톱퍼가 추가로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제8항에 있어서,
상기 에치 스톱퍼는 소정 간격으로 이격된 제1 에치 스톱퍼 및 제2 에치 스톱퍼로 이루어지고,
상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 전극은 제1 전극 및 제2 전극으로 이루어지고, 상기 제1 전극은 상기 제1 에치 스톱퍼 상에서부터 상기 액티브층의 제1 측면 영역으로 연장되고, 상기 제2 전극은 상기 제2 에치 스톱퍼 상에서부터 상기 액티브층의 제2 측면 영역으로 연장된 것을 특징으로 하는 박막 트랜지스터 기판. - 박막 트랜지스터 기판을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은,
기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층과 연결되며, 서로 마주하도록 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 형성된 보호막; 및
상기 액티브층 내로 광이 유입되는 것을 차단하는 차광층을 포함하여 이루어지고,
상기 차광층은 상기 보호막 상에서 상기 액티브층과 오버랩되도록 형성된 제1 차광층, 상기 보호막에 구비된 제1 홀 내부에 형성되어 상기 액티브층의 제1 측면과 대향하는 제2 차광층, 및 상기 보호막에 구비된 제2 홀 내부에 형성되어 상기 액티브층의 제2 측면과 대향하는 제3 차광층을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120137742A KR102050460B1 (ko) | 2012-11-30 | 2012-11-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120137742A KR102050460B1 (ko) | 2012-11-30 | 2012-11-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140069896A true KR20140069896A (ko) | 2014-06-10 |
| KR102050460B1 KR102050460B1 (ko) | 2019-11-29 |
Family
ID=51124910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120137742A KR102050460B1 (ko) | 2012-11-30 | 2012-11-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102050460B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9748321B2 (en) | 2015-07-28 | 2017-08-29 | Samsung Display Co., Ltd. | Organic light-emitting diode display |
| WO2020088236A1 (zh) * | 2018-11-01 | 2020-05-07 | 京东方科技集团股份有限公司 | 基板及其制作方法以及透明显示装置 |
| CN111834465A (zh) * | 2019-12-09 | 2020-10-27 | 云谷（固安）科技有限公司 | 阵列基板、显示面板及显示装置 |
| CN112038288A (zh) * | 2020-11-04 | 2020-12-04 | 成都中电熊猫显示科技有限公司 | 阵列基板的制作方法及阵列基板 |
| WO2024040843A1 (zh) * | 2022-08-23 | 2024-02-29 | 惠科股份有限公司 | 显示面板及其驱动基板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210070462A (ko) | 2019-12-04 | 2021-06-15 | 삼성디스플레이 주식회사 | 표시장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8130333B2 (en) * | 2010-03-08 | 2012-03-06 | Seiko Epson Corporation | Electric optical device and electronic device |
-
2012
- 2012-11-30 KR KR1020120137742A patent/KR102050460B1/ko active IP Right Grant
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| CN112038288B (zh) * | 2020-11-04 | 2021-02-02 | 成都中电熊猫显示科技有限公司 | 阵列基板的制作方法及阵列基板 |
| WO2024040843A1 (zh) * | 2022-08-23 | 2024-02-29 | 惠科股份有限公司 | 显示面板及其驱动基板 |
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| Publication number | Publication date |
|---|---|
| KR102050460B1 (ko) | 2019-11-29 |
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