KR20140061815A - Array substrate for liquid crystal display - Google Patents

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Abstract

One embodiment of the present invention relates to an array substrate for a liquid crystal display device which includes an integrated circuit chip in a non-display region and a pad part which is located near the integrated circuit chip and is used for testing lighting. The array substrate comprises a connection line which connects the integrated circuit chip to a gate line in the non-display region, an extension line which is connected to the connection line through a first contact part and is branched from the connection line, and a pad for a gate which is formed on one end of the extension line.

Description

액정표시 장치용 어레이 기판{Array substrate for liquid crystal display}[0001] The present invention relates to an array substrate for a liquid crystal display,

본 발명은 액정표시 장치용 어레이 기판에 관한 것으로, 특히 점등 검사에서 사용되는 패드부의 구조를 개선한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a liquid crystal display, and more particularly to a technique for improving the structure of a pad portion used in a lighting test.

일반적으로 액정표시장치(Liquid Crystal Display)는 매트릭스(Matrix) 형태로 배열된 액정 셀들의 광투과율을 화상신호 정보에 따라 조절하여 원하는 화상을 표시하는 장치로서, 백라이트 유닛에서 공급되는 빛을 이용해서 액정표시 패널이 영상을 표시한다.BACKGROUND ART In general, a liquid crystal display (LCD) is a device for displaying a desired image by adjusting the light transmittance of liquid crystal cells arranged in a matrix according to image signal information, The display panel displays the image.

액정표시 패널(75)은 도 1에서 예시하는 바처럼 복수의 TFT(thin film transistor, 박막 트랜지스터)가 집적화된 어레이 기판(73), 이 어레이 기판(73) 위에 합착돼 컬러를 구현하는 컬러필터기판(71)과 이 기판들(71, 73) 사이에 주입되는 액정(미도시)을 포함한다. 집적회로 칩(77)은 컬러필터기판(71)과 어레이 기판(73)이 엇갈려 배치돼서 어레이 기판(73)의 일부가 노출된 가장자리에 실장되어 액정표시 패널(75)을 제어한다.The liquid crystal display panel 75 includes an array substrate 73 on which a plurality of TFTs (thin film transistors) are integrated as illustrated in FIG. 1, a color filter substrate And a liquid crystal (not shown) injected between the substrate 71 and the substrate 71. The integrated circuit chip 77 is mounted on the edge where the color filter substrate 71 and the array substrate 73 are staggered and a part of the array substrate 73 is exposed to control the liquid crystal display panel 75.

어레이 기판(73)은 매트릭스상의 박막 트랜지스터가 형성되어 있는 투명한 유리 기판이며, 각 액정셀에 형성된 TFT의 소스 단자에는 데이터 라인이 연결되고, 게이트 단자에는 게이트 라인이 연결된다. 데이터 라인과 게이트 라인은 집적회로 칩(77)에 연결되어 있다. 그리고, 집적회로 칩(77)의 한쪽에는 가요성 인쇄회로기판(미도시)이 연결되어 가요성 인쇄회로기판(미도시)으로부터 전기적인 신호가 입력되면, 집적회로 칩(77)을 통해서 각 데이터 라인과 게이트 라인에 전기적인 신호가 입력되고, 각 화소에 배치된 TFT를 턴 온 또는 턴 오프해 각 화소로 구동전압을 인가하거나 차단하도록 동작된다.The array substrate 73 is a transparent glass substrate on which a thin film transistor on a matrix is formed. A data line is connected to a source terminal of a TFT formed in each liquid crystal cell, and a gate line is connected to a gate terminal. The data line and the gate line are connected to the integrated circuit chip 77. When a flexible printed circuit board (not shown) is connected to one side of the integrated circuit chip 77 and an electrical signal is input from a flexible printed circuit board (not shown), the data An electric signal is inputted to the line and the gate line, and the TFT disposed in each pixel is turned on or off to apply or cut the driving voltage to each pixel.

어레이 기판(73) 위에는 컬러필터기판(71)이 합착된다. 컬러필터기판(71)은 광이 통과하면서 소정의 색이 발현되는 색화소인 RGB 화소가 박막 공정에 의해 형성된 기판이다. 컬러필터기판(71) 및 어레이 기판(73)의 표면에는 편광판(미도시)이 부착되어 광을 편광시킨다.On the array substrate 73, a color filter substrate 71 is attached. The color filter substrate 71 is a substrate on which R, G, and B pixels, which are color pixels through which light passes and a predetermined color is expressed, are formed by a thin film process. A polarizing plate (not shown) is attached to the surface of the color filter substrate 71 and the array substrate 73 to polarize the light.

한편, 이처럼 구성되는 액정표시 패널(75)이 완성된 후에는 점등 검사를 실시해서 액정표시 패널(75)이 제대로 동작하는지를 검사한다. 일반적으로 오토 프로브 검사라고 일컫는 이 검사는 탐침을 액정표시 패널(75)에 마련된 검사용 패드부(79)에 접촉시켜 검사에 필요한 신호를 데이터 라인과 게이트 라인에 인가해 각 액정셀을 구동시킨다.On completion of the liquid crystal display panel 75 having the above-described structure, a lighting test is performed to check whether the liquid crystal display panel 75 operates properly. This inspection, generally referred to as an auto-probe inspection, brings the probe into contact with the inspection pad portion 79 provided on the liquid crystal display panel 75, and applies a signal necessary for inspection to the data lines and the gate lines to drive each liquid crystal cell.

검사용 패드부(79)는 집적회로 칩(79)의 양쪽에 이웃하게 마련돼 있다.The inspecting pads 79 are provided on both sides of the integrated circuit chip 79.

이 검사용 패드부(79)는 집적회로 칩(79)과 데이터 라인 사이에 마련된 데이터용 패드(79a)와 집적회로 칩(79)과 게이트 라인 사이에 마련된 게이트용 패드(79b)를 포함한다.The inspection pad section 79 includes a data pad 79a provided between the integrated circuit chip 79 and the data line and a gate pad 79b provided between the integrated circuit chip 79 and the gate line.

데이트용 패드(79a)는 집적회로 칩(79)과 데이터 라인 사이에 형성되지 않고 별도의 테스트 라인(791)을 통해서 한쪽으로는 집적회로 칩(79)과 연결되고, 다른 한쪽으로는 데이터 라인에 연결된다. 따라서, 점등 검사를 실시하고, 검사가 끝난 후에는 이 테스트 라인을 인위적으로 절단하기만 하면, 데이트용 패드(79a)로 인한 문제는 발생하지 않는다.The data pad 79a is not formed between the integrated circuit chip 79 and the data line but is connected to the integrated circuit chip 79 on one side via a separate test line 791 and on the other side to the data line . Therefore, if the lighting test is performed and the test line is artificially cut after the inspection, the problem caused by the date pad 79a does not occur.

이와 비교해서, 게이트용 패드(79b)는 집적회로 칩(79)과 게이트 라인을 바로 연결하는 라인에 형성돼 있어, 점등 검사가 끝난 후에도 게이트용 패드(79b)를 회로적으로 분리할 수가 없고, 따라서 이 게이트용 패드(79b)에 문제가 생기면 액정표시 패널(75)이 제대로 동작하지 않는 문제가 있다.In comparison, the gate pad 79b is formed on the line connecting the integrated circuit chip 79 and the gate line, so that the gate pad 79b can not be separated in a circuit after the lighting test, Therefore, if there is a problem with the gate pad 79b, there is a problem that the liquid crystal display panel 75 does not operate properly.

도 2는 종래 기술에 따른 게이트용 패드(79b)의 단면 모습을 보여준다. 도 2에서, 게이트용 패드(79b)는 게이트 라인 형성할 때 같은 게이트 금속으로 이뤄진 제1 전극(110)이 기판(100) 위에 형성되고, 그 위를 게이트 절연막(120), 화소전극층(130), 그리고 층간절연막(140)이 순차적으로 적층 형성돼 있다. 제1 전극(110)은 게이트 절연막(120), 제1 투명전극층(130), 층간절연막(140)을 관통하는 접촉구(CH)에 의해 노출되고, 접촉구(CH)의 경사면과 노출된 제1 전극(110))위로 제2 전극(150)이 형성돼 제1 배선(110)이 대기 중에 노출되는 것을 방지하도록 구성돼 있다. 제2 전극(150)은 투명전극으로 공통전극 형성할 때 같이 형성된다.Fig. 2 shows a cross-sectional view of a pad 79b for a gate according to the prior art. 2, the gate pad 79b has a structure in which a first electrode 110 made of the same gate metal is formed on the substrate 100 and a gate insulating layer 120, a pixel electrode layer 130, And an interlayer insulating film 140 are sequentially stacked. The first electrode 110 is exposed by a contact hole CH passing through the gate insulating layer 120, the first transparent electrode layer 130 and the interlayer insulating layer 140. The exposed portion of the contact hole CH, The second electrode 150 is formed on the first electrode 110 and the second electrode 150 to prevent the first wiring 110 from being exposed to the atmosphere. The second electrode 150 is formed when a common electrode is formed as a transparent electrode.

이처럼 구성되는 게이트용 패드(79b)는 점등 검사시, 탐침(1)과 빈번히 접촉하게 되는데, 탐침(1)이 뾰족해 이 과정에서 제2 전극(150)이 깨지거나 벗겨지는 등의 문제가 발생한다. 이처럼 제2 전극(150)에 문제가 발생하면, 제2 전극(150)에 생긴 크랙(crack) 또는 벗겨진 부분으로 수분이나 나트륨(Na)이 침투해 제1 전극(110)을 부식시켜, 게이트 라인에 인가되는 신호가 왜곡된다.The gate pad 79b thus formed frequently contacts the probe 1 during the lighting test. The probe 1 is sharp and the second electrode 150 is broken or peeled in the process. do. If a problem occurs in the second electrode 150 as described above, moisture or sodium (Na) penetrates into the crack or peeled portion of the second electrode 150 to corrode the first electrode 110, Is distorted.

본 발명은 이 같은 배경에서 창안된 것으로, 게이트 패드의 구조를 개선해서 게이트 패드가 손상되는 것을 방지하는데 있다.The present invention has been made in view of this background, and is intended to improve the structure of the gate pad to prevent damage to the gate pad.

본 발명의 일 실시예는 비표시 영역에 집적회로 칩이 구비되며, 상기 집적회로 칩에 이웃해서 점등 검사시 사용되는 패드부를 포함하는 액정표시 장치용 어레이 기판에 관한 것으로, 상기 비표시 영역에서 게이트 라인과 상기 집적회로 칩 사이를 연결하는 연결선과, 제1 접촉구를 통해 상기 연결선에 연결된 채 상기 연결선에서 분기된 연장선과, 상기 연장선의 일 단에 마련된 게이트용 패드를 포함해 구성된다.An embodiment of the present invention relates to an array substrate for a liquid crystal display device including an integrated circuit chip in a non-display area and a pad part adjacent to the integrated circuit chip for use in a lighting test, A connection line connecting the line and the integrated circuit chip, an extension line connected to the connection line through the first contact hole, branched from the connection line, and a gate pad provided at one end of the extension line.

이 액정표시 장치용 어레이 기판은 상기 연결선을 덮고 있는 게이트 절연막과, 상기 게이트 절연막을 관통해서 상기 연결선을 노출시키는 상기 제1 접촉구와, 일단이 상기 제1 접촉구를 통해서 상기 연결선에 연결된 채 상기 게이트 절연막 위에 형성되는 상기 연장선과, 상기 접촉구와 상기 연장선을 덮고 있는 보호막과, 상기 보호막을 관통해 상기 연장선의 타단을 노출시켜 상기 게이트용 패드의 패드 전극을 형성하는 제2 접촉구를 포함해 구성될 수 있다.The array substrate for a liquid crystal display device includes a gate insulating film covering the connection line, a first contact hole through which the connection line is exposed through the gate insulating film, and a second contact hole through which one end is connected to the connection line through the first contact hole, And a second contact hole for exposing the other end of the extension line through the protection film and forming a pad electrode of the gate pad, wherein the extension line is formed on the insulation film, the protection film covering the contact line and the extension line, .

또한, 액정표시 장치용 어레이 기판은 상기 연결선을 덮고 있는 게이트 절연막과, 상기 게이트 절연막을 덮고 있는 보호막과, 상기 보호막과 상기 게이트 절연막을 관통해서 상기 연결선을 노출시키는 상기 제1 접촉구와, 상기 제1 접촉구를 통해서 일단이 상기 연결선에 연결된 채 상기 보호막 위에 형성되는 상기 연장선과, 상기 연장선의 타단으로 이뤄진 게이트용 패드의 패드 전극을 포함해 구성될 수 있다.The array substrate for a liquid crystal display includes a gate insulating film covering the connection line, a protective film covering the gate insulating film, the first contact through which the connection line is exposed through the protective film and the gate insulating film, And a pad electrode of a pad for a gate formed at the other end of the extension line, the extension line being formed on the protection film with one end connected to the connection line through a contact hole.

제1 실시예에 따르면, 연결선에 형성된 접촉구를 보호막이 덮고 있어 연결선이 안정적으로 보호될 수 있으며, 게이트용 패드가 연장선으로 인해 연결선과 분리돼 있으므로, 게이트용 패드가 손상되더라도 게이트 라인으로 입력되는 구동 전압을 왜곡시키는 문제는 발생하지 않는다.According to the first embodiment, since the contact hole formed in the connection line covers the connection line, the connection line can be stably protected, and the gate pad is separated from the connection line due to the extension line, so that even if the gate pad is damaged, The problem of distorting the driving voltage does not occur.

제2 실시예에 따르면, 게이트용 패드가 연장선으로 인해 연결선과 분리돼 있으므로, 게이트용 패드가 손상되더라도 게이트 라인으로 입력되는 구동 전압을 왜곡시키는 문제는 발생하지 않는다. 그리고, 제1 접촉구는 투명전극이 노출된 상태이지만, 점등 검사시 탐침과 접촉하지 않으므로 종래기술에서 설명한 문제는 발생하지 않는다.According to the second embodiment, since the gate pad is separated from the connection line due to the extension line, even if the gate pad is damaged, the problem of distorting the drive voltage input to the gate line does not occur. The first contact hole is in a state in which the transparent electrode is exposed, but does not come into contact with the probe during the lighting test, so that the problem described in the prior art does not occur.

도 1은 종래기술에 따른 액정표시 패널을 보여주는 도면이다.
도 2는 도 1중 게이트용 패드의 단면 모습을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 액정표시 패널을 보여주는 도면이다.
도 4는 도 3에 도시한 액정표시 패널의 평면 모습을 보여주는 도면이다.
도 5는 제1 실시예에 따른 게이트용 패드의 레이아웃을 보여주는 평면도이다.
도 6은 도 5의 VI-VI’선을 따른 단면도이다.
도 7은 제2 실시예에 따른 게이트용 패드의 레이아웃을 보여주는 평면도이다.
도 8은 도 7의 VIII-VIII’선을 따른 단면도이다.
도 9는 제1 실시예에 따른 게이트용 패드에 얼라인 마크가 형성된 레이아웃을 보여주는 평면도이다.1 is a view showing a liquid crystal display panel according to a related art.
FIG. 2 is a cross-sectional view of the gate pad in FIG. 1. FIG.
3 is a view illustrating a liquid crystal display panel according to an embodiment of the present invention.
FIG. 4 is a plan view of the liquid crystal display panel shown in FIG. 3. FIG.
5 is a plan view showing a layout of a gate pad according to the first embodiment.
6 is a cross-sectional view taken along line VI-VI 'of FIG.
7 is a plan view showing a layout of a gate pad according to the second embodiment.
8 is a cross-sectional view taken along line VIII-VIII 'in FIG.
9 is a plan view showing a layout in which alignment marks are formed on the gate pads according to the first embodiment.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 3은 본 발명의 일 실시예에 따른 액정표시 패널을 보여주는 도면이고, 도 4는 도 3에 도시한 액정표시 패널의 평면 모습을 보여주는 도면이다.FIG. 3 is a view showing a liquid crystal display panel according to an embodiment of the present invention, and FIG. 4 is a plan view of the liquid crystal display panel shown in FIG.

일 실시예의 액정표시 패널(20)은 각 화소마다 TFT(thin film transistor, 박막 트랜지스터)가 집적화된 어레이 기판(23), 이 어레이 기판(73) 위에 합착돼 컬러를 구현하는 컬러필터기판(21)과 이 기판들(21, 23) 사이에 주입되는 액정(미도시)을 포함한다.The liquid crystal display panel 20 of one embodiment includes an array substrate 23 on which TFTs (thin film transistors) are integrated for each pixel, a color filter substrate 21 which is bonded onto the array substrate 73 to implement color, And a liquid crystal (not shown) injected between the substrates 21 and 23.

집적회로 칩(31)은 컬러필터기판(21)과 어레이 기판(23)이 엇갈려 배치돼서 어레이 기판(23)의 일부가 노출된 비표시 영역(NA)에 실장되어 각 화소에 배치된 TFT를 제어한다.The integrated circuit chip 31 is mounted on the non-display area NA where the color filter substrate 21 and the array substrate 23 are staggered and a part of the array substrate 23 is exposed, do.

어레이 기판(23)은 메트릭스로 배열된 화소마다 TFT를 포함하고, 또한 각 화소에서 교차하게 배열된 데이터 라인과 게이트 라인을 포함한다. 각 화소마다 형성된 TFT의 소스 단자에는 데이터 라인이 연결되고, 게이트 단자에는 게이트 라인이 연결된다. 데이터 라인과 게이트 라인은 집적회로 칩(31)에 연결되어 있다. 이 중 게이트 라인은 비표시 영역(NA)에 형성된 연결선(311)을 통해서 집적회로 칩(31)에 직/간접적으로 연결된다.The array substrate 23 includes a TFT for each pixel arranged in a matrix, and includes a data line and a gate line which are arranged in an intersecting manner in each pixel. A data line is connected to the source terminal of the TFT formed for each pixel, and a gate line is connected to the gate terminal. The data lines and the gate lines are connected to the integrated circuit chip 31. The gate line is directly or indirectly connected to the integrated circuit chip 31 through a connection line 311 formed in the non-display area NA.

집적회로 칩(31)은 가요성 인쇄회로 기판을 통해 외부로부터 전기적 신호를 입력 받아, 이를 신호 처리해서 각 데이터 라인과 게이트 라인에 구동 신호를 입력해, 각 화소에 배치된 TFT를 턴 온 또는 턴 오프해 각 화소로 구동전압을 인가하거나 차단하도록 동작된다.The integrated circuit chip 31 receives electrical signals from outside through a flexible printed circuit board, processes the signals, inputs driving signals to the data lines and gate lines, and turns on or off the TFTs Off so as to apply or cut off the driving voltage to each pixel.

어레이 기판(23)은 비표시 영역(NA)에서 집적회로 칩(31)에 이웃하게 양쪽에 형성된 패드부(33)를 포함한다. 이 패드부(33)는 데이터용 패드부(33b)와 게이트용 패드부(33a)가 함께 형성돼 있다. 데이터용 패드부(33b)는 데이터 라인과 집적회로 칩(31) 사이에 연결돼, 데이터용 패드부(33b)를 통해서 표시 영역(AA)의 각 화소로 테스트 신호가 인가될 수 있도록 구성돼 있다. 그리고, 게이트용 패드부(33a)는 게이트 라인과 집적회로 칩(31) 사이에 연결돼 게이트용 패드부(33a)를 통해서 표시 영역(AA)의 각 화소로 테스트 신호가 인가될 수 있도록 구성돼 있다.The array substrate 23 includes pad portions 33 formed on both sides of the integrated circuit chip 31 in the non-display area NA. In this pad portion 33, a data pad portion 33b and a gate pad portion 33a are formed together. The data pad portion 33b is connected between the data line and the integrated circuit chip 31 so that the test signal can be applied to each pixel of the display region AA through the data pad portion 33b . The gate pad portion 33a is connected between the gate line and the integrated circuit chip 31 so that the test signal can be applied to each pixel of the display region AA through the gate pad portion 33a have.

게이트용 패드부(33a)는 연장선(35)에 연결돼 있고, 연장선(35)의 일단은 접촉구(331)를 통해서 연결선(311)에 연결돼 있다. 연결선(311)은 집적회로 칩(31)과 게이트 라인 사이를 비표시 영역(NA)에서 연결한다. 이에 따라, 게이트용 패드(33a)는 연장선(35)과 접촉구(331)를 통해서 연장선(311)에 연결돼 표시 영역(AA)의 게이트 라인과 연결된다.The pad 33a for the gate is connected to the extension line 35 and one end of the extension line 35 is connected to the connection line 311 through the contact hole 331. The connection line 311 connects the integrated circuit chip 31 and the gate line in the non-display area NA. The gate pad 33a is connected to the extension line 311 through the extension line 35 and the contact hole 331 and is connected to the gate line of the display area AA.

이처럼 본 실시예에서 게이트용 패드(33a)는 종전과 다르게 연결선(311) 상에 형성되지 않고 연장선(35)을 통해 별도로 구비되므로, 게이트용 패드(33a)가 손상되더라도 게이트 라인쪽으로 왜곡된 신호가 전달되는 것을 방지할 수 있다.As described above, in the present embodiment, the gate pad 33a is not formed on the connection line 311 but is separately provided through the extension line 35. Therefore, even if the gate pad 33a is damaged, a signal distorted toward the gate line Can be prevented from being transmitted.

이처럼 구성되는 패드부(33)는 데이터용 패드부(33b)와 게이트용 패드부(33a)가 같이 형성되는 것이 바람직하다. 만일, 데이터용 패드부(33b)나 게이트용 패드부(33a)만 형성되는 경우, 패드부(33)를 통해서 테스트 신호를 인가할 때, 동일한 신호가 패드부(33)를 통해 동시에 인가돼 커플링이 발생할 수 있고, 따라서 신호 왜곡이 발생할 수 있다.The data pad 33b and the gate pad 33a are preferably formed in the pad portion 33 formed as described above. If only the data pads 33b and the gate pads 33a are formed, when the test signals are applied through the pads 33, the same signals are simultaneously applied through the pads 33, Ring may occur, and therefore signal distortion may occur.

어레이 기판(23) 위에는 컬러필터기판(21)이 합착된다. 컬러필터기판(221)은 광이 통과하면서 소정의 색이 발현되는 색화소인 RGB 화소가 박막 공정에 의해 형성된 기판이다. 이 컬러필터기판(21)은 액정을 사이에 두고 어레이 기판(23)과 협지돼 액정표시 패널(20)이 된다.
On the array substrate 23, a color filter substrate 21 is bonded. The color filter substrate 221 is a substrate on which R, G, and B pixels, which are color pixels through which light passes and a predetermined color is expressed, are formed by a thin film process. The color filter substrate 21 is sandwiched between the array substrate 23 with the liquid crystal interposed therebetween to become the liquid crystal display panel 20.

도 5는 제1 실시예의 게이트 패드의 레이아웃을 보여주는 평면도이고, 도 6은 도 5의 VI- VI’선을 절단한 단면도이다.FIG. 5 is a plan view showing the layout of the gate pad of the first embodiment, and FIG. 6 is a cross-sectional view taken along the line VI-VI 'of FIG.

도 5 및 도 6에서, 기판(231) 위에 집적회로칩(31)과 게이트 라인을 연결하는 연결선(311)이 형성돼 있다. 이 연결선(311)은 게이트 금속 패턴을 형성하는 과정에서 동일한 마스크에 의해 같이 형성될 수 있으며, 이 연결선(311)은 단일층이거나, 제1 및 제2 층이 적층된 구조를 가질 수 있다. 적층된 구조인 경우에, 제1 층은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지고, 제2 층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다. 5 and 6, a connection line 311 is formed on the substrate 231 to connect the integrated circuit chip 31 and the gate line. The connection line 311 may be formed by the same mask in the process of forming the gate metal pattern, and the connection line 311 may be a single layer or a structure in which the first and second layers are stacked. In the case of a laminated structure, the first layer is made of a transparent conductive material such as ITO, TO, IZO or ITZO, and the second layer is made of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, and Ti / Al (Al) Mo / Cu alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy, and Mo / Al alloy.

도면에서는 연결선(311)이 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 구성된 경우를 예시한다.In the drawing, the connection line 311 exemplifies a case where a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy or the like is composed of a single layer.

연결선(311) 위에는 PECVD, 스퍼터링 등의 증착 방법을 이용해서 형성된 게이트 절연막(233)이 위치한다. 이 게이트 절연막(136)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기물로 구성될 수 있다On the connection line 311, a gate insulating film 233 formed by a deposition method such as PECVD or sputtering is disposed. The gate insulating film 136 may be made of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx)

이 게이트 절연막(233) 위로, 연결선(311)을 노출시키는 접촉구(CH1)가 형성돼, 연결선(311)의 상부가 노출된다.A contact hole CH1 for exposing the connection line 311 is formed on the gate insulation film 233 so that the upper portion of the connection line 311 is exposed.

접촉구(CH1)에 의해 노출된 연결선(311)과 게이트 절연막(233) 위로 투명전극으로 이뤄진 연장선(35)이 형성돼 있다. 연장선(35)은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지며, 화소전극을 형성하면서 동일한 마스크에 A connecting line 311 exposed by the contact hole CH1 and an extension line 35 formed of a transparent electrode over the gate insulating film 233 are formed. The extension line 35 is formed of a transparent conductive material such as ITO, TO, IZO, or ITZO, and is formed on the same mask

연장선(35) 위로, 유기물로 이뤄진 보호막(235)이 전면적으로 형성돼 있다. 이 보호막(235)은 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연물로 이뤄진다. 또한 이 보호막(235)은 게이트 절연막(233)과 동일하게 형성될 수도 있다.Above the extension line 35, a protective film 235 made of organic material is formed over the entire surface. The protective film 235 is made of an organic insulating material such as an acryl based organic compound having a small dielectric constant, or an organic insulating material such as BCB or PFCB. The protective film 235 may be formed in the same manner as the gate insulating film 233.

이 보호막(235)은 투명전극(35)의 일부를 노출시키는 제2 접촉구(CH2)를 포함한다. 이 제2 접촉구(CH2)는 비표시 영역에서 투명전극(35)을 노출시켜 게이트용 패드 전극(351)를 형성한다.This protective film 235 includes a second contact hole CH2 for exposing a part of the transparent electrode 35. [ The second contactor (CH2) exposes the transparent electrode (35) in the non-display area to form the gate pad electrode (351).

제1 실시예에 따르면, 연결선(311)에 형성된 접촉구(CH1)를 보호막(235)이 덮고 있어 연결선(311)이 안정적으로 보호될 수 있으며, 게이트용 패드(32a)가 연장선(35)으로 인해 연결선(35)과 분리돼 있으므로, 게이트용 패드(32a)가 손상되더라도 게이트 라인으로 입력되는 구동 전압을 왜곡시키는 문제는 발생하지 않는다.
According to the first embodiment, since the contact hole CH1 formed in the connection line 311 is covered with the protection film 235, the connection line 311 can be stably protected, and the gate pad 32a can be protected by the extension line 35 Even if the gate pad 32a is damaged, there is no problem of distorting the driving voltage input to the gate line.

도 7은 제2 실시예의 게이트 패드의 레이아웃을 보여주는 평면도이고, 도 8은 도 5의 VIII- VIII’선을 절단한 단면도이다.FIG. 7 is a plan view showing the layout of the gate pad of the second embodiment, and FIG. 8 is a sectional view taken along line VIII-VIII 'of FIG.

도 5 및 도 6에서, 기판(231) 위에 집적회로칩(31)과 게이트 라인을 연결하는 연결선(311)이 형성돼 있다. 이 연결선(311)은 게이트 금속 패턴을 형성하는 과정에서 동일한 마스크에 의해 같이 형성될 수 있으며, 이 연결선(311)은 단일층이거나, 제1 및 제2 층이 적층된 구조를 가질 수 있다. 적층된 구조인 경우에, 제1 층은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지고, 제2 층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다. 5 and 6, a connection line 311 is formed on the substrate 231 to connect the integrated circuit chip 31 and the gate line. The connection line 311 may be formed by the same mask in the process of forming the gate metal pattern, and the connection line 311 may be a single layer or a structure in which the first and second layers are stacked. In the case of a laminated structure, the first layer is made of a transparent conductive material such as ITO, TO, IZO or ITZO, and the second layer is made of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, and Ti / Al (Al) Mo / Cu alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy, and Mo / Al alloy.

도면에서는 연결선(311)이 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 구성된 경우를 예시한다.In the drawing, the connection line 311 exemplifies a case where a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy or the like is composed of a single layer.

연결선(311) 위에는 PECVD, 스퍼터링 등의 증착 방법을 이용해서 형성된 게이트 절연막(233)이 위치한다. 이 게이트 절연막(136)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기물로 구성될 수 있다On the connection line 311, a gate insulating film 233 formed by a deposition method such as PECVD or sputtering is disposed. The gate insulating film 136 may be made of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx)

이 게이트 절연막(233) 위로, 유기물로 이뤄진 보호막(235)이 전면적으로 형성돼 있다. 이 보호막(235)은 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연물로 이뤄진다. 또한 이 보호막(235)은 게이트 절연막(233)과 동일하게 형성될 수도 있다.On the gate insulating film 233, a protective film 235 made of an organic material is formed over the entire surface. The protective film 235 is made of an organic insulating material such as an acryl based organic compound having a small dielectric constant, or an organic insulating material such as BCB or PFCB. The protective film 235 may be formed in the same manner as the gate insulating film 233.

보호막(235)은 제1 접촉구(CH1)를 포함한다. 이 제1 접촉구(CH1)는 보호막(235)과 게이트 절연막(233)을 관통해 연결선(311)의 상부를 노출시킨다.The protective film 235 includes a first contact hole CH1. The first contact hole CH1 exposes the upper portion of the connection line 311 through the protective film 235 and the gate insulating film 233. [

보호막(235) 위로는 접촉구(CH1)에 의해 노출된 연결선(311)과 보호막(235) 위로 투명전극으로 이뤄진 연장선(35)이 형성돼 있다. 이 투명전극(35)은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지며, 공통전극을 형성하면서 동일한 마스크에 의해 형성될 수 있다.Above the protective film 235, an extension line 35 formed of a transparent electrode is formed on the connection line 311 and the protective film 235 exposed by the contact hole CH1. The transparent electrode 35 is made of a transparent conductive material such as ITO, TO, IZO, or ITZO, and may be formed by the same mask while forming the common electrode.

투명전극(35)의 일단은 비표시 영역에서 게이트용 패드 전극(351)을 이룬다.One end of the transparent electrode 35 constitutes a gate pad electrode 351 in the non-display region.

제2 실시예에 따르면, 게이트용 패드(32a)가 연장선(35)으로 인해 연결선(35)과 분리돼 있으므로, 게이트용 패드(32a)가 손상되더라도 게이트 라인으로 입력되는 구동 전압을 왜곡시키는 문제는 발생하지 않는다.According to the second embodiment, since the gate pad 32a is separated from the connection line 35 due to the extension line 35, even if the gate pad 32a is damaged, the problem of distorting the drive voltage input to the gate line Does not occur.

그리고, 제1 접촉구(CH1)는 투명전극이 노출된 상태이지만, 점등 검사시 탐침과 접촉하지 않으므로 종래기술에서 설명한 문제는 발생하지 않는다.The first contact hole CH1 is in a state in which the transparent electrode is exposed, but does not contact the probe at the time of the lighting inspection, so that the problem described in the prior art does not occur.

한편, 상술한 제1 실시예 및 제2 실시예에서, 게이트용 패드 전극(351)이 모두 투명전극으로 이뤄져 있다. 따라서, 게이트용 패드 전극이 잘 보이지 않을 수 있으므로, 도 9에서 예시하는 얼라인 마크(AM)를 더 포함할 수 있다.On the other hand, in the above-described first and second embodiments, the gate pad electrode 351 is made of a transparent electrode. Therefore, since the pad electrode for the gate may not be seen easily, it may further include the alignment mark AM exemplified in Fig.

도 9는 제1 실시예에 따른 게이트용 패드에 얼라인 마크(AM)가 형성된 레이아웃을 보여주는 평면도이다.9 is a plan view showing a layout in which an alignment mark (AM) is formed on a gate pad according to the first embodiment.

도 9에서, 얼라인 마크(AM)는 연결선(311)과 같이 기판(231) 위에 형성되며, 연결선(311)과 얼라인 마크(AM)는 게이트 금속 패턴을 형성하는 과정에서 동일한 마스크에 의해 같이 형성되거나, 소스/드레인 메탈을 형성하는 과정에서 동일한 마스크에 의해 형성될 수도 있다.9, the alignment mark AM is formed on the substrate 231 like the connection line 311 and the connection line 311 and the alignment marks AM are formed by the same mask in the process of forming the gate metal pattern Or may be formed by the same mask in the process of forming the source / drain metal.

이 얼라인 마크(AM)는 4각형 모양의 게이트용 패드 전극(351) 각 꼭지점에 대응하는 위치에 형성돼 있으며, 각 꼭지점을 감싸는 모양을 이뤄 'ㄱ'자 형상을 이룬다.The alignment mark AM is formed at a position corresponding to each vertex of the gate electrode pad 351 of a square shape, and is formed into a shape that wraps around each vertex to form an A shape.

이 얼라인 마크(AM)는 게이트용 패드 전극(351)의 위치를 알려주는 구성이므로, 도 9에 도시한 모양에 국한되지 않고, 게이트용 패드 전극의 위치를 알려주는 형태라면 어떠한 것도 가능하고, 그 수 또한 제한은 없다.This alignment mark AM is configured so as to indicate the position of the gate pad electrode 351. The alignment mark AM is not limited to the shape shown in Fig. 9, and any alignment mark AM can be used as long as it indicates the position of the gate pad electrode. There is no limit to the number.

예로, 도 9에서는 얼라인 마크(AM)가 4 꼭지점에 대응하게 4개로 구성된 것을 설명하나, 대각선상에 위치하는 2 꼭지점에만 형성되는 것도 가능하다.For example, in FIG. 9, it is described that the alignment mark AM is composed of four pieces corresponding to four vertexes, but it may be formed only at two vertexes located on the diagonal line.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (6)

비표시 영역에 집적회로 칩이 구비되며, 상기 집적회로 칩에 이웃해서 점등 검사시 사용되는 패드부를 포함하는 액정표시 장치용 어레이 기판에 있어서,
상기 비표시 영역에서 게이트 라인과 상기 집적회로 칩 사이를 연결하는 연결선과,
제1 접촉구를 통해 상기 연결선에 연결된 채 상기 연결선에서 분기된 연장선과,
상기 연장선의 일 단에 마련된 게이트용 패드
를 포함하는 액정표시 장치용 어레이 기판.1. An array substrate for a liquid crystal display comprising an integrated circuit chip in a non-display area, and a pad part adjacent to the integrated circuit chip and used for on-
A connection line connecting the gate line and the integrated circuit chip in the non-display region,
An extension line connected to the connection line through the first contact hole and branched at the connection line,
A pad for a gate provided at one end of the extension line
And an array substrate for a liquid crystal display device. 제1항에 있어서,
상기 연결선을 덮고 있는 게이트 절연막과,
상기 게이트 절연막을 관통해서 상기 연결선을 노출시키는 상기 제1 접촉구와,
일단이 상기 제1 접촉구를 통해서 상기 연결선에 연결된 채 상기 게이트 절연막 위에 형성되는 상기 연장선과,
상기 접촉구와 상기 연장선을 덮고 있는 보호막과,
상기 보호막을 관통해 상기 연장선의 타단을 노출시켜 상기 게이트용 패드의 패드 전극을 형성하는 제2 접촉구
를 포함하는 액정표시 장치용 어레이 기판.The method according to claim 1,
A gate insulating film covering the connection line,
A first contact hole penetrating the gate insulating film to expose the connection line,
The extended line formed on the gate insulating film at one end thereof connected to the connection line through the first contact hole,
A protective film covering the contact hole and the extension line,
And a second contact hole which penetrates the protective film and exposes the other end of the extension line to form a pad electrode of the gate pad,
And an array substrate for a liquid crystal display device. 제2항에 있어서,
상기 연장선은 투명전극으로 이뤄진 액정표시 장치용 어레이 기판.3. The method of claim 2,
Wherein the extension line is formed of a transparent electrode. 제1항에 있어서,
상기 연결선을 덮고 있는 게이트 절연막과,
상기 게이트 절연막을 덮고 있는 보호막과,
상기 보호막과 상기 게이트 절연막을 관통해서 상기 연결선을 노출시키는 상기 제1 접촉구와,
상기 제1 접촉구를 통해서 일단이 상기 연결선에 연결된 채 상기 보호막 위에 형성되는 상기 연장선과,
상기 연장선의 타단으로 이뤄진 게이트용 패드의 패드 전극
을 포함하는 액정표시 장치용 어레이 기판.The method according to claim 1,
A gate insulating film covering the connection line,
A protective film covering the gate insulating film,
A first contact hole penetrating the protective film and the gate insulating film to expose the connection line,
The extended line formed on the protective film with one end connected to the connecting line through the first contact,
The pad electrode of the gate pad formed at the other end of the extension line
And a plurality of pixel electrodes. 제4항에 있어서,
상기 연장선은 투명전극으로 이뤄진 액정표시 장치용 어레이 기판.5. The method of claim 4,
Wherein the extension line is formed of a transparent electrode. 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 연결선과 동일한 게이트 메탈로 구성되거나 소스/드레인 메탈로 구성되며, 상기 패드 전극의 위치를 알려주는 얼라인 마크를 더 포함하는 액정표시 장치용 어레이 기판.6. The method according to any one of claims 1 to 5,
And an alignment mark formed of the same gate metal as the connection line or composed of source / drain metal and indicating the position of the pad electrode.
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