KR20140059712A - 무필터 아날로그 입력 클래스 ｄ 오디오 증폭기 클리핑을 위한 방법 및 장치 - Google Patents

Abstract

집적 회로(IC) 칩은 제1 및 제2 PWM 신호들을 생성하도록 구성된 클래스-D PWM(pulse width modulation) 증폭기를 가진다. 클래스-D PWM 변조기는 제1 및 제2 PWM 신호들에 응답하여 제1 및 제2 출력 신호들을 구동하도록 구성된 차동 출력 드라이버를 포함한다. 클리핑 검출 회로는 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 클리핑 검출 회로는 또한 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

Description

무필터 아날로그 입력 클래스 Ｄ 오디오 증폭기 클리핑을 위한 방법 및 장치{METHOD AND APPARATUS FOR FILTER-LESS ANALOG INPUT CLASS D AUDIO AMPLIFIER CLIPPING}

관련 출원에 대한 상호참조

본 출원은 앤드류 등의 2012년 9월 26일에 발행된 미국 특허 번호 제5,453,716호와 관련된 것이며, 이는 여기에 참조로서 포함된다.

본 발명은 일반적으로 오디오 시스템들에 관한 것이다. 보다 상세하게 본 발명은 클래스-D 증폭기에서 오디오 신호 클립 검출을 위한 방법들 및 시스템들에 관한 것이다.

때로 스위칭 증폭기로도 알려져 있는 클래스-D(class-D) 증폭기는 모든 트랜지스터들이 이진 스위치(binary switch)들로서 동작하는 전자 증폭기이다. 그것들은 완전히 온(on)이거나 완전히 오프(off)이다. 클래스-D 증폭기들은 레일 투 레일(rail-to-rail) 출력 스위칭을 이용하고, 여기서 이상적으로 이들의 출력 트랜지스터들은 사실상 항상 영 전류(zero current) 또는 영 전압(zero voltage)을 전달(carry)한다. 따라서, 이들의 전력 소실이 최소가 되고, 이들은 넓은 범위의 전력 레벨들에 걸쳐 높은 효율을 제공한다. 이들의 이로운 고효율은 셀 폰들로부터 평면 스크린 텔레비전들 및 홈 씨어터 수신기들까지 다양한 오디오 응용들에서의 이들의 이용을 추진해왔다. 클래스-D 오디오 전력 증폭기들은 클래스-AB 오디오 전력 증폭기들보다 더 효율적이다. 클래스-D 증폭기의 높은 효율 때문에, 클래스-D 증폭기는 더 적은 전력 공급기를 요구하고 히트 싱크들(heat sink)을 제거할 수 있다. 따라서 전체 시스템 비용, 크기 및 무게를 크게 감소시킨다.

클래스 D 오디오 전력 증폭기들은 오디오 신호들을 그 오디오 입력 신호에 따라 출력 신호를 전환(switch)하는 고주파 펄스들로 변환시킨다. 일부 클래스 D 증폭기는 펄스 폭 변조기(PWM)들을 이용하여 오디오 신호의 진폭에 따라 폭이 변화하는 일련의 조절 펄스(conditioning pulse)들을 생성한다. 가변 폭 펄스(varying-width pulse)들은 고정 주파수로 전력-출력 트랜지스터(power-output transistor)들을 전환시킨다. 다른 클래스 D 증폭기들은 다른 유형들의 펄스 변조기들에 의존할 수 있다. 이하의 논의는 주로 펄스 폭 변조기들을 언급할 것이지만, 당업자들은 클래스 D 증폭기들이 다른 유형들의 변조기로 구성될 수 있다는 것을 알 수 있을 것이다.

도 1a는 종래의 클래스-D 증폭기(100)를 나타내는 간단한 개략도를 도시한다. 도시된 것처럼, 클래스-D 증폭기(100)는 2개의 비교기(comparator)들(101 및 102)을 포함한다. 클래스-D 증폭기(100)는 또한 클럭 신호(OSC_CLK) 및 기준 신호(reference signal)(VREF)를 출력하는 오실레이터(oscillator)(103)를 포함한다. 기준 신호는 삼각파 신호 또는 램프파 신호 중 어느 하나일 수 있다. 클럭 신호(OSC_CLK) 및 기준 신호(VREF)에 대한 파형들은 도 1a에서 오실레이터(103)에 대한 블록도 아래에 삽입물들로서 도시되어 있다. 차동 입력(differential input) 오디오 신호들(INP 및 INM)은 비교기들(101 및 102)로의 입력이고, 여기서 입력 신호들(INP 및 INM)은 기준 신호(VREF)와 비교되어 PWM 신호들(106 및 107)을 생성한다. PWM 신호들(106 및 107)은 트랜지스터들(M1, M2, M3 및 M4)의 게이트들에 각각 결합된다. 클래스 D 증폭기의 차동 출력 신호들(OUTM 및 OUTP)은 OUTM 및 OUTP로도 표시된 단자들에서 각각 제공된다. 도 1a에서 도시된 것처럼, 출력 신호들(OUTM 및 OUTP)은 스피커 부하(load)(110)에 결합되고, 이는 인덕터(LI) 및 저항(RI)에 의해 개략적으로 나타난다.

종래의 클래스 D 증폭기들은 차동 출력들(OUTP 및 OUTM)을 가지며, 여기서 각각의 출력은 상호보완적이고 접지(ground) Vss부터 Vdd까지의 스윙 범위(swing range)를 갖는다. 도 1b는 도 1a의 클래스-D 증폭기에서의 신호들의 변조를 도시하는 파형도이다. 도 1b의 상단의 도면에 도시된 것처럼, 차동 입력 신호들, 예를 들어 오디오 신호들(INM 및 INP)은, 도 1a과 관련하여 상술한 것처럼 2개의 비교기들에 의해 기준 신호(VREF)와 비교된다. 비교기들의 출력 신호들은 펄스 폭이 입력 신호에 비례하는 고정 주파수에서의 펄스 신호들이다. 2개의 PWM 신호들은 OUTP 및 OUTM으로서 도 1b에 나타나 있다.

도 1a의 클래스 D 증폭기(100)와 같은 무필터 클래스-D 오디오 증폭기들은 BD-변조로 종종 칭해지는 변조 방식을 이용한다. 이러한 변조 방식에서, BTL(bridge tied load) 구성에 결합되는 출력 드라이버들이 부하(load)의 양 측(positive side) 및 음 측(negative side)을 1) Vdd 및 GND; 2) GND 및 Vdd; 3) Vdd 및 Vdd; 4) GND 및 GND로 전환하고, 여기서 Vdd는 공급 전압이고 GND는 공급 접지(ground)이다. 결과적으로, 부하 양단의 차동 전압은 1) Vdd; 2) -Vdd; 3) 0의 3개의 레벨을 갖는다. 0 레벨 오디오 출력 전압들에 대해, 부하 양단의 차동 전압은 대부분, 유도성 스피커 부하(inductive speaker load)를 통해 필터 없이 동작하도록 하는, 영(zero)이다.

작은 신호 효율을 향상시키기 위해 LC 필터가 요구되지 않기 때문에, BD 변조 클래스-D 증폭기들은 종종 “무필터(filter-free)”로 칭해진다. 클래스-D 증폭기에 있는 문제는 클리핑에 의해 발생된다. 이러한 상태들은, 예를 들어 입력 신호들이 클래스-D 증폭기에 대한 적절한 범위를 초과하는 경우에 발생할 수 있다. 클리핑은 많은 이유로, 예를 들어 신호 왜곡을 일으킬 수 있고 스피커 시스템에 과도한 스트레스를 일으킬 수 있다는 이유로 바람직하지 않다. 신호 클리핑에 대한 보다 상세한 내용이 아래 부분에서 설명된다.

상기로부터, 클래스-D 증폭기들을 향상시키는 개선된 방법이 매우 바람직하다는 것이 명확하다.

본 발명은 일반적으로 오디오 시스템들에 관한 것이다. 보다 상세하게, 본 발명은 오디오 시스템에서 이용가능한 내부 신호들만을 이용하는 간단한 검출 회로에 의해 오디오 시스템에서 신호 클리핑을 검출하는 방법 및 시스템을 제공한다. 단순히 예시로서, 본 발명은 무필터 클래스-D 오디오 증폭기들에서 클립 검출에 적용되지만, 본 발명은 보다 더 넓은 범위의 응용을 가진다는 것이 인식될 것이다.

본 발명의 일 실시예에 따르면, 무필터 응용을 위한 클래스 D 증폭기를 가지는 집적 회로(IC) 칩은 각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 갖는 오실레이터 클럭 신호를 생성하기 위한 오실레이터, 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기, 및 클래스-D PWM(pulse width modulation) 변조기를 포함한다. 클래스-D PWM 변조기는 제1 및 제2 차동 입력 신호들을 기준 전압과 비교함으로써 각각의 오실레이터 클럭 사이클에서 제1 및 제2 PWM 신호들을 생성하도록 구성된다. 제1 및 제2 PWM 신호들은, 대응하는 입력 신호가 기준 전압보다 더 높을 때, 제1 상태에 있고, 제1 및 제2 PWM 신호들은, 대응하는 입력 신호가 기준 전압보다 낮을 때, 제2 상태에 있다. 집적 회로(IC) 칩은, 또한 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온(turn on)시키도록 구성된 클리핑(clipping) 검출 회로를 포함한다. 클리핑 검출 회로는 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프(turn off)시키도록 구성된다.

집적 회로 칩의 일 실시예에서, 클리핑 검출 회로는 제1 및 제2 차동 입력 신호들 중 하나 또는 양쪽 모두가 기준 전압의 크기 범위 밖에 있을 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 일 실시예에서, 클리핑 검출 회로는, 제1 PWM 신호에 결합되고 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 트리거링(triggering)된 제1 및 제2 에지-트리거링된 플립-플롭(edge-triggered flip-flop)들, 및 제1 및 제2 에지-트리거링된 플립-플롭들의 출력들을 수신하고 제1 클리핑 신호를 제공하기 위한 제1 배타적 NOR 회로를 포함한다. 클리핑 검출 회로는 또한 제2 PWM 신호에 결합되고 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제3 및 제4 에지-트리거링된 플립-플롭들, 및 제3 및 제4 에지-트리거링된 플립-플롭들의 출력들을 수신하고 제2 클리핑 신호를 제공하기 위한 제2 배타적 NOR 회로를 포함한다. 클리핑 검출 회로는 또한 제1 및 제2 배타적 NOR 회로로부터 제1 및 제2 클리핑 신호들을 수신하기 위한 OR 회로를 포함한다. 배타적 NOR 회로들 각각은, 2개의 입력 논리 신호들이 서로 다를 때, 낮은 출력 신호를 제공하도록 구성되고, 2개의 입력 논리 신호들이 동일할 때, 높은 출력 신호를 제공하도록 구성된다.

위의 집적 회로 칩의 일 실시예에서, 클래스-D PWM(pulse width modulation) 변조기는 제1 차동 입력 신호 및 기준 전압을 수신하고 제1 PWM 신호를 생성하기 위한 제1 비교기 회로, 및 제2 차동 입력 신호 및 기준 전압을 수신하고 제2 PWM 신호를 생성하기 위한 제2 비교기 회로를 포함한다. 일 특정 실시예에서, 클래스-D 증폭기의 제1 및 제2 출력 신호들은 필터 없이 스피커에 결합하도록 구성된다. 일 실시예에서, 클래스-D 증폭기는 또한 제1 및 제2 증폭기 회로들을 포함하는 차동 출력 드라이버를 포함하고, 제1 및 제2 증폭기 회로 각각은 직렬로 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가진다.

또 다른 실시예에 따르면, 집적 회로(IC) 칩은 하나 이상의 입력 신호들을 수신하기 위한 하나 이상의 입력 핀(pin)들, 각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터, 및 하나 이상의 입력 신호들에 결합되고 각각의 오실레이터 클럭 사이클에서 하나 이상의 PWM(pulse width modulation) 신호들을 제공하도록 구성된 제1 신호 처리 회로를 포함한다. IC 칩은 또한 PWM 신호들 중 하나 이상이 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로를 포함한다. 클리핑 검출 회로는 하나 이상의 PWM 신호들 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

위의 IC 칩의 일 실시예에서, 클리핑 검출 회로는 입력 신호들 중 하나 이상이 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 일 실시예에서, 기준 신호는 오실레이터 클럭 신호로부터 도출된다. PWM 신호들 각각은 대응하는 입력 신호가 기준 전압보다 더 높을 때, 제1 상태에 있고, PWM 신호들 각각은 대응하는 입력 신호가 기준 전압보다 더 낮을 때, 제2 상태에 있다.

본 발명의 또 다른 실시예에 따르면, 클래스 D 증폭기를 가지는 집적 회로(IC) 칩은 각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터 및 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기를 포함한다. 클래스-D PWM(pulse width modulation) 변조기는 제1 및 제2 차동 입력 신호들을 기준 전압과 비교함으로써 각각의 오실레이터 클럭 사이클에서 제1 및 제2 PWM 신호들을 생성하도록 구성된다. 클리핑 검출 회로는 제1 및 제2 차동 입력 신호들 중 하나 또는 양쪽 모두가 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성되고, 클리핑 검출 회로는 제1 및 제2 차동 입력 신호들 양쪽 모두가 기준 전압의 크기 범위 내에 있을 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

일 대안적인 실시예에 따르면, 오디오 시스템은 클래스-D 증폭기 및 클래스-D 증폭기로부터 출력 신호들을 수신하기 위한 스피커를 포함한다. 클래스-D 증폭기는 각각의 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터, 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기, 및 클래스-D PWM(pulse width modulation) 변조기를 포함한다. 클래스-D PWM 변조기는 제1 및 제2 차동 입력 신호들을 기준 전압과 비교함으로써 각각의 오실레이터 클럭 사이클에서 제1 및 제2 PWM 신호들을 생성하도록 구성된다. 제1 및 제2 PWM 신호들은 대응하는 입력 신호가 기준 전압보다 더 높을 때, 제1 상태에 있고, 제1 및 제2 PWM 신호들은 대응하는 입력 신호가 기준 전압보다 더 낮을 때, 제2 상태에 있다. 클래스-D 증폭기는 또한 제1 및 제2 PWM 신호들에 응답하여 제1 및 제2 출력 신호들을 구동하도록 구성된 차동 출력 드라이버를 포함한다. 클래스-D 증폭기는 또한 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로를 포함한다. 클리핑 검출 회로는 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

본 발명의 본질 및 장점들의 추가적인 이해는 명세서의 남은 부분들 및 도면들을 참조하여 실현될 수 있을 것이다

도 1a는 종래의 클래스-D 증폭기를 도시하는 간단한 개략도.
도 1b는 종래의 클래스-D 증폭기에서 다양한 신호 파형들을 도시하는 파형도이다.
도 2는 본 발명의 실시예들에 따른 클래스-D 증폭기에서의 다양한 신호 파형들을 도시하는 파형도.
도 3a는 본 발명의 하나의 실시예에 따른 클래스-D 증폭기를 포함하는 오디오 시스템을 도시하는 간단한 개략도.
도 3b는 본 발명의 일 대안적인 실시예에 따른 클래스-D 증폭기를 포함하는 오디오 시스템을 도시하는 간단한 개략도.
도 4는 클리핑 검출 방법을 구현하기 위한 본 발명의 일 실시예에 따른 회로(400)를 도시하는 회로도.

상술한 것처럼, 신호 클리핑은 오디오 증폭기에서 바람직하지 않다. 도 1a 및 도 1b에서, 클래스-D 증폭기(100)는 0V와 Vdd 사이에서 동작한다. 적용에 따라, Vdd는 예를 들어, 3V 또는 또 다른 적절한 전압일 수 있다. 클럭 신호(OSC_CLK) 및 기준 신호(VREF) 양쪽 모두는 0V와 Vdd 사이의 진폭에서 변화한다. 입력 단자들(INP 및 INM)은 0V와 Vdd 사이에서 또한 변화하는 차동 신호들을 수신한다. 일정한 조건들에서, 클래스-D 증폭기(100)로의 전압 공급(Vdd)이 더 낮아져 클럭 신호(OSC_CLK) 및 기준 신호(VREF)로 하여금 Vdd 미만으로 떨어지게 할 수 있다. 결과적으로, 입력 신호들(INP 및 INM)은 Vdd보다 더 높아질 수 있고, 이는 신호 클리핑을 초래한다. 클리핑의 일례는 도 2에 도시된다.

도 2는 도 3a, 도 3b 및 도 4를 참조하여 이후의 부분에서 설명될 본 발명의 실시예들에 따른 클래스-D 증폭기에서의 다양한 신호들을 도시하는 파형도이다. 도 2에 도시된 것처럼, 클럭 신호(OSC_CLK)는 고정 클럭 주파수에서 0V와 Vdd 사이에서 진동한다. 각각의 클럭 펄스는 상승 에지 및 하강 에지를 가지고, 클럭 에지들은 쉬운 참조를 위해 도 2의 하단에서 번호가 매겨져 있다. 마찬가지로, 클럭 신호(OSC_CLK)로부터 관련된 유사한 기준 신호(VREF)도 또한 고정 클럭 주파수에서 0V와 Vdd 사이에서 진동한다. 기준 신호(VREF)는 삼각파 신호 또는 램프파 신호일 수 있다. 입력 신호들(INP 및 INM)이 기준 신호(VREF)에 걸쳐 중첩된다. 도 2는 또한 PWM 신호들(PWMN 및 PWMP)의 생성을 도시한다. 예를 들어, 입력 신호(INM)가 기준 신호(VREF)보다 높을 때, PWMN은 하이(high)이고, 입력 신호(INM)가 기준 신호(VREF)보다 낮을 때, PWMN은 로우(low)이다. 마찬가지로, 입력 신호(INP)가 기준 신호(VREF)보다 높을 때, PWMP는 하이(high)이고, 입력 신호(INP)가 기준 신호(VREF)보다 낮을 때, PWMP는 로우(low)이다. OSC_CLK, PWMN 및 PWMP가 모두 하이 상태 및 로우 상태의 2개의 상태들을 가지는 논리 신호들이라는 것을 알 수 있다. 여기의 설명에서, 이러한 상태들은 때로는 제1 상태 및 제2 상태, 또는 "1" 상태 및 "0" 상태로 칭해질 수 있고, 어느 하나는 하이 상태 또는 로우 상태일 수 있다.

도 2에서, 클럭 에지들(#4 및 #5)에서, 입력 신호들(INP 및 INM)이 기준 신호(VREF)의 크기 범위들을 초과함을 알 수 있으며, 이는 신호 클리핑 조건으로 칭해진다. 유사한 클리핑 조건들을 클럭 에지들(#6 내지 #9)에서 볼 수 있다. 오디오 신호 클리핑은 신호 충실성의 손실 및 왜곡을 야기시킬 수 있기 때문에 바람직하지 않다. 신호 클리핑은 동일한 상태에 머무르는 PWMN 및 PWMP의 연장된 기간을 초래할 수 있다. 이러한 조건이 또한 스피커에 과도한 스트레스를 초래할 수 있고, 스피커에 손상을 초래할 수 있다. 따라서, 시스템으로 하여금 적절한 행동을 취할 수 있도록 효율적이고 효과적으로 신호 클리핑 조건들을 검출할 수 있는 것이 바람직하다. 이하에서 설명되는 것처럼, 본 발명의 실시예들은 신호 클리핑을 검출하기 위한 방법들 및 회로들을 제공한다.

도 3a는 본 발명의 일 실시예에 따른 클립 검출 회로를 가지는 클래스-D 증폭기(300)를 도시하는 간단한 개략도를 포함한다. 클래스-D 증폭기(300)는 도 1a의 클래스 D 증폭기(100)와 많은 유사한 구성요소들을 가지며, 이러한 구성요소들은 도 1에서와 동일한 숫자들로 표시된다. 도시된 것처럼, 클래스 D 증폭기(300)는 2개의 비교기들(101 및 102)을 포함한다. 클래스-D 증폭기(300)는 또한 오실레이터(103)를 포함하고, 이는 클럭 신호(OSC_CLK) 및 기준 신호(VREF)를 출력한다. 기준 신호(VREF)는 삼각파 신호 또는 램프파 신호 중 어느 하나일 수 있다. 클럭 신호(OSC_CLK) 및 기준 신호(VREF)에 대한 파형들은 오실레이터(103)에 대한 블록도 아래에 삽입물들로서 도 2의 위에 도시되어 있다. 2개의 차동 입력 오디오 신호들(INP 및 INM)은 비교기들(101 및 102)에 입력되고, 여기서 입력 신호들(INP 및 INM)은 PWM 신호들(106 및 107)을 생성하기 위해 기준 신호(VREF)와 비교된다. PWM 신호들(106 및 107)은 출력 드라이버들을 형성하는 트랜지스터들(M1, M2, M3 및 M4)의 게이트들에 결합된다. 클래스 D 증폭기의 차동 출력 신호들(OUTM 및 OUTP)은 OUTM 및 OUTP로 또한 표시된 단자들에서 각각 제공된다. 도 3a에서 도시된 것처럼, 출력 신호들(OUTM 및 OUTP)은 스피커 부하(110)에 결합되고, 이것은 인덕터(LI) 및 저항(RI)에 의해 간략하게 나타난다.

도 3a에 도시된 것처럼, 클래스-D 증폭기(300)는 또한 클립 검출 회로(310)를 포함하고, 이는 이미 종래의 클래스-D 증폭기에 존재하는 신호들을 이용하여 간단한 회로로 클리핑 조건을 결정한다. 도 3a에서, 클립 검출 회로(310)는 클럭 신호(OSC_CLK) 및 PWM 신호들(PWMN 및 PWMP)을 수신한다. 클립 검출 회로(310)는 신호 클리핑이 검출될 때, 클립 검출 신호(CLIP)를 생성하도록 구성된다.

본 발명의 일 실시예는 도 2의 신호 파형들에 관하여 이제 설명되는 신호 클리핑을 검출하기 위한 방법을 제공한다. 상술한 것처럼, 신호 클리핑 조건들은 클럭 에지들(#4 및 #5) 및 클럭 에지들(#6 내지 #9)에서 발생한다. 이러한 클럭 에지들에서, 입력 신호들(INP 및/또는 INM)은 기준 신호(VREF)의 크기 범위들을 초과한다. 본 발명의 실시예들에서, 신호 클리핑 조건들은 오실레이터 클럭 에지들의 클럭 에지들에서 PWM 신호들(PWMN 및 PWMP)(이것들은 제1 PWM 신호 및 제2 PWM 신호, 또는 그 반대로 칭해짐)을 검사함으로써 결정될 수 있다.

일부 실시예들에서, 클리핑 검출 회로(310)는 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성되고, 여기서 클리핑 검출 회로는 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

위에서 설명된 방법은 PWM 신호들을 검사함으로써 클리핑 상태를 결정하지만, PWM 신호들이 어떻게 생성되는지에 따르는 것은 아니라는 점을 주목한다. 예로서, 도 3a는 입력 신호들을 기준 신호와 비교함으로써 PWM 신호가 생성되는 집적 회로를 도시한다. 또 다른 예로서, 도 3b는 본 발명의 대안적인 실시예들에서 다른 수단에 의해 PWM 신호들이 생성될 수 있는 집적 회로를 도시한다. 도 3b의 개략도 및 도 2의 신호 파형들에서 도시된 것처럼, 집적 회로(IC) 칩(300)은 하나 이상의 입력 신호들을 수신하기 위한 하나 이상의 입력 핀들(예를 들어, INP 및 INM) 및 각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호(OSC_CLK)를 생성하기 위한 오실레이터(103)를 포함한다. 제1 신호 처리 회로(305)는 하나 이상의 입력 신호들(INP 및 INM)에 결합되고 각각의 오실레이터 클럭 사이클에서 하나 이상의 PWM(pulse width modulation) 신호들(106 및 107)(PWMP 및 PWMN)을 제공하도록 구성된다. 여기서, 신호 처리 회로(305)는 PWM 변조기이고, 이것은 아날로그 또는 디지털 방법들 중 하나에 의해 PWM 신호들을 생성할 수 있다. 클리핑 검출 회로(310)는 PWM 신호들 중 하나 이상이 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성되고, 여기서 클리핑 검출 회로는 하나 이상의 PWM 신호들 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다. 특정 실시예에서, PWM 신호들은 기준 전압을 이용하여 생성된다. 일 실시예에서, 기준 신호는 삼각파 신호 또는 램프파 신호이다. 클리핑 검출 회로는 입력 신호들 중 하나 이상이 PWM 신호들을 생성하기 위해 이용된 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 이 실시예에서, 입력 신호들 중 하나 이상이 기준 전압의 크기 범위를 벗어나는지의 여부의 조건은 위에서 설명되고 도 2를 참조하여 더 설명되는 것처럼, PWM 신호들을 검사함으로써 검출된다.

도 2에서, 클럭 에지들(#1 및 #2) 사이에서, PWMN 및 PWMP 양쪽 모두는 상태들을, 즉 하이 상태 및 로우 상태로부터 변화시킨다. 결과적으로, 클립 검출 신호(CLIP)는 로우이다. 클럭 에지들(#3 및 #4) 사이에서, 양쪽 모두의 PWMN은 상태들을, 즉 하이 상태 및 로우 상태로부터 변화시키지만 PWNP는 클럭 에지들(#3 및 #4) 사이의 하이 상태들에서 머무른다. 따라서, 클립 검출 신호(CLIP)는 클럭 에지(#4)에서 하이가 된다. 상술한 방법을 구현하기 위한 클립 검출 회로의 일례가 도 4를 참조하여 아래에서 설명된다.

도 4는 도 3의 클리핑 검출 회로(310)를 구현하기 위한 본 발명의 일 실시예에 따른 클립 검출 회로(400)를 도시하는 회로도이다. 도 4에서, 클리핑 검출 회로(400)는 제1 차동 입력 신호(예를 들어, PWMN)에 결합되고, 오실레이터 클럭 신호(OSC_CLK) 및 상호보완 오실레이터 클럭 신호(OSC_CLKB)에 의해 각각 구동된, 래치들(402 및 404)로도 칭해지는, 제1 및 제2 에지-트리거링된 플립-플롭들을 포함한다. 플립-플롭(402)은 기준 신호(VREF)가 올라갈 때, 클럭의 상승 에지에서 PWMN을 래치(latch)하고, 플립-플롭(404)은 기준 신호(VREF)가 내려갈 때, 클럭의 하강 에지에서 PWMN을 래치(latch)한다. 클리핑 검출 회로(400)는 또한 제1 및 제2 에지-트리거링된 플립-플롭들(402 및 404)의 출력을 수신하고 제1 클리핑 신호(422)를 제공하기 위한 제1 배타적 NOR 회로(412)를 포함한다. 배타적 NOR 회로(412)는 2개의 입력 논리 신호들이 서로 상이할 때, "0" 또는 낮은 출력 신호를 제공하도록 구성되고, 2개의 입력 논리 신호들이 동일할 때, "1" 또는 높은 출력 신호를 제공하도록 구성된다. 따라서, 제1 클리핑 신호(422)는 PWMN이 2개의 연속 클럭 에지 신호들에서 상승 에지 이후의 하강 에지 또는 그 반대의 경우에, 변화하지 않고 남을 때 "1"이고, 이는 PWMN에 대한 클리핑 조건을 표시한다.

PWMP에 대한 클리핑 조건은 유사한 방식으로 검출된다. 클리핑 검출 회로(400)는 또한 제2 차동 입력 신호(PWNP)에 결합되고 오실레이터 클럭 신호(OSC_CLK) 및 상호보완 오실레이터 클럭 신호(OSC_CLKB)에 의해 각각 구동된 제3 및 제4 에지-트리거링된 플립-플롭들(406 및 408)을 포함한다. 제2 배타적 NOR 회로(414)는 제3 및 제4 에지-트리거링된 플립-플롭들(406 및 408)의 출력들을 수신하고 제2 클리핑 신호(424)를 제공하도록 구성된다.

도 4에 도시된 것처럼, OR 회로(430)는 제1 및 제2 클리핑 신호들(422 및 424)을 제1 및 제2 배타적 NOR 회로들(412 및 414)로부터 각각 수신하도록 구성된다. OR 회로(430)의 출력은 클리핑 검출 신호(CLIP)이다. CLIP의 "1" 또는 하이 상태는 클립이 PWMN 및 PWMP 중 어느 하나 또는 양쪽 모두에서 검출됨을 나타낸다. CLIP의 "0" 또는 로우 상태는 클리핑이 검출되지 않음을 나타낸다.

상술한 것처럼, 본 발명의 실시예들은 클래스-D 증폭기에서 신호 클리핑을 검출하기 위한 방법 및 일 예시적인 회로 구현을 제공한다. 그 방법 및 회로는 내부 PWM 신호들 및 오실레이터 클럭 신호를 이용하여 작은 추가 회로로 클리핑 검출 신호를 생성한다. 그 방법은 종래의 기술들과 비교하여 간단하며 비용 면에서 효율적이다. 종래의 오디오 검출 및 핸들링 기술의 일례는 앤드류 등의 미국 특허 번호 제5,453,716호에서 설명되고, 이것은 여기에서 참조로 포함된다. 앤드류의 방법은 출력 오디오 파형들을 분석하고 고정 레벨을 이용하여 클리핑을 검출하는 것을 포함한다. 이러한 방식은 복잡할 뿐만 아니라 대규모의 추가적인 회로를 요구한다.

또 다른 실시예에 따르면, 상술한 방법은 2개 보다 많은 입력 신호들을 핸들링하기 위해 집적 회로(IC) 칩에서 구현될 수 있다. IC 칩은 하나 이상의 입력 신호들을 수신하기 위한 하나 이상의 입력 핀들 및 하나 이상의 입력 신호들에 결합되고 하나 이상의 입력 신호들과 기준 전압 신호와의 비교에 기초하여 하나 이상의 PWM 신호들을 제공하도록 구성된 제1 신호 처리 회로를 포함한다. IC 칩은 또한 PWM 신호들 중 하나 이상이 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로를 포함한다. 클리핑 검출 회로는 하나 이상의 PWM 신호들 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

상기 IC 칩의 일 실시예에서, 클리핑 검출 회로는 입력 신호들 중 하나 이상이 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 일 실시예에서, 기준 신호는 오실레이터 클럭 신호로부터 도출된다. PWM 신호들 각각은 대응하는 입력 신호가 기준 전압보다 더 높을 때, 제1 상태에 있고, PWM 신호들 각각은 대응하는 입력 신호가 기준 전압보다 더 낮을 때, 제2 상태에 있다.

상기 IC 칩의 일 실시예에서, 클리핑 검출 회로는 입력 신호들 각각에 대한 클리핑 신호 생성기를 포함한다. 각각의 클리핑 신호 생성기는 제1 차동 입력 신호에 결합되고 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제1 및 제2 에지-트리거링된 플립-플롭들, 및 제1 및 제2 에지-트리거링된 플립-플롭들의 출력들을 수신하기 위한 배타적 NOR 회로를 포함한다. 클립 검출 회로는 또한 클리핑 신호 생성기의 각각으로부터 출력을 수신하기 위한 OR 회로를 포함한다.

본 발명의 다른 실시예에 따르면, 도 3에 도시된 오디오 시스템은 제1 및 제2 출력 신호(OUTM 및 OUTP)를 스피커(110)에 제공하기 위한 클래스-D 증폭기(300)를 포함한다. 스피커 부하(110)는 인덕터(LI) 및 저항(RI)에 의해 나타난다. 클래스-D 증폭기(300)의 회로 및 기능이 도 2 내지 도 4를 참조하여 위에서 설명된다. 클래스-D 증폭기는 각각의 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터, 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기, 및 클래스-D PWM 변조기를 포함한다. 클래스-D PWM 변조기는 제1 및 제2 차동 입력 신호들을 기준 전압과 비교함으로써 제1 및 제2 PWM 신호들을 생성하도록 구성된다. 제1 및 제2 PWM 신호들은 대응하는 입력 신호가 기준 전압보다 더 높을 때, 제1 상태에 있고, 제1 및 제2 PWM 신호들은 대응하는 입력 신호가 기준 전압보다 더 낮을 때, 제2 상태에 있다. 클래스 D 증폭기는 또한 제1 및 제2 PWM 신호들에 응답하여 제1 및 제2 출력 신호들을 구동하도록 구성된 차동 출력 드라이버를 포함한다. 클래스-D 증폭기는 또한 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로를 포함한다. 클리핑 검출 회로는 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 클리핑 표시 신호를 턴 오프시키도록 구성된다.

집적 회로 칩의 일 실시예에서, 클리핑 검출 회로는 제1 및 제2 차동 입력 신호들의 하나 또는 양쪽 모두가 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성된다. 일 실시예에서, 클리핑 검출 회로는 제1 차동 입력 신호에 결합되고 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제1 및 제2 에지-트리거링된 플립-플롭들, 및 제1 및 제2 에지-트리거링된 플립-플롭들의 출력을 수신하고 제1 클리핑 신호를 제공하기 위한 제1 배타적 NOR 회로를 포함한다. 클리핑 검출 회로는 또한 제2 차동 입력 신호에 결합되고 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제3 및 제4 에지-트리거링된 플립-플롭들, 및 제3 및 제4 에지-트리거링된 플립-플롭들의 출력들을 수신하고 제2 클리핑 신호를 제공하기 위한 제2 배타적 NOR 회로를 포함한다. 클리핑 검출 회로는 또한 제1 및 제2 클리핑 신호들을 제1 및 제2 배타적 NOR 회로로부터 수신하기 위한 OR 회로를 포함한다. 배타적 NOR 회로들 각각은 2개의 입력 논리 신호들이 서로 상이할 때, 낮은 출력 신호를 제공하도록 구성되고, 2개의 입력 논리 신호들이 동일할 때, 높은 출력 신호를 제공하도록 구성된다.

상기 집적 회로 칩의 일 실시예에서, 클래스-D PWM(pulse width modulation) 변조기는 제1 차동 입력 신호 및 기준 전압을 수신하고 제1 PWM 신호를 생성하기 위한 제1 비교기 회로, 및 제2 차동 입력 신호 및 기준 전압을 수신하고 제2 PWM 신호를 생성하기 위한 제2 비교기 회로를 포함한다. 일 특정 실시예에서, 클래스 D 증폭기의 제1 및 제2 출력 신호들은 필터 없이 스피커에 결합하도록 구성된다. 실시예에서, 클래스 D 증폭기는 또한 제1 및 제2 증폭기 회로들을 포함하는 차동 출력 드라이버를 포함하고, 제1 및 제2 증폭기 회로들 각각은 직렬로 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다.

상술한 오디오 시스템은, 적절한 행동들을 취하기 위해, 도 3a, 도 3b 및 도 4에서 도시된 것처럼, 클립 검출 신호(CLIP)를 이용할 수 있다. 예를 들어, 왜곡을 감소시키는 것이 바람직한 경우, 오디오 시스템은 출력 오디오 신호들을 감소시킬 수 있다. 대안적으로, 오디오 시스템은, 신호 클리핑이 감소되거나 제거되는 것처럼, 수신된 입력 신호들을 감소시킬 수 있다.

위에서 설명한 것과 같이 본 발명을 특정 예시들을 들어 설명하였다. 그러나, 여기에서 설명된 예시들 및 실시예들은 단지 설명을 위한 목적이며, 이를 고려한 다양한 수정들 및 변화들이 본 발명의 본질 및 범위와 첨부된 청구항들의 범위 내에서 당업자에게 명백할 것임을 알아야 한다.

Claims (18)

1. 무필터 적용을 위한 클래스 D 증폭기를 가지는 집적 회로(IC) 칩에 있어서:
   각각의 오실레이터 클럭 사이클에서 상승 에지(edge) 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터;
   상기 오실레이터 클럭 신호로부터 기준 전압(reference voltage)을 생성하기 위한 기준 램프 전압 생성기;
   제1 및 제2 차동 입력 신호들을 상기 기준 전압과 비교함으로써 각각의 오실레이터 클럭 사이클에서 제1 및 제2 PWM(pulse width modulation) 신호들을 생성하도록 구성된 클래스-D PWM 변조기로서, 대응하는 입력 신호가 상기 기준 전압보다 높을 때, 상기 제1 및 제2 PWM 신호들은 제1 상태에 있고, 대응하는 입력 신호가 상기 기준 전압보다 낮을 때, 상기 제1 및 제2 PWM 신호들은 제2 상태에 있는, 상기 클래스-D PWM 변조기; 및
   상기 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온(turn on)시키도록 구성된 클리핑 검출 회로로서, 상기 클리핑 검출 회로는 상기 제1 PWM 신호 및 제2 PWM 신호 양쪽 모두가 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 상기 클리핑 표시 신호를 턴 오프(turn off)시키도록 구성되는, 상기 클리핑 검출 회로를 포함하는, 집적 회로 칩.
2. 제 1 항에 있어서,
   상기 클리핑 검출 회로는 상기 제1 및 제2 차동 입력 신호들 중 하나 또는 양쪽 모두가 상기 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성되는, 집적 회로 칩.
3. 제 1 항에 있어서,
   상기 클리핑 검출 회로는:
   상기 제1 PWM 신호에 결합되고, 상기 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 트리거링(triggering)된 제1 및 제2 에지-트리거링된 플립-플롭(edge-triggered flip-flop)들;
   상기 제1 및 제2 에지-트리거링된 플립-플롭들의 출력들을 수신하고 제1 클리핑 신호를 제공하기 위한 제1 배타적 NOR 회로;
   상기 제2 PWM 신호에 결합되고 상기 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제3 및 제4 에지-트리거링된 플립-플롭들;
   상기 제3 및 제4 에지-트리거링된 플립-플롭들의 출력들을 수신하고 제2 클리핑 신호를 제공하기 위한 제2 배타적 NOR 회로; 및
   상기 제1 및 제2 배타적 NOR 회로들로부터 상기 제1 및 제2 클리핑 신호들을 수신하기 위한 OR 회로를 포함하고,
   상기 배타적 NOR 회로들 각각은 2개의 입력 논리 신호들이 서로 상이할 때, 낮은 출력 신호를 제공하고, 2개의 입력 논리 신호들이 동일할 때, 높은 출력 신호를 제공하도록 구성되는, 집적 회로 칩.
4. 제 1 항에 있어서,
   상기 클래스-D PWM(pulse width modulation) 변조기는:
   제1 차동 입력 신호 및 상기 기준 전압을 수신하고 상기 제1 PWM 신호를 생성하기 위한 제1 비교기 회로; 및
   제2 차동 입력 신호 및 상기 기준 전압을 수신하고 상기 제2 PWM 신호를 생성하기 위한 제2 비교기 회로를 포함하는, 집적 회로 칩.
5. 제 1 항에 있어서,
   상기 클래스 D 증폭기의 제1 및 제2 출력 신호들은 필터 없이 스피커에 결합하도록 구성되는, 집적 회로 칩.
6. 제 1 항에 있어서,
   상기 클래스-D 증폭기는 또한:
   제1 및 제2 증폭기 회로들을 포함하는 차동 출력 드라이버를 포함하고, 상기 제 1 및 제 2 증폭기 회로들 각각은 직렬로 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는, 집적 회로 칩.
7. 집적 회로(IC) 칩에 있어서:
   하나 이상의 입력 신호들을 수신하기 위한 하나 이상의 입력 핀(pin)들;
   각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터;
   상기 하나 이상의 입력 신호들에 결합되고, 각각의 오실레이터 클럭 사이클에서 하나 이상의 PWM 신호들을 제공하도록 구성된 제1 신호 처리 회로; 및
   상기 PWM 신호들 중 하나 이상이 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로로서, 상기 하나 이상의 PWM 신호들 모두가 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 상기 클리핑 표시 신호를 턴 오프시키도록 구성되는, 상기 클리핑 검출 회로를 포함하는, 집적 회로 칩.
8. 제 7 항에 있어서,
   상기 클리핑 검출 회로는 상기 입력 신호들 중 하나 이상이 상기 PWM 신호들을 생성하기 위해 이용된 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성되는, 집적 회로 칩.
9. 제 8 항에 있어서,
   상기 기준 신호는 오실레이터 클럭 신호로부터 도출되고, 대응하는 입력 신호가 상기 기준 전압보다 높을 때, 상기 PWM 신호들 각각은 제1 상태에 있고, 대응하는 입력 신호가 상기 기준 전압보다 낮을 때, 상기 PWM 신호들 각각은 제2 상태에 있는, 집적 회로 칩.
10. 제 8 항에 있어서,
    상기 클리핑 검출 회로는 상기 PWM 신호들 각각에 대한 클리핑 신호 생성기를 포함하고, 각각의 클리핑 신호 생성기는:
    상기 제1 PWM 신호에 결합되고, 상기 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제1 및 제2 에지-트리거링된 플립-플롭들; 및
    상기 제1 및 제2 에지-트리거링된 플립-플롭들의 출력들을 수신하기 위한 배타적 NOR 회로를 포함하고,
    상기 클리핑 검출 회로는 또한 상기 클리핑 신호 생성기 각각으로부터 출력을 수신하기 위한 OR 회로를 포함하는, 집적 회로 칩.
11. 무필터 적용을 위한 클래스 D 증폭기를 가지는 집적 회로(IC) 칩에 있어서:
    각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터;
    상기 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기;
    제1 및 제2 차동 입력 신호들을 상기 기준 전압과 비교함으로써 각각의 오실레이터 클럭 사이클에서 제1 및 제2 PWM 신호들을 생성하도록 구성된 클래스-D PWM 변조기; 및
    상기 제1 및 제2 차동 입력 신호들 중 하나 또는 양쪽 모두가 상기 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로로서, 상기 제1 및 제2 차동 입력 신호들 양쪽 모두가 상기 기준 전압의 크기 범위 내에 있을 때, 상기 클리핑 표시 신호를 턴 오프시키도록 구성되는, 상기 클리핑 검출 회로를 포함하는, 집적 회로 칩.
12. 제1 및 제2 출력 신호들을 수신하기 위한 스피커; 및
    클래스-D 증폭기를 포함하고,
    상기 클래스-D 증폭기는:
    각각의 오실레이터 클럭 사이클에서 상승 에지 및 하강 에지를 가지는 오실레이터 클럭 신호를 생성하기 위한 오실레이터;
    상기 오실레이터 클럭 신호로부터 기준 전압을 생성하기 위한 기준 전압 생성기;
    제1 및 제2 차동 입력 신호들을 상기 기준 전압과 비교함으로써 제1 및 제2 PWM 신호들을 생성하도록 구성된 클래스-D PWM 변조기로서, 대응하는 입력 신호가 상기 기준 전압보다 더 높을 때, 상기 제1 및 제2 PWM 신호들은 제1 상태에 있고, 대응하는 입력 신호가 상기 기준 전압보다 더 낮을 때, 상기 제1 및 제2 PWM 신호들은 제2 상태에 있는, 상기 클래스-D PWM 변조기; 및
    상기 제1 PWM 신호 및 제2 PWM 신호 중 하나 또는 양쪽 모두가 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 동일한 상태를 유지할 때, 클리핑 표시 신호를 턴 온시키도록 구성된 클리핑 검출 회로로서, 상기 제1 PWM 신호 및 상기 제2 PWM 신호 양쪽 모두가 상기 오실레이터 클럭 신호의 2개의 연속 에지들 사이에서 상태들을 변화시킬 때, 상기 클리핑 표시 신호를 턴 오프시키도록 구성되는, 상기 클리핑 검출 회로를 포함하는, 오디오 시스템.
13. 제 12 항에 있어서,
    상기 클리핑 검출 회로는 상기 제1 및 제2 차동 입력 신호들 중 하나 또는 양쪽 모두가 상기 기준 전압의 크기 범위를 벗어날 때, 클리핑 표시 신호를 턴 온시키도록 구성되는, 오디오 시스템.
14. 제 12 항에 있어서,
    상기 클리핑 검출 회로는:
    상기 제1 PWM 신호에 결합되고, 상기 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제1 및 제2 에지-트리거링된 플립-플롭들;
    상기 제1 및 제2 에지-트리거링된 플립-플롭들의 출력들을 수신하기 위한 제1 배타적 NOR 회로;
    상기 제2 PWM 신호에 결합되고 상기 오실레이터 클럭 신호 및 상호보완 오실레이터 클럭 신호에 의해 각각 구동하는 제3 및 제4 에지-트리거링된 플립-플롭들;
    상기 제3 및 제4 에지-트리거링된 플립-플롭들의 출력들을 수신하기 위한 제2 배타적 NOR 회로; 및
    상기 제1 및 제2 배타적 NOR 회로들로부터 출력들을 수신하기 위한 OR 회로를 포함하는, 오디오 시스템.
15. 제 14 항에 있어서,
    상기 클래스-D PWM 변조기는:
    제1 차동 입력 신호 및 상기 기준 전압을 수신하고 상기 제1 PWM 신호를 생성하기 위한 제1 비교기 회로; 및
    제2 차동 입력 신호 및 상기 기준 전압을 수신하고 상기 제2 PWM 신호를 생성하기 위한 제2 비교기 회로를 포함하는, 오디오 시스템.
16. 제 12 항에 있어서,
    상기 클래스-D 증폭기의 제1 및 제2 출력 신호들은 필터 없이 상기 스피커에 결합하도록 구성되는, 오디오 시스템.
17. 제 12 항에 있어서,
    상기 클래스-D 증폭기는 또한:
    제1 및 제2 증폭기 회로들을 포함하는 차동 출력 드라이버를 포함하고, 상기 제 1 및 제 2 증폭기 회로들 각각은 직렬로 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는, 오디오 시스템.
18. 제 12 항에 있어서,
    상기 클래스 D 증폭기는 집적 회로(IC) 칩에 포함되고, 각각의 단자들은 상기 집적 회로(IC)의 핀에 결합되는, 오디오 시스템.

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