KR20140054001A - 랩 쓰루 접속을 갖는 광전지 - Google Patents

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조하네스 아드리아너스 마리아 반 루스말렌
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쉬티흐틴크 에네르지온데르조크 센트룸 네델란드
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Abstract

랩 쓰루 접속 (wrap through connections)을 갖는 공지된 광전지들은 양 극성들을 갖는 출력 단자들이 그 후면 상에 존재하며, 그 중 하나는 랩 쓰루 접속을 통해서 전면에 커플링된다. 본 발명에 따른 태양전지는 후면 상에 에미터층을 형성함으로써 제조된다. 전극 물질은 후면 상의 상호 개별적인 제1 및 제2 영역들에 도포된다. 제1 영역 중의 전극 물질은 에미터와 접촉한다. 제2 영역은 후면 상에서 접속을 제공하는 홀의 주변을 덮는다. 제2 영역 중의 전극 물질은 에미터 상에 놓이고, 제2 영역 둘레에서 에미터가 트렌치에 의해서 단절된다. 전면 상에는 전극 물질의 추가 영역이 홀 상에 도포된다. 필요한 경우, 후면 상의 제2 영역 중의 전극 물질은 지지 표면 상에 도포되는데, 상기 지지 표면은 상기 제1 영역 아래의 에미터층을 통해서 횡 방향으로 흐르는 전류로부터 실질적으로 전기적으로 분리된다.

Description

랩 쓰루 접속을 갖는 광전지 {Photovoltaic cell with wrap through connections}
본 발명은 광전지 (예를 들어, 태양전지) 및 그러한 광전지를 제조하는 방법에 관한 것이다.
종래 광전지들은 반도체 본체를 포함하며, 상기 기판에서는 광이 자유 전하 캐리어들을 여기시키고, 이는 전지 출력 단자들 사이 및 이를 통과하여 출력 전압 및 전류를 발생시킨다. 반도체 본체는 얇은 평판으로서, 큰 직경을 지니며, 그 전면과 후면 사이의 두께가 상기 직경에 비해서 훨씬 작다. 실질적으로 상기 전면 및 후면 전체에 걸쳐서 분포하는 전극들은 상기 단자들에 대해서 저저항 접속을 제공한다. 다수의 광전지에 있어서, 상기 단자들은 이러한 단자들이 접속되는 전극들과 함께, 상기 전면 및 후면 상에도 제공된다. 그러나, 상기 단자들을 모두 동일한 면, 통상적으로 후면 상에 제공하는 것도 알려져 있는 바, 상기 후면은 사용 도중에 태양 (또는 다른 광원)으로부터 멀어지는 방향으로 향하게 된다. 동일면 상의 단자들은, 일 면으로부터 다른 면으로 진행하는 도전체 물질로 채워진 홀 (비아 (via)로도 불리움)의 형태를 갖는 금속 랩 쓰루 접속 (metal wrap through connection, MWT)에 의해서 제조될 수도 있다.
MWT 접속의 사용은 문제점을 안고 있는데, 이는 이러한 접속이 단자들을 통한 출력 전류의 손실 또는 심지어 손상으로 이어질 수 있는 단락을 야기할 수 있기 때문이다. MWT 접속이 광전지에 대해서 최초로 제안된 이래로, 이러한 문제점은 단락을 방지하기 위한 많은 제안들을 도출시켰다. 광전지 중 MWT의 단락 문제 해법에 대한 장기간에 걸친 필요성에도 불구하고, 상기 해법은 부가적인 공정 및 요구되는 정확성의 관점에서 여전히 상당히 복잡한 사항이다.
MWT 접속을 구비한 광전지의 제조 과정은 Florian Clement 등에 의한 논문인 "Pilot Line processing of screen printed cs-Si MWT solar cells exceeding 17% efficiency,"에 공지되어 있다 (제34회 IEEE PV Specialists conference, Philadelphia, 2009, 223-227쪽에 공개). 이러한 과정에서, 출발점은 기판을 통과하는 비아들을 구비한 반도체 기판이다. 접합은 표면을 도핑함으로써 구현된다. 후면 상에는, 후면 필드층 (BSF층)이 생성됨으로써 벌크와의 접촉 및 그 패시베이션 (passivation)을 제공한다. P 접촉부들 또한 상기 후면 상에 프린팅되며, 이는 전지 단자들 중의 하나를 구현하는 기능을 한다. 도전체 페이스트는 전지의 전면에 비아들 상에서 진행하는 전극 격자 패턴의 형태로 프린팅된다. 다른 단자로부터 전면으로의 접속을 제공하기 위해서, 도전체 페이스트의 영역이 먼저 후면 상에, 비아 위치에서, 또한 그 주변에서 프린팅되고, 비아 내부로 프린팅된다. 상기 도전체 페이스트는 소성 단계에서 가열됨으로써, 전극들이 형성된다. 전지의 출력 전압은 P 접촉부들 및 소성된 도전체 페이스트의 사이에서, 상기 후면으로부터 커플링 아웃 (coupled out)될 수 있다.
MWT 기술을 구비한 광전지들을 제조하는 모든 방법들처럼, 이러한 방법은 비아와 관련된 단락 문제들을 방지하기 위한 부가적인 수단을 필요로 한다. 이러한 전지에 있어서 가능한 단락의 문제점들은 비아 벽에서 의도치 않은 전류 경로 및 에미터층 및 전지 구성요소들의 정렬에 있어서의 국부적 흠결로 인한 전류를 포함한다.
Clement 등에 의한 방법은, 비아, 및 비아와 전면 접촉부의 위치를 통합하는 영역 중 후방에 국부적으로 에미터층을 제공하되, 예를 들어 레이저 절삭에 의해서 전면 및 후면 상에 절단 트렌치 (cutting trench)를 제공함으로써 이러한 문제점들을 해결하고자 하였다. 트렌치가 전지 가장자리 근방의 전면 상에 제공됨으로써 가장자리를 둘러서 전면으로부터 전류가 흐르는 것을 방지한다. 더 나아가, 트렌치들이 국부적 에미터 영역 중 후면 상에 절삭됨으로써, 비아들과 접촉하고 있는 후면 상 도전체 페이스트의 영역들을 둘러싼다. 도전체 페이스트의 영역이 정확히 정렬되고 트렌치들이 적절히 위치되어 (전면-접촉) 도전체 페이스트의 영역들을 BSF로부터 분리하게 되면, 이는 단락을 방지하게 된다. 홀의 벽 상에 에미터층을 신뢰성 있게 도포하여야 하는 필요성으로 인해서, 에미터를 도포하는 방법들을 선택하는데 있어서 제약이 따른다. 이러한 방법적 한계로 인해서, 이러한 기술을 n-타입 반도체 본체들에 적용하는데에는 복잡한 수단들이 요구된다.
미국특허공개번호 US 2007/0023082 및 유럽특허 EP1950810은 유사한 전지를 개시하고 있는 바, n-타입 기판의 전면 상의 경사 p-타입 에미터가 도전성 코팅에 의해서 덮혀지고, 이는 비아를 통해서 후면 상의 제1 전극에 전기적으로 연결된다. 후면 상에서는, 경사 n-타입층이 제2 전극과 접촉하는 후면 필드로서 사용되고, 고유-내지-p-타입 경사 (intrinsic-to-p-type grading)를 갖는 층이 비아를 통합하는 영역 중에 제공된다. 트렌치가 경사 n-타입층을 고유-내지-p-타입 경사를 갖는 층으로부터 분리하고, 따라서 제1 및 제2 전극과 접촉하고 있는 후면 중 일부를 분리한다. 또 다른 구현예에서, 경사 n-타입층은 비아를 통합하는 영역으로부터 선택적으로 제거되거나, 또는 상기 영역의 외부에 선택적으로 증착될 수도 있으며, 비아로의 접촉 전극이 단순 고유 비정질 실리콘층 상의 후면 상에 제공된다.
이러한 구현예들에서, 비아는 에미터에 전기적으로 연결된 도전체를 포함하게 되며, 비아 벽이 페시베이션되거나 분리되지 않았기 때문에, 따라서 에미터 접촉부는 기저 물질과 직접적으로 접촉하게 되고, 이러한 형태는 단락 (shunt) 또는 역전류 (reverse current)의 위험성을 증가시키게 된다. 미국특허공개번호 US 2007/0023082는 제1 전극과 접촉하고 있는 후면 전체 부분 상에 걸쳐서 경사 n-타입층을 먼저 제거하는 방안에 대해서도 언급하고 있다. 이는 누전을 감소시키지만, 제조 공정을 더욱 복잡하게 한다.
본 발명의 목적은, 특히 단락 전류가 더욱 간편한 방법에 의해서 감소될 수 있는 도전성 랩 쓰루 접속을 구비한 광전지를 제공하는 것이다.
본 발명의 일 태양에 따르면, 광전지의 제조방법으로서,
- 제1 도전성 타입의, 전면 및 후면을 갖는 반도체 본체로서, 상기 반도체 본체를 통과하여 상기 전면으로부터 상기 후면으로 적어도 하나의 홀을 구비한 반도체 본체를 제공하는 단계;
- 상기 반도체 본체의 내부 또는 그 위에, 적어도 상기 후면과 인접하는 제2 도전성 타입층을 형성하는 단계;
- 전극 물질을 상기 후면 상의 상호 개별적인 제1 및 제2 영역들에 도포하는 단계로서, 상기 제1 영역 중의 상기 전극 물질은 상기 제2 영역 외부에서 상기 제2 도전성 타입층을 전기적으로 접촉하고, 전극 물질의 상기 제2 영역은 상기 후면 상에서 상기 홀을 덮으며, 상기 제2 영역 중의 상기 전극 물질은 상기 제2 도전성 타입층 상에 도포되도록 하는 단계;
- 상기 제2 영역 둘레에서 상기 제2 도전성 타입층의 적어도 부분적인 단절을 생성하는 단계; 및
- 상기 전면 상의 추가 영역에 전극 물질을 도포하는 단계로서, 상기 전면 상의 상기 홀을 덮는 상기 추가 영역의 상기 전극 물질이 상기 후면 상의 상기 제2 영역 중의 상기 전극 물질과 전기적으로 접촉하도록 도포하는 단계
를 포함하는 광전지의 제조방법이 제공된다.
에미터가 후면 상에 구비되는 도전체 랩 쓰루 전지 (conductor wrap through cell)가 제조되는 바, 즉, 전지의 표면 상에 두 가지 접촉 전극들이 모두 구비된다. 전면 에미터를 구비한 전지에 비해서, 이는 기판을 통한 단락이 발생되는 위험성을 감소시키는데, 이러한 단락은 비아의 내벽 또는 에미터 접촉부 아래의 후면이 에미터층으로 충분히 덮이지 않는 경우, 절연되지 않는 경우, 또는 비아 내의 금속 접촉부가 과다소성되는 경우에 발생된다.
전극 물질은 지지 표면으로서의 제2 도전성 타입층 상의 제2 영역에 도포되며, 상기 지지 표면은 상기 제1 영역의 가장자리에 해당되는 위치들에서 상기 제2 도전성 타입층을 통해서 횡 방향으로 흐르는 전류로부터 실질적으로 전기적으로 분리된다. 횡 방향 전류 (lateral current)는 표면에 평행한 전류, 예를 들어 제2 도전성 타입층 내의 전류를 의미하며, 상기 제2 영역의 방향으로 도달한다. 이러한 방식에 의해서, 후면 상에서의 단락이 감소된다.
제2 도전성 타입층으로부터의 횡 방향 전류로부터 실질적인 전기적 분리가 달성되는 것은, 지지 표면 둘레에서 횡 방향으로 적어도 부분적인 층의 단절이 이루어지기 때문이며, 이 경우 상기 지지 표면은 상기 제2 도전성 타입층의 표면일 수 있다. 다른 한편으로, 실질적인 전기적 분리는 상기 제2 영역 전체에 의해서 덮인 모든 위치들에서 적어도 부분적으로 상기 제2 도전성 타입층을 제거하거나, 또는 그러한 위치들에 상기 제2 도전성 타입층을 미증착 또는 단지 부분적으로만 증착함으로써 구현될 수도 있다. 이러한 경우에, 상기 반도체 본체가 지지 표면을 제공할 수도 있다. 또 다른 구현예에서, 실질적인 전기적 분리는 상기 제2 영역 중에 제공된 분리층에 의해서 구현될 수도 있는 바, 그 상단은 지지 표면을 제공한다. 층의 단절은 트렌치를 절삭하거나, 또는 상기 제2 영역 둘레의 곡선에 증착을 수행하지 않음으로써 구현될 수도 있다.
전극 물질을 그 둘레에 단절을 갖는 제2 도전성 타입층 상의 제2 영역 중에 도포하는 사항은 제조를 단순화하는데, 이는 제2 영역이 제2 도전성 타입층을 포함하지 않도록 할 필요성이 없어서, 부가적인 공정 또는 정밀 패터닝이 필요하지 않기 때문이다. 예를 들어, 상기 제2 도전성 타입층이 헤테로접합의 일부인 경우, 제2 도전성 타입층을 포함하지 않는 제2 영역을 제공하는 것은 공정을 현저하게 복잡하게 만들 염려가 있다. 물론, 전극 물질이 상기 제2 도전성 타입층 상의 제2 영역에 도포되어야 한다는 필요성으로 인해서, 제2 영역 중의 전극 물질이 제2 도전성 타입층이 존재하지 않는 위치들에도, 예를 들어 공정 손상 등으로 인해서, 국부적으로 존재할 가능성을 배제할 수는 없다.
바람직하게는, 상기 제2 도전성 타입층 (에미터를 형성)은 실질적으로 전체 후면에 걸쳐서 연장된다. 홀이 상기 제2 도전성 타입층의 형성 이전 또는 이후에 형성될 수 있다.
일 구현예에서는, 반도체 본체와 동일한 도전성 타입의 증가된 도전성을 갖는 층이 전면에 생성될 수 있다. 이러한 층은 홀에서의 도전체 물질의 영역과 전기적 접촉을 향상시키는 전면 필드로서 기능할 수 있다. 다른 구현예에서, 이러한 층은 홀의 벽을 따라서 연장될 수 있다. 에미터가 후방에 존재하기 때문에, 이는 단락 문제로 이어지지 않는다. 이러한 사항은 공정을 단순화하고, 전지의 감소된 출력 임피던스를 제공한다.
일 구현예에서, 비록 한 가지 단일 공정에 의해서 비아 접촉, 후방 에미터 격자 및 전면에 대한 접속이 형성됨에도 불구하고, 별 다른 단락 없이도, 비아에서의 접촉부와 에미터 후면 전극 구조를 형성함에 있어서 동일한 금속 물질이 사용될 수 있다.
비아를 사용함으로써 전면 필드가 불필요하게 될 수도 있다 (당업계에 공지된 바와 같이, 전면 필드는 기판과 동일한 도전성 타입을 갖는 영역이지만, 전극 물질에 대한 패시베이션 및/또는 접촉을 향상시키기 위해서 그러한 도전성 타입의 도핑이 증가된 영역이다). 일 구현예에서, 전면 필드는 생략된다. 이는 광학적 투과를 향상시킨다.
일 구현예에서, 전극 물질의 제1 및 제2 영역들은 전극 물질을 포함하는 페이스트를 프린팅함으로써 후면 상에 도포된다. 이는 간편한 제조 및 낮은 제작비용을 가능하게 한다. 상기 페이스트는 추후 소성 (가열)됨으로써 전기적 저항을 감소시키게 된다. 일 구현예에서, 전면 상에 전극 물질의 추가 영역이 또한 프린팅된다. 전면 및 후면 페이스트들이 단락의 위험성 없이 함께 소성될 수 있다. 전극 물질을 증착시키기 위한 다른 기술들, 예를 들어 잉크젯 프린팅, 스퍼터링 등이 사용될 수 있다. 블랭킷 (blanket) (연속적인) 전극 물질들이 사용될 수 있다.
본 발명의 다른 태양에 따르면, 광전지로서,
- 제1 도전성 타입의, 전면 및 후면을 갖는 반도체 본체로서, 상기 반도체 본체를 통과하여 상기 전면으로부터 상기 후면으로 적어도 하나의 홀을 구비한 반도체 본체;
- 상기 반도체 본체의 내부 또는 그 위에, 적어도 상기 후면과 인접하는 제2 도전성 타입층;
- 상기 후면 상의 상호 개별적인 제1 및 제2 영역들에 위치하는 전극 물질로서, 상기 제1 영역 중의 상기 전극 물질은 상기 제2 영역 외부에서 상기 제2 도전성 타입층을 전기적으로 접촉하고, 상기 제2 영역은 상기 후면 상에서 상기 홀을 덮으며, 상기 제2 영역 중의 상기 전극 물질은 상기 제2 도전성 타입층 상에 위치하고, 상기 제2 영역 둘레의 상기 제2 도전성 타입층은 적어도 부분적으로 단절되는 전극 물질; 및
- 상기 전면 상의 추가 영역에 위치하는 전극 물질로서, 상기 전면 상의 상기 홀을 덮는 상기 추가 영역이 상기 후면 상의 상기 제2 영역의 상기 전극 물질과 전기적으로 접촉하는 전극 물질
을 포함하는 광전지가 제공된다.
본 발명의 전술한 목적들과 다른 목적들 및 그 유리한 태양들은 하기 도면들을 사용하여 예시적인 구현예들을 서술함으로써 명백해질 것이다.
도 1은 광전지 일부의 두께를 통과한 단면도를 도시한 것이다.
도 2는 광전지를 제작하는 과정에 대한 흐름도를 도시한 것이다.
도 3-8은 제작 과정 도중의 단면도들을 도시한 것이다.
도 9는 광전지를 제작하는 과정에 대한 흐름도를 도시한 것이다.
도 10-11은 제작 과정 도중의 단면도들을 도시한 것이다.
도 12는 다른 구현예의 흐름도를 도시한 것이다.
도 13은 분리층을 구비한 전지를 도시한 것이다.
도 14는 트렌치를 넘어서 연장되는 접촉부를 구비한 전지를 도시한 것이다.
도 1은 광전지 일부의 두께를, 전면 10으로부터 후면 12로 통과하는 단면도를 개략적으로 도시한 것이다. 이하 이해되는 바와 같이, 전지 중 전면 및 후면은 도시된 부분을 훨씬 넘어서 2차원으로 연장될 수 있으며, 각 면은 길이 및 단면 또는 더욱 일반적으로는 직경을 갖는 바, 이는 두께보다 훨씬 큰 값을 갖는다. 따라서, 도면 중 전지의 가장자리들은 도시되어 있지 않다.
상기 광전지는 제1 도전성 타입의 반도체 본체 14를 포함하며, 여기에는 상기 본체를 전면 10으로부터 후면 12로 통과하는 비아들 (vias) 15이 전면 10으로부터 후면 12로, 상기 본체를 통과하여 구비된다 (도면에는 1개만 도시). 에미터층 140은 후면 12에서 반도체 본체 14 내 또는 그 위에 구비되며, 에미터층 140에서는 반도체 본체 14가 제2 도전성 타입의 도핑, 즉 반도체 본체 14에서의 제1 도전성 타입과 반대되는 도전성 타입의 도핑으로 도핑된다. 일 실시예에서, 상기 제1 및 제2 도전성 타입은 각각 n-타입 및 p-타입일 수 있다.
상기 전면 상, 선택적으로 적어도 부분적으로 상기 비아 15의 벽면에는, 전면 필드층 142이, 상기 반도체 본체 14 상 또는 그 내부에 구비된다. 도전성 물질 (예를 들어, 금속)의 제1 패턴 144는 상기 후면 12 상에서 에미터층 140의 일부 상에 구비된다. 더 나아가, 도전성 물질의 섬 146이 상기 후면 12 상에서 비아 15 상에 구비된다 (도면에는 하나의 섬만이 도시되어 있지만, 하나 이상의 섬들이 상기 후면 12 상에서, 예를 들어 다른 비아들 상에 구비될 수도 있다). 도전성 물질의 제2 패턴 148이 상기 전면 10 상에서 상기 전면 필드 142 및 상기 비아 15 상에 구비된다. 비아 15는 섬 146 및 제2 패턴 148을 전기적으로 연결하는 도전체 물질 149를 포함한다. 광전지의 제1 단자 (미도시)는 도전성 물질의 제1 패턴 144와 커플링되고, 제2 단자 (미도시)는 섬 146과 연결된다. 상기 단자들 (미도시)은 제1 패턴 144 및 섬 146의 상단에 놓이거나, 또는 다른 곳에 놓일 수도 있으며, 상기 단자들과 제1 패턴 144 및 섬 146의 사이에는 각각 상호접속 (미도시)이 제공된다.
후면 12에서, 도전성 물질의 섬 146과 제1 패턴 사이에는 에미터층 140을 통과하여 트렌치 (trench) 18이 제공되는데, 이는 섬 146 주변에서 폐쇄 곡선 (closed contour)으로 제공된다. 후면 12 상에 하나 이상의 섬들이 존재하는 경우, 이러한 트렌치들이 복수 개 제공될 수 있으며, 각각은 폐쇄 곡선으로서 각각의 다른 섬 146 주변에 제공된다. 전지에 대한 더욱 세부적인 사항들은 생략하였다. 예를 들어, 텍스쳐, 투명 코팅, 상호접속 전극들 및 부가적인 층들이 제공될 수도 있다.
작동 시, 전지의 출력 전압은 전지로부터 상기 제1 패턴 144 및 섬 146에 접속된 단자들 (미도시) 사이에 제공되며, 전지의 출력 전류는 이러한 단자들을 통하여 흐르게 된다.
도 2는 광전지를 제작하는 과정에 대한 흐름도를 도시한 것이다. 제1 도전성 타입을 갖는 반도체 물질로 된 기판을 제작하는 몇몇 예비 단계들은 제1 단계 21로 표시되어 있다. 제2 단계 22에서, 홀 (비아로도 불리움) 또는 더욱 일반적으로는 홀들 (비아들)이 기판을 통과하여 제작되는데, 예를 들어 레이저 드릴링, 기계적 드릴링 또는 에칭에 의해서 제작될 수 있다. 이에 의해서, 도 3에 부분적으로 도시된 광전지의 단면과 같이, 홀 32를 구비한 기판 30이 제작되고 (홀 32의 직경 및 길이는 축적과 일치하지 않으며, 하나 이상의 홀 (미도시)이 다른 위치들에서 기판 30을 통과하여 제작될 수 있다). 기판 30은 50 내지 300 마이크로미터 범위의 두께를 가질 수 있으며, 원형 또는 직사각형 또는 임의의 다른 형태일 수 있고, 예를 들어 최소한 100 밀리미터의 최소 직경 (예를 들어, 길이 또는 너비)을 가질 수 있다. 홀 32는 예를 들어 300 마이크로미터의 직경을 가질 수 있다. 물론, 더 좁거나 또는 더 넓은 홀이 사용될 수도 있다. 비록 하나의 홀이 도시되어 있지만, 일 구현예에서는 복수 개의 홀들이 제공될 수도 있다. 예를 들어, 제곱 센티미터 당 0.01-1 홀 범위의 홀 밀도가 사용될 수 있지만, 균일하게 분포될 필요성은 없다.
세 번째 단계 23에서, 상기 제1 도전성 타입과 반대되는 제2 도전성 타입의 도핑된 층이 상기 후면 12 상에 제조된다. 바람직하게는, 상기 층은 후면 전체에 걸쳐서 연장된다. 도 4는 홀 및 도핑된 층 40을 구비한 기판 30의 일부를 도시한 것이다 (두께는 축적과 다름). 예를 들어, 도핑된 층 40이 초기에 양면 모두에 제작된 구현예의 결과가 도시되어 있다. 다른 한편으로, 이는 후면에만 제작될 수도 있다. 모든 도면들에 도시된 바와 같이, 전지의 일부만이 도시되어 있으며, 전지의 가장자리들은 도면에 도시되어 있지 않다. 도핑된 층 40은 상기 전면과 후면 사이의 가장자리들, 또는 비아 내부로까지 연장될 수도 있다. 상기 도핑은 후면 상의 횡방향 위치에 관계없이 일정할 수 있다. 다른 한편으로는, 상기 도핑된 층 40 (에미터층으로 기능)은 후면 상 위치의 함수로서 도핑 변화량을 갖도록 제작됨으로써 (일명 선택적 에미터) 전지 효율을 증가시킬 수도 있다. 이러한 횡방향 도핑 변이를 갖는 에미터층을 제작하는 방법은 당업계에 공지되어 있다. 상기 층은 또한 많은 밀접하게 배치된 국부적 도핑 영역들 (일명 국부적 에미터)을 포함할 수 있으며, 이러한 영역들은 금속화 패턴에 의해서 상호접속될 수 있다.
상기 층을 제작하기 위해서 여러 공정들 중 임의의 어느 하나가 사용될 수 있는 바, 이러한 공정들에는 기판 30의 표면층에 도핑을 가하는 공정들 및 기판 30 상에 도핑된 층을 가하는 공정들 (예를 들어, 헤테로 접합을 제작하는 공정들)이 포함된다. 도핑된 층이 기판 30 상에 가해지는 구현예에서, 상기 세 번째 단계 23은 도핑된, 수소 부가 비정질 실리콘층 (hydrogen enriched amorphous silicon layer)의 증착을 포함할 수 있다. 도핑된 a-Si:H층은 예를 들어 PECVD 공정을 사용하여 증착될 수 있다 (기판과 도핑된 층 사이에 고유의 a-Si:H을 보유 또는 미보유). 도핑의 타입은 제2 도전성 타입에 대응하여 선택된다 (예를 들어, P 또는 B 도핑). 도핑이 기판 30의 표면층에 부가되는 구현예들에서, 상기 세 번째 단계 23은 도핑을 기판 30 내부로 확산 또는 주입하는 공정을 포함할 수 있다. 도핑된 규산염 유리가 상기 표면 상에 증착되고, 도핑이 유리로부터 확산되도록 하기 위한 가열 단계를 수행할 수 있다. 예를 들어, 오븐 내에서의 가열 또는 레이저 가열이 사용될 수 있다. 다른 실시예에서, 기판 30의 표면 중에 도핑을 주입하기 위해서 이온 주입법 (ion implantation)이 사용될 수 있다. 도핑된 층이 전면 및 후면 양면에 생성되는 공정을 사용할 수도 있으며, 예를 들어 액체 중에 침지시키거나, 또는 기체 분위기에 노출시키는 공정을 사용할 수 있다.
도핑된 층 40의 제조 후, 이후 단계에서 유전체층 또는 투명 도전성 산화물 (transparent conductive oxide, TCO)층의 제조를 수행할 수도 있다. 이러한 층은 도핑을 가하는 모든 단계들이 완료된 이후에 부가될 수도 있다. 도핑된 층 40은 기판 30 상에 부가된 헤테로접합층이며, 예를 들어 TCO층은 이후 단계에서 부가될 수 있는 것으로서, 상기 TCO층은 ITO를 포함할 수 있다. 도핑이 기판 30의 표면층에 부가될 때, 예를 들어 실리콘 질화물로 된 유전체층이 부가될 수도 있다. 이러한 층은 기판 표면의 분리 (isolation) 및 패시베이션 (passivation)을 제공할 수 있다.
네 번째 단계 24에서, 제1 도전성 타입을 갖는 도펀트층이 기판 30의 전면에 생성됨으로써 전면 필드 (front surface field, FSF)를 형성하게 된다. 기판 30의 전면에 도핑을 부가하는 공정이 사용되거나, 또는 도핑된 층을 기판 30에 부가하는 공정이 사용될 수 있다. 상기 세 번째 단계 23에서 서술된 임의의 타입의 공정들이 사용될 수 있는 바, 도펀트로는 제1 도전성 타입을 제공하는 것을 사용한다. 바람직하게는, 전면 필드층은 전체 전면 상, 또는 적어도 전면의 90% 상에 걸쳐서 연장된다. 도핑된 수소 부가 비정질 실리콘층 (hydrogen enriched amorphous silicon layer)을 증착시킴으로써 층이 부가될 수도 있다. 도핑된 a-Si:H층은 예를 들어 PECVD 공정을 사용하여 증착될 수 있다 (상기 기판과 상기 도핑된 층 사이에 고유의 a-Si:H층을 포함 또는 미포함). 전면 필드층은 적어도 홀 32의 벽 중 일부, 또는 홀 32의 전체 벽에 걸쳐서 홀 32 내로 연장될 수 있다. 전면 필드는 상기 전면 상의 측방향 위치에 관계없이 도핑을 함유하도록 제조될 수 있다. 다른 한편으로는, 상기 전면 필드는 상기 전면 상의 위치에 대한 함수로서 측방향 도핑 변화를 갖도록 제조됨으로써 (소위, 선택적 전면 필드층), 전지 효율을 향상시킬 수도 있다. 전면 필드층은 또한 국부적 도핑 영역들의 형태로 제조될 수도 있다 (국부적 전면 필드). 상기 영역들은 추후 더해진 금속화 패턴에 의해서 상호접속될 수도 있다.
헤테로접합 전면 필드의 경우, 바람직하게는 TCO가 국부적으로 가해진 다음 금속화에 의해서 상호접속될 수 있는데, 이렇게 함으로써, 전면의 금속화 영역들 내-사이에서 TCO 내 광흡수를 방지한다. 도핑된 층은 전면 금속 격자 하에서만 사용되고, 전면 상의 다른 영역들 (정렬을 위한 일부 여백 포함)에서는 사용되지 않음으로써, 광 투과를 향상시킬 수 있다.
후면 에미터를 사용할 경우, 전면을 후방 측면 접속부에 연결하기 위한 비아들을 사용하지 않더라도, 전면 상에서 이러한 위치 의존적 변화를 적용하는 것이 가능해진다. 전면 상의 선택된 영역들에만 적용된 TCO를 사용할 수도 있다. 선택적으로, 전면 필드의 도핑은 위치에 대한 함수로서 변화될 수도 있는데, 이는 TCO가 가해지는 영역들 아래에서 더 높은 도핑 농도를 사용함으로써 수행된다. 이는 효율을 증가시킨다.
도 5는 전면 필드층 50을 구비한 기판 30을 도시한 것이다 (두께는 축적과 일치하지 않음). 선택적으로, 만약 초기 도핑된 층 40이 전면 상에도 생성된 경우라면, 상기 초기 도핑된 층 40은, 예를 들어 단일면 에칭에 의해서, 전면 필드층 50을 생성하기 이전에, 상기 전면으로부터 (또한, 동시에 홀 32의 적어도 일부로부터) 선택적으로 제거될 수 있다. 네 번째 단계 24는 추후 단계에서 투명 도전성 산화물층 (transparent conductive oxide, TCO), 추가적인 패시베이션 코팅, 유전체 코팅 등의 도포, 및/또는 다른 습식 화학 공정을 수반할 수도 있다. 명확성을 위해서, 결과물층은 도면으로부터 생략되었다.
다섯 번째 단계 25에서, 도전성 물질이 후면 상에 도포된다. 상기 도전성 물질은 예를 들어 프린팅, 스퍼터링 또는 증기 증착에 의해서 도포될 수 있다.
도 6은 도전성 물질이 도포된 결과물을 도시한 것이다. 상기 도전성 물질은 상호 간에 개별적인 제1 및 제2 영역들 60, 62를 포함하는 이차원 패턴으로 프린팅, 스퍼터링 또는 증기 증착된다. 바람직하게는, 제1 영역 60은 상기 후면의 적어도 90%에 걸쳐서 연장된다 (만약 제1 영역 60이 연속적인 도전성 필름이 아니고, 예를 들어 도전성 라인들의 격자라면, 균등하게, 바람직하게는 제1 영역 60이 후면 영역의 적어도 90%인 제2 도전성 타입층의 영역으로부터 전류를 수집한다). 제2 영역 62는 홀 32 상에 프린팅되며, 이는 홀 영역 뿐만 아니라, 더 넓은 영역에 걸쳐서 연장될 수 있다. 제2 영역 62는 예를 들어 2-3 밀리미터 범위의 폭을 가질 수 있다. 도전성 물질을 포함하는 페이스트가 사용될 수 있다. 예를 들어, 제1 및 제2 영역들 60, 62의 두께는 0.5-60 마이크로미터의 범위일 수 있다. 도포의 효과로 인해서, 도전성 물질은 홀 32 또는 홀 32의 벽들 상에도 존재하게 된다.
여섯 번째 단계 26에서, 도전체 페이스트가 상기 전면 상에, 예를 들어 프린팅, 스퍼터링 또는 증기 증착에 의해서 도포된다. 도 7은 결과물을 도시한 것이다. 상기 도전체는 다른 면 상에 프린팅된 홀 32 중의 페이스트와 접촉하면서 홀 32 상에서 연장되는 도전체 라인 70으로서 도포되며, 상기 도전체 라인 70은 접촉 격자의 일부가 되거나, 또는 접촉 격자에 전기적으로 커플링된다.
일곱 번째 단계 27에서, 프린팅된 페이스트가 가열된다. 만약 유전성 코팅이 후면 상에 생성된 경우라면 (예를 들어, 기판 30의 표면층의 도핑에 이어서), 바람직하게는 화이어 쓰루 단계 (fire through step)가 사용됨으로써 도포된 도전체 패턴으로부터의 도전체 물질이 상기 유전성 코팅을 통과한다. 화이어 쓰루 단계는 600℃ 이상, 또는 예를 들어 심지어 800℃에서 수행될 수 있다. TCO층이 생성되는 경우 (예를 들어, 기판 30과 헤테로접합을 형성하는 부가 도핑된 층 상에), 경화 단계는 더 낮은 온도로도 충분할 수 있다. 150-200℃ 범위의 온도가 충분할 수 있는 바, 상기 온도에서 옴 접촉 (ohmic contacts)이 생성된다.
여덟 번째 단계 28에서, 홀 32 상의 상기 제2 영역 62 둘레의 폐쇄 곡선에 트렌치가 생성된다. 상기 트렌치는, 제2 도전성 타입의 상기 도핑된 층 40 및 TCO층과 같은 그 위의 임의의 다른 도전성 층들을 통과하여, 제1 도전성 타입의 반도체 기판 30에까지 도달한다. 상기 트렌치는 예를 들어 레이저 절삭 또는 습식 화학에 의해서 형성될 수 있다. 부가적인 트렌치가 후면의 둘레를 따라서 형성됨으로써, 전지의 가장자리를 따라서 도전되는 것을 방지할 수 있다. 도 8은 일곱 번째 단계 27 및 여덟 번째 단계 28의 결과물을 도시한 것이다 (다른 도면들의 경우와 마찬가지로, 전지의 일부분만이 도시된 것이며, 전지의 가장자리들은 도면 밖에 위치한다). 단면도에서, 트렌치 80은 제2 영역 62의 상호 반대편에 도시되어 있다. 비록 여덟 번째 단계 28이 일곱 번째 단계 27 이후에 도시되어 있지만, 상기 여덟 번째 단계 28은 그 이전에 수행될 수도 있는 바, 예를 들어 도전체 물질의 도포 또는 가열 이전에 수행될 수도 있다. 이는 공정을 단순화시키게 되는데, 금속층을 통과하여 적절하게 분리시키는 트렌치를 제작할 필요성이 없어지게 되기 때문이다. 물론, 트렌치가 도전체 물질의 도포 이전에 제작되는 경우, 도전체 물질이 트렌치의 한쪽 편으로부터 다른 쪽 편까지 연장되도록 도포하지 않도록 주의를 기울여야 한다.
여덟 번째 단계 28 이후에, 다양한 다른 단계들을 수행하여 전지 제작을 마무리할 수 있다. 이러한 단계들은 아홉 번째 단계 29로 도시되어 있다. 통상적인 단계들이 아홉 번째 단계 29에서 사용될 수 있다. 비록 홀을 제작하는 두 번째 단계 22가 과정의 특정 단계에서 수행되는 구현예가 도시되어 있지만, 상기 홀은 다른 단계에서 제작될 수도 있으며, 예를 들어 세 번째 단계 23 또는 네 번째 단계 24 이후에 제작될 수도 있다. 또한, 다른 단계들도 예로서 도시된 것과는 다른 순서로 수행될 수도 있다.
비록 네 번째 단계 24에 의해서 전면 필드를 도포하는 단계를 포함하는 구현예가 도시되어 있지만, 다른 구현예에서는 상기 단계가 생략될 수도 있다는 점을 이해하여야 한다. 전면 필드를 사용함으로써 전지 저항을 감소시키고 패시베이션을 향상시킬 수 있지만, 심지어는 전면 필드 없이도 작동가능한 전지가 얻어질 수도 있다.
비록 일 구현예에서는 반도체 본체의 도전성 타입과 반대되는 도핑이 전면 및 후면 양면 모두에 도포될 수도 있고, 반도체 본체와 동일한 도전성 타입의 증가된 도핑이 상기 전면 (그리고, 가능하게는 홀 32 중에도) 상에 선택적으로 도포됨으로써 반대 타입 도핑을 하지 않을 수도 있지만, 대안으로서 반대되는 도전성 타입 도핑이 선택적으로 후면에 도포되거나, 또는 전면으로부터 선택적으로 제거될 수도 있다. 유사하게, 반도체 기판과 동일한 도전성 타입의 증가된 도핑이 전면 및 후면 양면 모두에 도포될 수도 있으며, 그 농도는 후면 상 반대되는 도전성 타입의 도핑을 완전히 상쇄하지 않는 것일 수 있다. 또 다른 구현예에서, 반도체 기판과 동일한 도전성 타입의 증가된 도핑이 후면으로부터 선택적으로 제거될 수도 있다.
도 9는 제작 과정에 대한 대안적 구현예의 흐름도를 도시한 것이다. 상기 과정에서는, 에칭 단계 95가 세 번째 단계 23 이후에 수행된다 (예를 들어, 반드시 이에 제한되는 것은 아니지만, 네 번째 단계 24 직후). 도 10은 에칭 단계 95 이후의 단면도를 도시한 것으로서, 도핑된 층 40 중 일부가 후면 12로부터 제거되었다. 본 구현예에서, 여덟 번째 단계 28은 생략될 수도 있다. 더욱 일반적으로, 에칭 단계 95는 홀 상에 제2 영역 62를 도포하기 이전, 세 번째 단계 23 이후 임의의 시점에서 수행될 수 있다. 에칭 단계 95는, 제2 영역 62가 프린팅될 영역과, 이에 더해서 이러한 제2 영역 62 주변의 여분 영역인, 제2 도전성 타입의 도핑된 층을 국부적으로 제거하며, 상기 여분 영역은 분리용 트렌치와 동일한 기능을 수행한다. 도 11은 도전체 물질의 영역들을 프린팅한 이후의 단면도를 도시한 것이다. 에칭은 상기 후면에 마스크를 가하여 제2 영역 62가 프린팅될 노출 영역을 남겨둔 다음, 전지를 노출된 영역들에서 에칭제에 노출시킴으로써 수행된다. 에칭 단계 95를 사용하는 대신에, 물질들이 다른 방법들에 의해서 국부적으로 제거될 수도 있으며, 예를 들어 레이저 절삭에 의해서 제거될 수도 있다. 대안으로서, 후면 12 내 또는 그 위에 도핑된 층 40을 형성하는 것을 국부적으로 방지하고, 해당 영역에 제2 영역 62를 프린팅할 수도 있는데, 이러한 과정은 확산/주입/레이저 도핑/증착 도중에 마스크를 사용함으로써 수행될 수 있다.
전술한 구현예들에서, 세 번째 단계 23에서 상기 제1 도전성 타입과 반대되는 상기 제2 도전성 타입을 갖는 도핑된 층 40을 생성하는 것은, 바람직하게는 상기 도핑된 층 40을 후면 전체에 걸쳐서 도포하는 과정을 포함한다. 다른 대안적인 구현예에서, 상기 도핑된 층 40은 패턴화된 방식으로 생성될 수도 있는 바, 예를 들어 제2 도전성 타입의 도핑된 층 40을 생성하기 이전에 상기 세 번째 단계 23에서 희생 마스크를 가함으로써, 홀 32를 포함하는 후면의 영역에 도핑된 층이 생성되는 것을 방지하여 수행될 수도 있다. 이 경우, 에칭 단계 95를 생략함으로써 도 10에 도시된 것과 유사한 단면을 생성할 수 있지만, 홈 (recess)은 구비되지 않는다. 이어서, 도 9의 과정 중 나머지 부분들이 사용될 수 있다.
다른 대안적인 구현예에서, 제2 영역 62는 후면 상의 패턴화된 분리층 (patterned isolating layer) 상에 프린팅된다. 트렌치가 홀 주변의 곡선에 절삭되거나, 또는 제2 도전성 타입의 도핑된 층 40을 갖지 않는 영역이 상기 곡선 내에 제공된다 (예를 들어, 에칭 단계 또는 도핑된 층 40의 패턴화된 형성을 통해서). 상기 패턴화된 분리층은 홀 상, 그리고 후면 상의 곡선을 넘어서 연장된다.
도 12는 이러한 과정에 대한 대안적인 구현예의 흐름도를 도시한 것이다. 세 번째 단계 23 이후에 (반드시 세 번째 단계 23 직후일 필요는 없음), 제1 부가 단계 121이 수행되며, 상기 단계에서는 트렌치가 홀 32 주변의 곡선에 생성된다. 다른 한편으로, 도핑된 층 40이 곡선 내의 전체 영역으로부터 제거되거나, 또는 도핑된 층 40이 곡선 내부의 영역에 도포되는 것을 피하는 패턴화된 방식으로 도포된다. 이어서, 분리층 생성 단계 122가 수행될 수 있는 바, 상기 단계에서는 후면 상에 분리층이 생성되고, 이는 적어도 홀 32 상, 그리고 상기 곡선을 넘어서는 영역에 생성된다. 이는 다섯 번째 단계 25 이전, 예를 들어 제1 부가 단계 121 직후에 수행될 수 있다. 예를 들어, 프린팅에 의해서 폴리이미드 또는 실리콘 산화물 분리층이 도포되거나, 또는 실리콘 산화물 또는 실리콘 질화물과 같은 유전성 물질이 증착될 수 있다. 일 구현예에서, 상기 분리층은 패턴화된 방식으로, 전체 곡선을 포함하는 후면 상의 영역에 선택적으로 도포되며, 이러한 곡선을 따라서 트렌치가 절삭되거나 또는 그 내부에는 도핑된 층 40이 존재하지 않는다. 일 구현예에서, 분리층이 도포되는 상기 영역은 곡선 내부의 전체 영역을 포함하지 않는다. 홀 32의 위치 및 홀 32 주변의 둘레를 포함하는 내부 영역은 분리층에 의해서 덮이지 않은 상태로 남겨질 수 있다. 이는 프린팅 도중에 홀이 막히는 위험성을 감소시키고, 프린팅 도중에 오염의 위험성을 감소시킨다는 장점을 갖는다. 도 13은 트렌치 132 상에 분리층 130을 구비한 전지를 도시한 것이다. 이러한 구현예에서, 공정은 도 9에 서술된 바와 같이 진행되며, 다만 도전체 물질이 도포되는 상기 제2 영역 62가 분리층이 도포되는 영역 내부에 존재하는 한, 상기 곡선을 넘어서 도포될 수도 있다. 분리층 130을 후면 상에 제공함에 있어서, 트렌치 132로부터 제2 영역 62의 가장자리까지 연장되는 고리 내에 분리층 130을 제공하는 것만으로 충분하지만, 이는 후면 상에서 홀 32를 향하여 내부로 더욱 연장될 수도 있다. 도 14는 이러한 예시적인 제2 영역 62를 갖는 전지를 도시한 것이며, 여기에서 제2 영역 62는 트렌치 132를 넘어서 연장되지만, 분리층 130이 제공되는 영역을 넘어서지는 않는다.
인지가능한 바와 같이, 본 구현예에서, 패턴화된 분리층 130이 사용되는데, 이는 상기 제1 영역 60에는 존재하지 않는 것으로서, 상기 제1 영역 60 중의 도전체 물질은 반대되는 도전성 타입의 층 30으로부터 전기적으로 분리되지 않는다. 대안적인 구현예에서, 제1 영역 60으로도 연장되는 분리층이 사용될 수도 있다. 예를 들어, 실리콘 질화물과 같은 패터닝을 보유하지 않은 분리층이 사용될 수 있다. 이러한 경우, 화이어 쓰루 단계가 수행됨으로써 상기 제1 영역 60 중의 도전체 물질을 상기 후면으로 접속시킬 수 있다. 상호 다른 도전체 물질들이 상기 제1 및 제2 영역들 60, 62에 도포됨으로써 (예를 들어, 화이어 쓰루 도전체 페이스트와 비-화이어 쓰루 도전체 페이스트), 소성에 의해서, 트렌치 132에 의해서 한정된 곡선 외부의 상기 제2 영역 62에서 분리층을 통하여 접속이 야기되는 것을 방지할 수도 있다.
일부 경우들에서는, 에미터층을 통과하여 트렌치를 사용하거나 또는 에미터층이 존재하지 않는 홀 36 주변에 영역을 제공할 필요가 없을 수도 있거나, 또는 상기 트렌치 또는 영역이 상기 에미터층의 일부만을 통과할 수도 있다. 저도전성 에미터층이 사용되는 경우, 상기 홀 주변의 상기 제2 영역 중 도전체 물질로부터 상기 제1 영역 중 도전체 물질로의, 에미터층을 통한 단락 전류가 무시할 만한 수준일 수도 있는데, 이는 상기 제2 영역 중 대부분의 위치들로부터 상기 제1 영역까지의 횡방향 저항이 높고 거리가 멀기 때문이다. 이는, 예를 들어 헤테로접합이 사용되는 경우에 그러하며, 이 경우 에미터층은 100 나노미터 미만의 두께를 갖는 비정질 실리콘층 (예를 들어, 10-30 나노미터 두께)과 같은 비정질 반도체층이다. 또한, 상기 (비정질) 에미터층은 고유의 서브-층을 (실질적으로 네트 도핑 타입을 갖지 않는) 포함할 수도 있는데, 이 경우 상기 고유의 서브-층을 통과하는 트렌치 또는 에미터가 완전히 존재하지 않는 영역을 제공할 필요가 없다.
저도전성 에미터층이 상기 후면 상에 사용되는 경우에는, 상기 에미터층 상에 고도전성을 부가하는 것이 바람직할 수 있다. 이 경우, 바람직하게는 상기 고도전성층은, 상기 홀 주변의 상기 제2 영역 중 도전체 물질 하에서는 존재하지 않거나 (선택적으로 증착되지 않거나 또는 선택적으로 제거), 또는 적어도 덜 존재하거나, 또는 상기 제2 영역 중 이러한 고도전성층의 일부가 상기 제1 영역 중의 이러한 고도전성층의 나머지 부분으로부터 트렌치에 의해서 단절된다.
태양 전지의 상기 에미터 및 베이스 접촉부들은 바람직하게는 실질적으로 전기적으로 분리됨으로써, 상기 태양 전지가 전력 발생 환경에서의 단락을 포함하는 내부 단락, 및 역 바이어스 환경 하에서 누설 전류를 겪지 않게 된다. 최대 전력 포인트에서 태양 전지에 대해서 통상적으로 허용가능한 단락 수치는, 비록 약 200 Ohm·cm2까지 단락 수치가 저하된 상업적으로 허용가능한 전지들도 존재하지만, 239 cm2의 전지에 대해서 약 10 오옴이며, 이는 약 2000 Ohm·cm2를 의미한다. 태양 전지에서 역 전류에 대해서 통상적으로 허용가능한 최대 수치는 239 cm2의 전지에 대해서, 10V의 역 바이어스에서 약 1A이지만, 태양 전지에서 역 전류에 대해서 통상적인 바람직한 평균 수치는 239 cm2의 전지에 대해서, 10V의 역 바이어스에서 0.1 A를 초과하지 않거나 또는 더 낮은 수준이다. 태양 전지 중 역 전류에 대해서 허용가능한 수준은 모듈 제작 기법에 의존하며, 현재 트렌드는 이러한 수치를 줄이고자 하는 것이다.
이러한 구현예들 각각에 있어서, 상기 전극 물질은, 상기 광 전지의 제조가 완료되면 적어도 한번, 상기 제1 영역의 가장자리에 해당되는 위치들에서 상기 제2 도전성 타입층을 통해서 횡방향으로 흐르는 전류로부터 실질적으로 전기적으로 분리된 지지 표면 상의 상기 제2 영역에 도포된다.
예시적인 구현예들에서, 상기 지지 표면은 상기 반도체 본체와 상기 제2 영역 중의 전극 물질 사이의, 제2 도전성 타입을 갖는 층일 수 있다. 이러한 예시적인 구현예들 중 하나에서, 상기 제2 도전성 타입의 층은 반도체 본체 상에 증착된 제2 도전성 타입의 비정질 반도체 물질층일 수 있다. 이는 횡 방향으로 작은 도전성을 제공하며, 상기 제2 영역 중 대부분의 지점들로부터 상기 제1 영역까지의 횡 방향 거리로 인해서 충분한 분리를 제공할 수 있다. 이러한 예시적인 구현예들 중 다른 구현예에서, 본 발명에 따른 방법은 상기 후면 상에서, 상기 제2 영역 둘레 곡선에서 국부적으로 상기 제2 도전성 타입의 층을 통해서 적어도 부분적으로 상기 후면으로부터 물질을 제거하는 단계를 포함한다 (바람직하게는, 상기 제2 영역을 둘러싸는 전체 곡선을 따라서 이루어지지만, 상기 곡선 중 일부가 그러한 층을 갖지 않는 경우도 허용가능할 수 있다). 또 다른 예시적인 구현예들에서, 본 발명에 따른 방법은 상기 후면 상에서, 상기 제2 영역 둘레 곡선에서 국부적으로 상기 제2 도전성 타입의 층이 생성되는 것을 방지하는 단계를 포함한다. 상기 제2 도전성 타입의 층이 상기 곡선 중에서 완전히 제거 또는 방지되는 경우, 즉, 상기 제2 영역 둘레에서 상기 제2 도전성 타입의 층을 통해서 트렌치가 제공되는 경우, 이는 상기 제1 영역 중 상기 전극 물질에 인접한 상기 제2 도전성 타입의 층으로부터의 횡 방향 전류로부터 전기적으로 분리시킨다. 그러나, 비록 그러한 트렌치가 상기 제2 도전성 타입층의 두께 중 작은 부분을 남긴다 하더라도, 충분한 전기적 분리가 제공될 수 있다.
다른 예시적 구현예들에서, 상기 지지층은 상기 제2 영역에 인접한 반도체 본체 또는 제2 도전성 타입의 층이다. 그러한 구현예들에서, 본 발명에 따른 방법은 상기 제2 영역 둘레의 곡선 내 모든 곳에서 상기 제2 도전성 타입의 층을 적어도 부분적으로 제거하는 단계를 포함한다. 다른 한편으로, 상기 방법은 상기 제2 영역 둘레의 곡선 내 모든 곳에서 상기 제2 도전성 타입의 층이 생성되는 것을 적어도 부분적으로 방지하는 단계를 포함한다. 상기 제2 도전성 타입의 층이 상기 곡선 내에서 완전히 제거 또는 생성 방지되는 경우, 이는 상기 제1 영역 중 상기 전극 물질에 인접한 상기 제2 도전성 타입의 층으로부터의 횡 방향 전류로부터 전기적 분리를 제공한다. 그러나, 비록 상기 층이 부분적으로만 제거 또는 생성 방지 되는 경우라도, 충분한 전기적 분리가 제공될 수 있다.
또 다른 예시적 구현예들에서, 상기 제2 영역 중의 상기 도전체 물질을 지지하는 상기 지지층은 부가적인 분리층 (isolation layer)이다. 이러한 경우에, 본 발명에 따른 방법은, 상기 제2 도전성 타입층의 일부 위에 위치하는 상기 제2 영역의 적어도 일부에 부가적인 분리층을 형성하되, 상기 제2 도전성 타입층의 일부와 상기 제2 도전성 타입층의 다른 부분은 단절되지 않고 연속되며, 상기 제2 도전성 타입층은 상기 제1 영역 60과 상기 반도체 본체의 사이에 위치하고, 상기 제2 영역 중의 전극 물질은 상기 부가적인 분리층 상에 도포되는 단계를 포함한다. 또 다른 예시적인 구현예들에서, 상기 방법은 상기 부가적인 분리층을 생성하기 이전에 홀 둘레의 곡선에서 국부적으로 상기 후면 상의 제2 도전성 타입층을 통해서 적어도 부분적으로 상기 후면으로부터 물질을 제거하는 단계를 포함한다. 이는 홀 벽으로의 전류 흐름을 방지한다.

Claims (13)

  1. 광전지의 제조방법으로서,
    - 제1 도전성 타입의, 전면 및 후면을 갖는 반도체 본체로서, 상기 반도체 본체를 통과하여 상기 전면으로부터 상기 후면으로 적어도 하나의 홀을 구비한 반도체 본체를 제공하는 단계;
    - 상기 반도체 본체의 내부 또는 그 위에, 적어도 상기 후면과 인접하는 제2 도전성 타입층을 형성하는 단계;
    - 전극 물질을 상기 후면 상의 상호 개별적인 제1 및 제2 영역들에 도포하는 단계로서, 상기 제1 영역 중의 상기 전극 물질은 상기 제2 영역 외부에서 상기 제2 도전성 타입층을 전기적으로 접촉하고, 전극 물질의 상기 제2 영역은 상기 후면 상에서 상기 홀을 덮으며, 상기 제2 영역 중의 상기 전극 물질은 상기 제2 도전성 타입층 상에 도포되도록 하는 단계;
    - 상기 제2 영역 둘레에서 상기 제2 도전성 타입층의 적어도 부분적인 단절을 생성하는 단계; 및
    - 상기 전면 상의 추가 영역에 전극 물질을 도포하는 단계로서, 상기 전면 상의 상기 홀을 덮는 상기 추가 영역의 상기 전극 물질이 상기 후면 상의 상기 제2 영역 중의 상기 전극 물질과 전기적으로 접촉하도록 도포하는 단계
    를 포함하는 광전지의 제조방법.
  2. 제1항에 있어서, 상기 적어도 부분적인 단절은 트렌치를 절삭함으로써 생성되는 것을 특징으로 하는 광전지의 제조방법.
  3. 제2항에 있어서, 상기 트렌치는 상기 제2 영역 둘레에서 폐쇄된 곡선으로 생성되는 것을 특징으로 하는 광전지의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 및 제2 영역들에 도포되는 전극 물질은, 상기 전극 물질을 포함하는 페이스트를 상기 후면 상에 프린팅함으로써 도포되는 것을 특징으로 하는 광전지의 제조방법.
  5. 제3항에 있어서, 상기 전극 물질을 상기 후면 상의 제1 및 제2 영역들에 도포하는 단계에 이어서 소성 단계가 수행되며, 상기 제1 및 제2 영역들 모두의 상기 전극 물질은 최초로 소성되는 것을 특징으로 하는 광전지의 제조방법.
  6. 제5항에 있어서, 상기 추가 영역 중의 상기 전극 물질은 상기 전극 물질을 포함하는 페이스트를 프린팅함으로써 도포되고, 상기 추가 영역 중의 상기 전극 물질은 상기 소성 단계에서 최초로 소성되는 것을 특징으로 하는 광전지의 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 추가 영역 중에 상기 전극 물질을 도포하기 이전에, 상기 전면 상에 상기 반도체 본체와 동일한 도전성 타입의 증가된 도전성을 갖는 층을 생성하는 단계를 포함하는 것을 특징으로 하는 광전지의 제조방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 추가 영역은, 상기 추가 영역의 상기 전극 물질과 상기 반도체 본체 사이에 상기 반도체 본체의 기저부에 비해서 상기 제1 도전성 타입의 증가된 도핑을 갖는 층을 구비하지 않고, 상기 반도체 본체와 직접 접촉하도록 도포되는 것을 특징으로 하는 광전지의 제조방법.
  9. 광전지로서,
    - 제1 도전성 타입의, 전면 및 후면을 갖는 반도체 본체로서, 상기 반도체 본체를 통과하여 상기 전면으로부터 상기 후면으로 적어도 하나의 홀을 구비한 반도체 본체;
    - 상기 반도체 본체의 내부 또는 그 위에, 적어도 상기 후면과 인접하는 제2 도전성 타입층;
    - 상기 후면 상의 상호 개별적인 제1 및 제2 영역들에 위치하는 전극 물질로서, 상기 제1 영역 중의 상기 전극 물질은 상기 제2 영역 외부에서 상기 제2 도전성 타입층을 전기적으로 접촉하고, 상기 제2 영역은 상기 후면 상에서 상기 홀을 덮으며, 상기 제2 영역 중의 상기 전극 물질은 상기 제2 도전성 타입층 상에 위치하고, 상기 제2 영역 둘레의 상기 제2 도전성 타입층은 적어도 부분적으로 단절되는 전극 물질; 및
    - 상기 전면 상의 추가 영역에 위치하는 전극 물질로서, 상기 전면 상의 상기 홀을 덮는 상기 추가 영역이 상기 후면 상의 상기 제2 영역의 상기 전극 물질과 전기적으로 접촉하는 전극 물질
    을 포함하는 광전지.
  10. 제9항에 있어서, 상기 제2 영역 둘레의 상기 제2 도전성 타입층은 트렌치에 의해서 적어도 부분적으로 단절되는 것을 특징으로 하는 광전지.
  11. 제10항에 있어서, 상기 트렌치는 상기 제2 영역 둘레에서 폐쇄된 곡선으로 진행하는 것을 특징으로 하는 광전지.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 전극 물질은 지지 표면 상의 상기 제2 영역 중에 존재하며, 상기 지지 표면은, 적어도 광전지의 제조가 완료된 이후에는, 상기 제1 영역의 가장자리에 해당되는 위치들에서 상기 제2 도전성 타입층을 통하여 횡 방향으로 흐르는 전류로부터 실질적으로 전기적으로 분리되는 것을 특징으로 하는 광전지.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체 본체 내부 또는 그 위에서, 적어도 상기 전면 상에서 연장되는, 상기 제1 도전성 타입의 증가된 도핑을 갖는 층을 포함하는 것을 특징으로 하는 광전지.
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