KR20140044877A - 향상된 미러 반사율을 갖는 led 구조 - Google Patents

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매튜 도노프리오
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존 에이. 에드먼드
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Abstract

본 발명의 실시예는 전반적으로 미러 컨택에 인접한 장벽층의 광흡수 작용을 감소시킴으로써 향상된 전체 발광을 갖는 LED 칩에 관련된다. 일실시예에서, LED 칩은 하나 이상의 LED를 포함하며, 각각의 LED가, 활성 영역과, 활성 영역 아래에 있고, 고반사성 미러를 포함하는 제1 컨택과, 미러에 인접해 있는 장벽층을 포함한다. 장벽층은 미러의 둘레를 지나 연장하지 않도록 미러보다 작게 되어 있다. 또 다른 실시예에서, 절연체가 추가로 제공되며, 이 절연체는 장벽층에 인접해 있고, 또한 활성 영역과 접촉하지 않거나 또는 장벽층과 접촉하지 않는 미러의 부분에 인접해 있다. 또 다른 실시예에서, 활성 영역 상에 제2 컨택이 제공된다. 추가의 실시예에서, 장벽층은 미러의 둘레의 적어도 40％가 장벽층으로부터 자유롭도록 미러보다 작게 되어 있으며, 제2 컨택이 제1 컨택 아래에 있고, 칩의 바닥부로부터 액세스 가능하다.

Description

향상된 미러 반사율을 갖는 LED 구조{LED STRUCTURE WITH ENHANCED MIRROR REFLECTIVITY}
본 발명은 미국 에너지부와 체결된 계약 번호 DE-EE0000641 하의 정부 지원으로 이루어진 것이다. 미정부는 본 출원에 대해 일부의 권리를 갖는다.
발명의 분야
본 발명은 발광 다이오드(LED) 칩에 관한 것으로, 보다 구체적으로는 미러에 인접한 재료의 광흡수 작용을 감소시킴으로써 LED 칩의 전체적인 발광이 향상되는, 미러 반사율을 갖는 LED 칩에 관한 것이다.
발광 다이오드(LED 또는 LEDs)는 전기 에너지를 광으로 변환하는 솔리드 스테이트 디바이스이며, 일반적으로 반대로 도핑된 층 사이에 개재된 반도체 재료로 이루어진 하나 이상의 활성층을 포함한다. 통상적으로, 도핑층 양단에 바이어스를 인가하면, 활성층에 정공 및 전자가 주입되고, 이 활성층에서 정공과 전자가 재결합하여 광을 발생한다. 이 광은 활성층 및 LED의 전체 표면으로부터 방출된다.
전형적인 LED에 대해서는, 가장 높은 발광 효율로 작동하는 것이 바람직하며, 발광 효율을 측정할 수 있는 한 가지 방식은 입력 전력에 관련한 발광 세기 또는 와트당 루멘이다. 발광 효율을 최대화하기 위한 한 가지 방식은 LED의 활성 영역에 의해 방출되는 광의 추출을 최대화하는 것이다. 단일의 아웃-커플링 표면(out-coupling surface)을 갖는 종래의 LED의 경우에는, 외부 양자 효율(external quantum efficiency)이 LED의 발광 영역으로부터의 광의 내부 전반사(total internal reflection, TIR)에 의해 제한될 수 있다. TIR은 LED의 반도체와 그를 둘러싸는 주변 간의 굴절률의 커다란 차이에 의해 야기될 수 있다. 몇몇 LED는 기판의 굴절률이 주변 재료(예컨대, 에폭시)의 굴절률에 비해 높기 때문에 비교적 낮은 광추출 효율을 갖는다. 이 차이는 활성 영역으로부터의 광선이 기판으로부터 에폭시 내로 투과할 수 있고 궁극적으로는 LED 패키지로부터 탈출할 수 있는 작은 탈출 원뿔(escape cone)을 발생한다. 탈출하지 못하는 광이 반도체 재료에 흡수되거나 또는 광을 반사하는 표면에 흡수될 수 있다.
TIR을 감소시키고 전체적인 광추출을 향상시키기 위해 상이한 접근방법이 개발되었으며, 더욱 주목받고 있는 것 중의 하나가 표면 텍스처링(surface texturing)이다. 표면 텍스처링은 광자(photon)가 탈출 원뿔을 발견할 복수의 기회를 허용하는 변화 표면(varying surface)을 제공함으로써 광 탈출 확률을 증가시킨다. 탈출 원뿔을 발견하지 못한 광은 지속해서 TIR을 경험하게 되고, 탈출 원뿔을 발견할 때까지 텍스처된 표면으로부터 상이한 각도로 반사된다. 표면 텍스처링의 이점은 여러 논문에 논의되어 있다[Windisch 등에 의해 발표된 "Impact of Texture-Enhanced Transmission on High-Efficiency Surface Textured Light Emitting Diodes"라는 명칭의 논문, Appl. Phys. Lett., Vol. 79, No. 15, October 2001, Pgs. 2316-2317; Schnitzer 등에 의해 발표된 "30％ External Quantum Efficiency From Surface Textured , Thin Film Light Emitting Diodes"라는 명칭의 논문, Appl. Phys. Lett., Vol 64, No. 16, October 1993, Pgs. 2174-2176; Windisch 등에 의해 발표된 "Light Extraction Mechanisms in High-Efficiency Surface Textured Light Emitting Diodes"라는 명칭의 논문, IEEE Journal on Selected Topics in Quantum Electronics, Vol. 8, No. 2, March/April 2002, Pgs. 248-255; Streubel 등에 의해 발표된 "High Brightness AlGaNInP Light Emitting Diodes"라는 명칭의 논문, IEEE Journal on Selected Topics in Quantum Electronics, Vol. 8, No. March/April 2002]. 이에 부가하여, Cree Inc.에 양도된 미국 특허 제6,657,236호는 LED에서의 광추출을 향상시키기 위해 반도체층 상에 형성된 구조를 개시하고 있다.
광 추출 효율을 증가시키기 위한 또 다른 방법은 LED 칩 또는 LED 패키지로부터의 유용한 발광에 기여하도록 광을 반사하는 반사성 표면을 제공하는 것이다. 도 1에 예시된 전형적인 LED 패키지(10)에서, 하나의 LED 칩(12)이 솔더 본드 또는 도전성 에폭시를 통해 반사성 컵(reflective cup)(13) 상에 탑재된다. 하나 이상의 와이어 본드(11)가 LED 칩(12)의 오믹 컨택을 반사성 컵(13)에 부착되거나 일체화될 수 있는 리드(15A 및/또는 15B)에 접속시킨다. 반사성 컵은 형광체(phosphor)와 같은 파장 변환 재료를 포함할 수도 있는 인캡슐런트 재료(16)로 채워질 수 있다. LED에 의해 제1 파장으로 방출된 광은 형광체에 의해 흡수될 수 있고, 이 형광체가 그에 응답하여 제2 파장의 광을 방출할 수 있다. 전체 어셈블리는 그 후 LED 칩(12)으로부터 방출된 광을 시준하기 위해 렌즈 형상으로 몰딩될 수 있는 투명한 보호 수지(14)로 인캡슐레이션된다. 반사성 컵(13)이 광을 위쪽 방향으로 지향시킬 수 있지만, 광이 반사될 때에 광손실이 발생할 수 있다. 몇몇 광은 실질적인 반사기 표면의 100％ 미만의 반사율로 인해 반사기 컵에 의해 흡수될 수 있다.
도 2는 더 많은 열을 발생할 수 있는 고전력 작동에 더욱 적합할 수도 있는 또 다른 종래의 LED 패키지(20)를 도시하고 있다. LED 패키지(20)에서는, 하나 이상의 LED 칩(22)이 인쇄 회로 기판(PCB) 캐리어 등의 캐리어, 기판 또는 서브마운트(23) 상에 탑재된다. LED 칩(22)을 둘러싸고, LED 칩(22)에 의해 방출된 광을 패키지(20)로부터 멀어지도록 반사하는 반사기(24)가 서브마운트(23) 상에 포함될 수 있다. 금속 반사기, 단방향성 반사기(omni-directional reflectors, ODR) 및 분산 브래그 반사기(distributed Bragg reflectors, DBR)와 같은 상이한 반사기가 이용될 수 있다. 반사기(24)는 또한 LED 칩(22)에 대한 기계적 보호를 제공할 수 있다. 하나 이상의 와이어 본드 접속부(11)가 LED 칩(22) 상의 오믹 컨택과 서브마운트(23) 상의 전기 트레이스(25A, 25B) 사이에 형성된다. 그 후, 탑재된 LED 칩(22)은 칩에 대한 환경적 및 기계적 보호를 제공하면서 또한 렌즈로서도 작용하는 인캡슐런트(26)로 덮여진다. 금속 반사기(24)는 통상적으로 솔더 또는 에폭시 본드를 통해 캐리어에 부착된다.
도 1 및 도 2에 도시된 반사기는 LED로부터 탈출하는 광을 반사하도록 배치된다. 광을 LED 내부로 반사하기 위한 내부 반사성 표면을 갖는 LED 또한 개발되어 있다. 도 3은 LED(32)가 금속 본드 층(36)에 의해 서브마운트(34) 상에 탑재되는 LED 칩(30)의 개략도를 도시하고 있다. LED는 또한 LED(32)와 금속 본드 층(36) 사이에 p-컨택/반사기(38)를 포함하며, 이 반사기(38)가 통상적으로 은(Ag)과 같은 금속을 포함한다. 이 구성은 LED의 EZBright™ 패밀리 하에서 이용 가능한 Cree® Inc.로부터의 LED와 같은 상업적으로 이용 가능한 LED에서 활용된다. 반사기(38)는 LED 칩으로부터 서브마운트 쪽으로 방출된 광을 반대로 LED의 1차 방출 표면 쪽으로 반사할 수 있다. 반사기는 또한 TIR 광을 반대로 LED의 1차 방출 표면 쪽으로 반사한다. 전술한 금속 반사기와 같이, 반사기(38)는 광의 100％ 미만으로 반사하고, 몇몇 경우에는 95％ 미만으로 반사한다. 반도체층 상의 금속막의 반사율은 Software Spectra, Inc.(www.sspectra.com)로부터의 TFCalc™와 같은 박막 설계 소프트웨어를 이용하여 재료의 광학 상수(optical constant)로부터 계산될 수 있다. Cree Inc.에 양도되고 참조에 의해 본 명세서에 전체적으로 원용되는 미국 특허 제7,915,629호에는 발광 효율을 향상시키기 위해 LED에 일체화되는 복합 고반사율층을 갖는 더 높은 효율의 LED가 개시되어 있다.
반사율을 향상시키기 위해 미러 컨택을 갖는 LED 칩에서(예컨대, 미국 특허 공개 번호 2009/0283787, 이 공개 특허는 그 전체 내용이 참조에 의해 본 명세서에 원용되는 것으로 함), 광추출 및 외부 양자 효율(EQE)은 미러의 반사율에 의해 크게 영향을 받는다. 예컨대, Ni/Ag로 구성된 미러에서, 반사율은 ＞90％ 반사성을 나타내는 Ag의 특성에 의해 좌우된다. 그러나, 도 4에 도시된 바와 같이, 이러한 미러(40)는 미러의 에지를 둘러싸는 금속 장벽층(42)에 의해 경계가 통상적으로 정해지며, 장벽층(42)은 작동 동안의 Ag 마이그레이션(migration)을 방지하기 위해 제공된다. 장벽층(42)은 미러보다 훨씬 더 낮은 반사율(예컨대, 50％ 또는 그 아래)을 가지며, 미러(40) 둘레 외측에서 활성층(44)과 접촉하는 장벽층(42)의 부분은 LED 칩의 전체적인 효율에 대해 부정적 효과를 가질 수 있다. 이것은 금속 장벽층(42)의 이러한 부분이 광자의 많은 수를 흡수하기 때문이며, 흡수되는 광자는 그렇지 않을 경우에는 칩을 빠져나올 것이다. 도 5는 Cree, Inc. 조명의 EZ 패밀리에서의 또 다른 LED 칩(50)을 도시하며, 칩(50)은 활성 영역(54) 아래에 위치된 미러(52)를 포함한다. 도 5에 도시된 바와 같이, 미러의 둘레 외측으로 연장할 뿐만 아니라 미러(52)의 경계를 정하는 장벽층(56)이 제공된다. 미러(52)의 에지를 지나 연장하는 금속 장벽층의 부분은 마찬가지로 LED로부터 방출된 광의 몇몇을 흡수하고, 칩의 전체적인 방출 효율에 영향을 줄 수 있다.
미국 특허 공개 번호 2010/0155746 및 2010/0252840(역시 Cree Inc.에 양도되고, 참조에 의해 본 명세서에 전체적으로 원용됨)에 개시된 것과 같은 복수의 접합(junction) 또는 서브-LED를 포함하는 LED 칩에서, 금속 장벽층의 효과가 특히 확연하게 될 수 있다. 도 6은 복수의 서브-LED 및 복수의 접촉 비아(62)를 포함하는 모노리식(monolithic) LED 칩을 도시하고 있다. 비아(62)의 둘레에 어두운 원으로 표현된 바와 같은 장벽층(64)의 부분은 노출되며, 장벽층의 이러한 노출에 기인할 수 있는 디밍 효과(dimming effect)를 나타낸다. 이 효과는 커다란 단일-접합 칩의 효율을 동일한 풋트린트(footprint)의 복수-접합에 비교할 때에 매우 확연하게 될 수 있다. 이것은, 미러 둘레에 노출된 장벽층에 관하여 접합이 더 작을수록, 디바이스의 전체적인 발광 효율에 대한 영향이 더욱 극심하기 때문이다. 예컨대, 16-접합 1.4 mm LED 칩은 단일-접합 1.4 mm 칩보다 대략 10％ 더 디밍될 수 있다.
본 발명의 실시예는 전반적으로 미러에 인접한 장벽층과 같은 재료의 광흡수 작용을 감소시킴으로써 LED 칩의 전체적인 발광이 향상되는 LED 칩에 관련된다.
본 발명에 따른 LED 칩의 일실시예는 하나 이상의 LED를 갖는 LED 칩을 포함하며, 각각의 상기 LED가, 활성 영역과, 상기 활성 영역 아래에 있는 제1 컨택과, 장벽층을 포함한다. 제1 컨택은 고반사성 미러를 포함하며, 상기 장벽층은 상기 미러에 인접해 있다. 상기 장벽층은 상기 미러의 둘레를 지나 연장하지 않도록 상기 미러보다 작게 되어 있다.
본 발명에 따른 LED 칩의 또 다른 실시예는 서브마운트 상에 실장된 하나 이상의 LED를 포함한다. 각각의 상기 LED는, 활성 영역과, 상기 활성 영역 아래에 있는 제1 컨택과, 장벽층과, 절연체를 포함한다. 상기 제1 컨택은 고반사성 미러를 포함하며, 상기 장벽층은 상기 미러에 인접해 있고, 상기 미러보다 작게 되어 있다. 상기 절연체는 상기 장벽층에 인접해 있고, 상기 활성 영역과 접촉하지 않거나 또는 상기 장벽층과 접촉하지 않는 상기 미러의 부분에 인접해 있다.
본 발명에 따른 LED 칩의 또 다른 실시예는 하나 이상의 LED를 포함하며, 각각의 상기 LED가, n-GaN 층 및 p-GaN 층을 포함하는 활성 영역과, 상기 활성 영역 아래에 있는 제1 컨택과, 장벽층과, 상기 활성 영역 상의 제2 컨택을 포함한다. 상기 제1 컨택은 고반사성 미러를 포함하며, 상기 장벽층은 상기 미러에 인접해 있고, 상기 미러보다 작게 되어 있다.
본 발명에 따른 LED 칩의 또 다른 실시예는 하나 이상의 LED를 포함하며, 각각의 상기 LED가, n-GaN 층 및 p-GaN 층을 포함하는 활성 영역과, 상기 활성 영역 아래에 있는 제1 컨택과, 장벽층과, 상기 제1 컨택 아래에 있는 제2 컨택을 포함한다. 상기 제1 컨택은 고반사성 미러를 포함하며, 상기 장벽층은 상기 미러에 인접해 있고, 상기 미러의 둘레의 적어도 40％가 상기 장벽층으로부터 자유롭게 되도록 상기 미러보다 작게 되어 있다. 상기 제2 컨택은 상기 칩의 바닥부로부터 액세스 가능하다.
본 발명의 이러한 특징 및 기타 특징은 본 발명의 특징부를 예로서 예시하는 첨부 도면 및 이하의 상세한 설명으로부터 명확하게 될 것이다.
도 1은 종래 기술의 LED 패키지의 단면도이다.
도 2는 또 다른 종래 기술의 LED 패키지의 단면도이다.
도 3은 종래 기술의 LED 칩의 또 다른 실시예의 단면도이다.
도 4는 종래 기술의 LED 칩의 단면도이다.
도 5는 종래 기술의 LED 칩의 단면도이다.
도 6은 종래 기술의 모노리식 LED 칩의 평면도이다.
도 7은 본 발명에 따른 LED 칩의 일실시예의 단면도이다.
도 8은 본 발명에 따른 LED 칩의 또 다른 실시예의 단면도이다.
도 9는 본 발명에 따른 LED 칩의 또 다른 실시예의 단면도이다.
도 10은 본 발명에 따른 모노리식 LED 칩의 평면도이다.
도 11은 본 발명에 따른 LED 칩의 또 다른 실시예의 단면도이다.
도 12는 본 발명에 따른 LED 칩의 또 다른 실시예의 단면도이다.
도 13은 본 발명에 따른 LED 칩의 일실시예의 평면도이다.
도 14는 본 발명에 따른 LED 칩의 또 다른 실시예의 평면도이다.
도 15는 본 발명에 따른 LED 칩의 또 다른 실시예의 평면도이다.
본 발명을 특정한 실시예를 참조하여 설명하지만, 본 발명은 다수의 상이한 형태로 구현될 수 있으며, 본 명세서에 설명된 실시예로 제한되는 것으로 이해되지 않아야 한다.
본 발명에 따른 몇몇 실시예에서는, LED의 전체적인 발광 특성을 향상시키기 위한 LED 칩 구조가 제공된다. 미러 반사율을 갖는 LED 칩 구조의 발광 특성은 일반적으로 고반사성 미러 부품의 둘레 주위에서의 어둡거나 실질적으로 비반사성의 장벽 재료의 양을 제한함으로써 향상된다. ITO가 아닌 일체형 미러(integral mirror)를 갖는 p-컨택을 포함하는 LED 칩(Cree, Inc.에 의해 제공된 칩의 EZ 패밀리에서와 같은)에서, 광추출 및 EQE는 미러의 반사 특성에 의해 크게 영향을 받는다. 예컨대, Ni/Ag로 구성된 미러에서, 반사율은 Ag의 특성에 의해 좌우되고, 90％ 부근의 반사성을 나타내는 것으로 생각된다. 이러한 높은 반사율은 고온 및/또는 습한 상태에서의 LED 칩의 작동 동안의 Ag 마이그레이션을 방지하기 위해 이용되는 장벽층에 의해 상쇄될 수 있다. 장벽층은, 미러의 둘레를 실질적으로 지나서 연장하도록 허용된다면, 장벽층이 일반적으로 50％ 또는 그 미만의 반사율을 갖고, 흡수되지 않을 경우에는 칩으로부터 빠져나와 방출될 광자의 다수를 흡수할 수 있기 때문에, 미러의 반사율에 크게 악영향을 줄 수 있다.
그러므로, 본 발명에 따른 LED 칩 구조의 특정한 실시예에서는, 장벽층을 이들이 보호하는 미러층보다 더 작게 되는 패턴으로 제공한다. 이와 같이, 장벽층은 미러의 에지 주위를 더 이상 둘러싸지 않는 것이 바람직하며, 그러므로 GaN 활성 영역 내에 트랩된 광에 노출되지 않는다. 다른 실시예에서, 하나의 LED 칩을 포함하기 위해 접합을 통해 접속되는 복수의 서브 LED가 있을 것이다. 이러한 구조에서는, 장벽층의 작은 일부분이 하나의 LED의 p-컨택과 인접한 LED의 n-컨택 간의 접속을 생성하기 위해 미러 둘레의 일부분 외측에서 노출될 것이다. 이러한 실시예에서, 노출되는 장벽의 양은 미러 둘레의 적어도 40％가 장벽층 및 장벽층에 연관된 악영향으로부터 자유롭게 되도록 최소화된다. 다른 실시예에서, 미러 둘레의 적어도 50％가 장벽층으로부터 자유롭게 되는 한편, 다른 실시예에서는 적어도 60％가 장벽층으로부터 자유롭게 된다.
어떠한 요소가 다른 요소 "상에 있거나", "에 접속되거나", "에 결합되거나" 또는 "와 접촉하고 있는" 것으로 지칭될 때에는, 그 요소는 다른 요소 바로 위에 있거나, 다른 요소에 직접 접속, 결합 또는 접촉할 수도 있고, 또는 그 사이에 매개 요소가 존재할 수도 있다. 반대로, 어떠한 요소가 다른 요소 "바로 위에 있거나", "에 직접 접속되거나", "에 직접 결합되거나", 또는 "와 직접 접촉하고 있는" 것으로 지칭될 때에는, 그 사이에 매개 요소가 존재하지 않는다. 마찬가지로, 제1 요소가 제2 요소와 "전기 접촉"하거나 또는 "전기 접속"되는 것으로 지칭될 때에는, 제1 요소와 제2 요소 간의 전류 흐름을 허용하는 전기 경로가 존재한다. 전기 경로는 커패시터, 커플드 인덕터, 및/또는 도전성 요소들 간의 직접적인 접촉이 없는 경우에도 전류 흐름을 허용하는 기타 요소를 포함할 수 있다.
각종 요소, 성분, 영역 및/또는 부분을 설명하기 위해 본 명세서에서는 제1, 제2 등의 표현이 이용될 수도 있지만, 이들 요소, 성분, 영역 및/또는 부분은 이들 표현에 의해 한정되지 않아야 한다. 이들 표현은 단지 하나의 요소, 성분, 영역 또는 부분을 또 다른 요소, 성분, 영역 또는 부분과 구분하기 위해 이용된 것에 불과하다. 그러므로, 이하에서 설명되는 제1 요소, 성분, 영역 또는 부분은 본 발명의 교시에서 벗어나지 않고서도 제2 요소, 성분, 영역 또는 부분으로 지칭될 수 있다.
본 발명의 실시예는 본 발명의 실시예의 개략적인 예시도인 횡단면 예시도를 참조하여 설명된다. 이로써, 구성요소의 실제 두께는 상이할 수 있으며, 그러므로, 예컨대 제조 기술 및/또는 허용 오차의 결과로 예시도의 형상으로부터의 변형예를 예상할 수 있다. 본 발명의 실시예는 본 명세서에 예시된 영역의 특정 형상으로 한정되는 것으로 해석되지 않고, 예컨대 제조에 기인하는 형상의 편차를 포함한다. 예컨대 정사각형 또는 직사각형으로 예시되거나 설명된 영역은 통상적으로 정상적인 제조 허용 오차에 의해 라운드되거나 곡선화된 외형적 특징을 가질 것이다. 그러므로, 도면에 예시된 영역은 본질적으로 개략적인 것이며, 이들의 형상은 디바이스의 영역의 정밀한 형상을 예시하려는 것이 아니고, 또한 본 발명의 범위를 한정하려는 것도 아니다.
또한, 층, 영역 또는 기판과 같은 요소가 또 다른 요소 "상에" 있는 것으로 지칭될 때에는, 이 요소는 다른 요소 바로 위에 있을 수도 있고, 또는 그 사이에 매개 요소가 존재할 수도 있다. 더욱이, 하나의 층 또는 또 다른 영역의 관계를 기술하기 위해 "내측", "외측", "상위", "위", "하위", "밑" 및 "아래"와 같은 상대적인 표현과 그 유사 표현이 본 명세서에서 이용될 수 있다. 이들 표현은 도면에 묘사된 지향 방향 외에 디바이스의 상이한 지향 방향도 포함하는 것으로 이해하여야 한다.
LED 구조, 특징부, 및 이들의 제조와 동작은 전반적으로 종래 기술로 공지되어 있으며, 본 명세서에서는 간략하게 설명된다. LED는 상이한 방식으로 배열되는 다수의 상이한 반도체층을 가질 수 있으며, 상이한 색상을 방출할 수 있다. LED의 층은 공지의 공정을 이용하여 제조될 수 있으며, 적합한 공정으로는 금속 유기 화학 기상 증착(MOCVD)을 이용한 제조가 있다. LED 칩의 층은 일반적으로 서로 반대로 도핑된 제1 에피택셜층과 제2 에피택셜층 사이에 개재된 활성층/활성 영역을 포함하며, 에피택셜층은 모두 성장 기판 또는 웨이퍼 상에 연속적으로 형성된다. 웨이퍼 상에 형성된 LED 칩은 싱귤레이션(singulation)되고, 패키지에의 마운팅과 같은 상이한 어플리케이션에 이용될 수 있다. 성장 기판/웨이퍼는 최종적인 싱귤레이션된 LED의 일부분으로서 잔류될 수도 있고, 또는 성장 기판이 전체적으로 또는 부분적으로 제거될 수 있다는 것을 이해할 것이다.
LED에는 버퍼층, 핵생성층(nucleation layer), 컨택층 및 전류 확산층뿐만 아니라 광추출층 및 광추출 요소를 포함한 추가의 층 및 요소가 포함될 수 있으며, 추가의 층 및 요소는 상기한 것으로만 한정되지 않는다. 활성 영역은 단일 양자 우물(SQW), 복수의 양자 우물(MQW), 이중 이종구조 또는 슈퍼 격자 구조를 포함할 수 있다.
활성 영역 및 도핑층은 상이한 재료 계통으로 제조될 수 있으며, 이러한 계통 중의 하나로는 Ⅲ족 질화물계 재료 계통이 있다. Ⅲ족 질화물은 질소와 주기율표 내의 Ⅲ족 원소, 일반적으로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 간에 형성된 반도체 화합물을 지칭한다. 이 표현은 또한 알루미늄 갈륨 니트라이드(AlGaN) 및 알루미늄 인듐 갈륨 니트라이드(AlInGaN)와 같은 삼원 화합물 및 사원 화합물을 지칭한다. 가능한 실시예에서, 도핑층은 갈륨 니트라이드(GaN)이고, 활성 영역은 IaGaN이다. 다른 실시예에서, 도핑층은 AlGaN, 알루미늄 갈륨 아세나이드(AlGaAs), 알루미늄 갈륨 인듐 아세나이드 포스파이드(AlGaInAsP), 알루미늄 인듐 갈륨 포스파이드(AlInGaP), 또는 산화아연(ZnO)일 수도 있다.
성장 기판/웨이퍼는 실리콘, 글래스, 사파이어, 탄화규소, 알루미늄 니트라이드(AlN), 갈륨 니트라이드(GaN)와 같은 다수의 재료로 구성될 수 있으며, 적합한 기판은 4H 폴리타입(polytype)의 탄화규소이지만, 3C, 6H 및 15R 폴리타입을 포함한 다른 탄화규소 폴리타입도 이용될 수 있다. 탄화규소는 사파이어보다 Ⅲ족 질화물에 대한 더 밀접한 결정 격자 매칭과 같은 특정한 이점을 가지며, 더 높은 품질의 Ⅲ족 질화물막을 발생한다. 탄화규소는 또한 매우 높은 열전도율을 가지며, 이로써 탄화규소 상의 Ⅲ족 질화물 디바이스의 전체 출력 파워가 기판의 열 소산에 의해 제한(사파이어 상에 형성된 일부 디바이스의 경우에 있을 수도 있는)되지 않게 된다. SiC 기판은 미국 노스 캐롤라이나의 더램에 소재하는 Cree Research, Inc.로부터 이용 가능하며, 이들을 제조하기 위한 방법은 과학 문헌 및 미국 특허 번호 Re. 34,861, 4,946,547, 및 5,200,022에 개시되어 있다.
LED는 또한 도전성 전류 확산 구조물, 전류 확산층, 및 와이어 본드 패드와 같은 추가의 특징부를 포함할 수 있으며, 이들 모두는 공지의 방법을 이용하여 침착되는 공지의 재료로 구성될 수 있다. LED의 일부 또는 전부가 하나 이상의 형광체로 코팅될 수 있으며, 이 형광체는 LED 광의 적어도 일부를 흡수하고 상이한 파장의 광을 방출하여, LED가 LED와 형광체로부터의 광의 조합을 방출하게 된다. LED 칩은 다수의 상이한 방법을 이용하여 형광체로 코팅될 수 있으며, 한 가지 적합한 방법이 "Wafer Level Phosphor Coating Method and Devices Fabricated Utilizing Method"를 발명의 명칭으로 하는 2개의 미국 특허 출원 번호 11/656,759 및 11/899,790에 설명되어 있으며, 이들 특허 출원은 참조에 의해 본 명세서에 원용된다. 이와 달리, LED는 전기영동 증착(electrophoretic deposition, EPD)과 같은 다른 방법을 이용하여 코팅될 수 있고, 적합한 EPD 방법이 "Close Loop Electrophoretic Deposition of Semiconductor Devices"를 발명의 명칭으로 하는 미국 특허 출원 번호 11/473,089에 설명되어 있으며, 이 특허 출원 또한 참조에 의해 본 명세서에 원용된다.
더욱이, LED는 종래 기술에서 공지된 바와 같이 수직 지오메트리 또는 측방 지오메트리(lateral geometry)를 가질 수 있다. 수직 지오메트리를 포함하는 LED는 기판 상의 제1 컨택 및 p-타입 층 상의 제2 컨택을 가질 수 있다. 제1 컨택에 인가되는 전기 신호는 n-타입 층으로 확산하고, 제2 컨택에 인가되는 신호는 p-타입 층으로 확산한다. Ⅲ족 질화물 디바이스의 경우에는, 얇은 반투과성 재료가 통상적으로 p-타입 층의 일부 또는 전체를 덮는 것으로 널리 알려져 있다. 제2 컨택은 통상적으로 플래티늄(Pt)과 같은 금속 또는 인듐 주석 산화물(ITO)과 같은 투명한 도전성 산화물인 이러한 층을 포함할 수 있다는 것을 이해할 것이다.
LED는 또한 컨택 둘 모두가 LED의 상단 상에 있는 측방 지오메트리를 포함할 수 있다. p-타입 층 및 활성 영역의 일부분이 예컨대 에칭에 의해 제거되어 n-타입 층 상의 컨택 메사(contact mesa)를 노출시킨다. 제2 측방 n-타입 컨택이 n-타입 층의 메사 상에 제공된다. 컨택은 공지의 침적 기술을 이용하여 침적되는 공지의 재료를 포함할 수 있다.
도 7은 본 발명에 따른 LED 칩(100)의 한 가지 가능한 실시예를 도시하고 있다. LED 칩(100)은 일반적으로 GaN 활성 영역(102), Ni/Ag-계 미러 컨택(104), 금속 장벽(106), 절연체(108), 및 반사성 금속(110)을 포함한다. 도 7에 도시된 구조는 예시를 목적으로 의도적으로 간략화되어 있으며, 본 발명에 따른 칩은 더욱 상세하게 전술 또는 후술되어 있거나 및/또는 본 기술 분야에 널리 공지되어 있는 바와 같이 추가의 구성요소를 포함할 수 있으며, 마찬가지로 더욱 상세하게 전술 또는 후술되는 바와 같이 다른 적합한 재료를 포함할 수 있다는 것을 이해할 것이다. 그러므로, 버퍼층, 핵생성층, 컨택층 및 전류 확산층뿐만 아니라 광추출층 및 광추출 요소를 포함한 추가의 층 및 요소 또한 통합될 수 있으며, 추가의 층 및 요소는 상기한 것으로만 한정되지 않는다. 또한, 반대로 도핑된 층은 복수의 층 및 서브-층뿐만 아니라 슈퍼 격자 구조 및 중간층(inter layer)을 포함할 수 있다는 것을 이해할 것이다. 활성 영역은 단일 양자 우물(SQW), 복수의 양자 우물(MQW), 이중 이종구조 또는 슈퍼 격자 구조를 포함할 수 있다. 층의 순서는 상이할 수 있으며, 도시된 실시예에서는 제1 에피택셜층 또는 바닥 에피택셜 층이 n-타입 도핑층이 될 수 있고, 제2 에피택셜층 또는 상단 에피택셜층이 p-타입 도핑층이 될 수 있지만, 다른 실시예에서는 제1 층이 p-타입 도핑층이고, 제2 층이 n-타입 도핑층이어도 된다. p-타입 층이 바닥층인 실시예는 통상적으로 서브마운트 상에 플립칩 실장되는 LED에 대응한다. 플립칩 실시예에서, 상단층은 성장 기판일 수 있으며, 상이한 실시예에서는 성장 기판의 전부 또는 일부가 제거될 수 있다는 것을 이해할 것이다. 성장 기판이 제거되는 이들 실시예에서, n-타입 도핑층은 상단 표면으로서 노출된다. 다른 실시예에서, 성장 기판의 일부분이 잔류될 수 있고, 몇몇 실시예에서는 광추출을 향상시키는 형태로 되거나 텍스처될 수 있다.
본 명세서에서 설명된 칩에서의 각각의 LED는 제1 및 제2 컨택을 가질 수 있으며, 도 7에 도시된 실시예에서는 LED가 측방 지오메트리를 갖는다. 이와 같이, LED는 수직 지오메트리에 대한 경우에서와 같이 상면 또는 바닥면 대신에 LED의 일측면 또는 측표면으로부터 접촉될 수 있다. 제1 및 제2 컨택은 금(Au), 구리(Cu), 니켈(Ni), 인듐(In), 알루미늄(Al), 은(Ag), 또는 이들의 조합과 같은 다수의 상이한 금속을 포함할 수 있다. 다른 실시예는 인듐 주석 옥사이드, 니켈 옥사이드, 징크 옥사이드, 카드뮴 틴 옥사이드, 티타늄 텅스텐 니켈, 인듐 옥사이드, 틴 옥사이드, 마그네슘 옥사이드, ZnGa2O4, ZnO2/Sb, Ga2O3/Sn, AgInO2/Sn, In2O3/Zn, CuAlO2, LaCuOS, CuGaO2, 및 SrCu2O2와 같은 도전 산화물 및 투명 도전 산화물을 포함할 수 있다. 사용된 재료의 선택은 컨택의 위치뿐만 아니라 투명도, 접합 저항률 및 시트 저항과 같은 요구된 전기적 특성에 좌우될 수 있다.
본 발명에 따른 LED 칩의 몇몇 실시예는 다른 특징부를 가질 수 있으며, 예컨대 Ⅲ족 질화물계 LED는 컨택으로부터 전류를 확산시키는데 도움을 주는 다른 특징부를 가질 수 있다. 이것은 전류를 p-타입 Ⅲ족 질화물 내로 확산시키는데 적용할 수 있으며, 전류 확산 구조는 일부 또는 전체 p-타입 층을 덮는 얇은 반투명한 전류 확산층을 포함할 수 있다. 이들 층은 플래티늄(Pt)과 같은 금속 또는 인듐 주석 산화물(ITO)과 같은 투명한 도전성 산화물을 포함한 상이한 재료를 포함할 수 있으며, 이러한 상이한 재료는 위에 나열한 것으로 제한되지 않는다.
서브마운트는 실리콘, 세라믹, 알루미나, 알루미늄 니트라이드, 탄화규소, 사파이어, 또는 폴리마이드(polymide) 및 폴리에스테르 등과 같은 중합성 재료 등의 다수의 상이한 재료로 형성될 수 있다. 다른 실시예에서, 서브마운트는 구성요소로부터의 광추출을 향상시키기 위해 반사성 세라믹, 유전체, 또는 은과 같은 금속 반사기 등의 고반사성 재료를 포함할 수 있다. 다른 실시예에서, 서브마운트는 인쇄 회로 기판(PCB), 또는 미국 미네소타주 챈하센에 소재한 Bergquist Company로부터 이용 가능한 T-클래드 더멀 클래드 절연 기판 재료(T-Clad thermal clad insulated substrate material)와 같은 임의의 다른 적합한 재료를 포함할 수 있다. PCB 실시예의 경우에는, 표준 FR-4 금속 코어 PCB 또는 임의의 다른 타입의 인쇄 회로 기판과 같은 상이한 PCB 타입이 이용될 수 있다.
LED 칩(100)에서, 장벽층(106)은 종래 기술에서와 같이 미러(104)의 에지 주위를 둘러싸지 않는다. 그 대신, 장벽층(106)은 미러를 향해 방출되거나 또는 GaN 영역(102) 내부에 트랩되는 광에 노출되지 않도록 미러(104)보다 작은 패턴으로 된다. 몇몇 실시예에서, 절연체(108)가 장벽(106)의 책임을 수행하는 경우에는 적어도 일실시예에서는 장벽층(106)의 대부분이 제거될 수 있다. 장벽(106)과 더 이상 경계를 접하고 있지 않은 미러(104)의 영역은 그 대신에 절연체(108)에 의해 둘러싸이게 되며, 절연체는 미러(104)로부터의 Ag 마이그레이션을 방지하기 위한 중요한 요소가 된다. 이와 같이, 절연체(108)는 고밀도, 높은 본드 강도, 낮은 투습성(low moisture permeability), 금속 이온 확산에 대한 높은 저항성을 갖는 것이 바람직하다. 이에 부가하여, 절연체(108)와 GaN 영역(102) 사이의 계면이 중요하며, 그 이유는 약한 계면은 고품질의 절연체(108)를 가짐에도 불구하고 Ag 마이그레이션을 야기할 수 있기 때문이다. 더욱이, 절연체(108)는 광학적으로 투명한 것이어도 되며, 반사성 금속층(110)을 미러(104)로부터 이격시키는데 도움을 준다.
절연체(108) 아래에는, 반사성 금속층(110)이 절연체와 복합 장벽을 형성하도록 위치될 수도 있으며, 이 반사성 금속층은 금속 장벽(106)보다 현저하게 높은 반사율을 갖는 것이 바람직하다. 커다란 각도로 복합 장벽 상에 입사하는 임의의 광은 굴절률 차이로 인해 GaN/절연체 계면에서 내부 전반사를 경험할 것인 한편, 작은 입사각의 광은 바닥 반사성 층(110)으로부터 반사되게 될 수 있다. 반사성 층(110)은 Al 또는 Ag와 같은 높은 반사율 금속을 포함하는 것이 바람직하지만, 다른 적합한 재료 또한 이용될 수 있다는 것을 이해할 것이다. 복합 장벽의 반사율은 80％보다 커도 되며, 이와 달리 90％보다 커도 된다.
절연체(108)는 복합 장벽이 반사성이 크게 되도록 하기 위해 낮은 광흡수율 및 낮은 굴절률을 가질 수도 있다. 절연체(108)의 광학적 조건과 신뢰도 조건이 서로 조화되지 못할 수도 있기 때문에, 절연체는 2개 이상의 별개의 층(도시하지 않음)을 포함할 수도 있다. 예컨대, 절연체(108)는 미러(104) 및 GaN 영역(102)과 접촉하고 있는 위치에서의 Ag 마이그레이션을 방지하기 위해 최적화된 특성을 갖는 박막층을 포함할 수 있으며, 절연체(108)는 반사성 금속(110)과 박막층 사이에서 낮은 굴절률을 갖는 더 두꺼운 제2 층을 포함할 수 있다. 이로써, 더 두꺼운 층이 적어도 약간의 광 파장 두께(a few optical wavelengths thick)이면, 박막 절연체층과 두꺼운 절연체층 간의 계면에서 내부 전반사가 발생할 수 있다. 두꺼운 절연체층에 대한 적합한 두께는 0.5∼1㎛ 사이이어도 된다. 또 다른 예에서, 절연체(108)는 전술한 바와 같은 최초의 2개의 층 및 두꺼운 층과 반사성 금속층(110) 사이에 있는 제3 층과 같은 3개의 별개의 층을 포함할 수 있으며, 제3 층은 반사성 금속층(110)에 대한 우수한 접착을 위해 최적화된다. 또 다른 예에서, 복합 장벽은 3개보다 많은 절연체층을 포함할 수 있으며, 복합 장벽의 반사율은 높은 굴절률 절연체 재료와 낮은 굴절률 재료를 교번시킴으로써 더욱 증가된다.
절연체(108)는 Si 또는 Al의 산화물, 질화물 또는 산질화물(oxynitride)을 포함한 다수의 상이한 적합한 재료로 구성될 수 있다. 전술한 바와 같이 2개의 층을 포함하는 절연체에서, 제1 층은 Ti 또는 Ta의 산화물 또는 산질화물로 구성될 수 있는 한편, 더 두꺼운 제2 층은 SiO2와 같은 낮은 굴절률 재료로 구성될 수 있다. 3개의 층을 포함하는 절연체에서, 재료는 2층 절연체와 동일한 것으로 될 수 있으며, 반사성 금속층(110)에 인접한 제3 층은 SiN으로 구성된다. 이들 재료가 전술한 바와 같이 단일층 또는 복수층 절연체에 대한 조건에 적절하지만, 다른 적합한 재료 또한 본 발명의 맥락에서 이용될 수 있고 고려될 수 있다는 것을 이해할 것이다.
도 8은 본 발명에 따른 LED 칩(120)의 또 다른 실시예를 도시하고 있다. LED 칩(120)은 LED 칩 100과 함께 설명된 바와 같은 구성요소 모두를 포함할 수 있다. 또한, LED 칩 100과 함께 설명된 바와 같이, LED 칩(120)은 GaN 영역(122), Ag-계 미러(124), 금속 장벽(126), 절연체(128), 및 반사성 금속층(130)을 포함한다. 그러나, 도 8은 비아 접속부(132)를 통해 접합부 외측의 위치에 연결되는 p-컨택을 도시하고 있다. 위에서 나타낸 바와 같이, 미러(124)는 LED를 위한 p-컨택으로서 작용할 수 있다. p-컨택을 접합부 외측의 위치에 연결하기 위한 목적으로, 금속 장벽(126)은 미러(124)의 둘레와 GaN 영역(122) 접합부 외측으로 진행할 수 있다. 이 부분은 그 후 비아 접속부(132)에 결합되어, 미러(124)에 인가되는 전기 신호가 비아(132)를 통해 연장부(장벽(126)의 교차 해칭 부분(127)에 의해 예시된) 및 GaN 영역에 도통된다. 미러(124)의 둘레 외측에서 연장하는 금속 장벽(126)의 부분이 미러의 둘레의 전체 길이에 비하여 충분히 작고 좁다면, 장벽(126)의 좋지 않은 반사율은 광추출에 대해 무시할 수 있는 영향을 가질 것이다. 일실시예에서, 미러(124) 둘레 외측의 장벽(126)의 일부분(127)의 폭은 ∼20㎛ 또는 그 미만이다.
도 9는 본 발명에 따른 LED 칩(140)의 또 다른 실시예를 도시하고 있으며, LED 칩(140)은 복수-접합 칩이다. 이러한 복수-접합 칩을 제공하는 것은 더 높은 전압에서 높은 출력을 갖는 LED의 어레이를 획득하는 한 가지 방법이다. LED 칩(140)은 LED 칩 100과 함께 설명한 바와 같은 구성요소 모두를 포함할 수 있다. 또한, LED 칩 100과 함께 설명한 바와 같이, LED 칩(140)은 GaN 영역(142), Ag-계 미러(144), 금속 장벽(146), 절연체(148), 및 반사성 금속층(150)을 포함한다. 그러나, 도 9는 인접한 접합부의 n-컨택(154)에 접속되는 p-컨택을 도시하고 있다.
위에서 나타낸 바와 같이, 미러(144)는 LED를 위한 p-컨택으로서 작용할 수 있다. p-컨택을 인접한 접합부의 n-컨택(154)에 접속하기 위한 목적으로, 금속 장벽(146)은 미러(144)의 둘레와 GaN 영역(142) 접합부 외측으로 진행할 수 있다. 미러(144)의 둘레 외측에서 연장하는 금속 장벽(146)의 부분(147)이 미러의 둘레의 전체 길이에 비하여 충분히 작고 좁다면, 장벽(146)의 좋지 않은 반사율은 광추출에 대해 무시할 수 있는 영향을 가질 것이다. 더욱이, 금속 장벽(146)의 일부분(147)은 또한 p-컨택을 패키지 단자에 연결하기 위한 와이어 본드를 형성하기 위해 이용될 수 있다. 금속 장벽(146)이 도면에 도시된 바와 같이 미러(144)의 하면의 대부분을 커버하는 것은 아니라는 것에 유의하기 바란다. 몇몇 실시예에서, 미러(144)는 실질적으로 제거되어도 되며, 우수한 전기 접촉을 형성하기에 충분한 정도의 작은 부분에서만 미러(144)와 접촉하게 될 수 있다.
LED 칩(140)은 본 기술 분야에서 널리 알려진 특성을 갖는 패시베이션층(152)을 더 포함한다. 패시베이션층(152)은 칩에 습기 저항을 제공하기에 적합한 재료인 SiN으로 구성될 수 있다. 그러나, SiO2와 같은 다른 적합한 재료도 사용될 수 있다는 것을 이해할 것이다. SiO2는 SiN처럼 습기 저항성을 나타내지는 않는다.
도 10은 도 12에 대하여 아래에 더욱 상세하게 설명되는 바와 같은 복수의 접촉 비아(162) 및 복수의 LED를 포함하는 모노리식 LED 칩을 도시하고 있다. 도 6과 비교하면, 장벽층(64)의 노출된 부분에 의해 야기되는 도 6에서의 어두운 원이 도 10에서는 사실상 제거되어 있다는 것을 용이하게 알 수 있다. 이것은 도 10에서의 장벽층(이 투시도에서는 볼 수 없음)이 미러층보다 더 작게 만들어지고, 그러므로 미러의 둘레에서 노출되지 않거나 및/또는 최소한으로 노출되기 때문이다. 노출된 장벽층의 감소로 인해, 장벽층의 어떠한 디밍 효과가 실질적으로 감소되거나 및/또는 제거된다.
도 11은 본 발명에 따른 LED 칩(200)의 또 다른 실시예를 도시하고 있다. LED 칩(200)은 LED 칩 100과 함께 설명된 바와 같은 구성요소 모두를 포함할 수 있다. 도 11은 또한 거칠기 처리된(roughened) n-GaN 층(202), p-GaN 층(204), 미러층(206)(LED를 위한 p-컨택으로서도 작용할 수 있음), 장벽층(208), 유전체 장벽층(210), 본드 금속층(212), 캐리어층(214), AuSn 층(216), 패시베이션층(218, 220)(적어도 부분적으로 거칠기 처리된 층(220)), 및 거칠기 처리된 GaN 층 상의 n-컨택(222, 224)을 더 포함할 수 있다. 전술한 바와 같이, 거칠기 처리된 층은 광추출에 도움을 준다.
예시된 바와 같이, 도 11의 장벽층(208)은 미러(206)보다 작은 크기로 된다. 전술한 바와 같이, 장벽층의 크기를 미러보다 작게 하는 것은 장벽층(208) 고유의 광흡수 효과의 상당 부분을 제거하는데 도움을 주며, 이것은 LED 칩(200)의 전체적인 발광 및 효율을 향상시킨다. 본 실시예에서(다른 실시예에서와 마찬가지로), 장벽층(208)의 특성은 Ag 마이그레이션에 대한 장벽 및/또는 미러(206)를 위한 보호층뿐만 아니라 전류 확산층으로서 동작할 수 있도록 하여, 본드 금속층(212)이 미러(206)로부터 격리되고, 그러므로 미러(206) 내로 용해하지 않도록 한다. 본드 금속층(212)은 적어도 부분적으로는 주석으로 구성될 수 있으며, 그렇지 않은 경우에는 장벽층(208)이 없는 경우에는 미러(206) 내로 용해할 수 있다. 본드 금속층(212)은 미러(206)와 같이 반사성이 높지는 않다 하더라도 반사성의 것으로 될 수도 있다.
패시베이션층(218)은 활성 영역의 측벽 상에 위치되어, 당해 기술 분야에 널리 알려진 바와 같이 측벽 패시베이션을 제공한다. 패시베이션층(218)은 바람직한 습기 저항 특성을 나타내는 SiN으로 구성될 수 있다. 그러나, 다른 적합한 재료 또한 고려된다는 것을 이해할 것이다. 패시베이션층(220)은 또한 아래에 있는 구성요소에 대한 물리적 보호를 제공하기 위해 도시된 바와 같이 디바이스 위에 위치될 수 있다. 패시베이션층(220)은 SiO2로 구성될 수 있지만, 다른 적합한 패시베이션 재료 또한 고려된다는 것을 이해할 것이다.
유전체 장벽층(210)은 미러(206)와 장벽층(208)의 일부를 본드 금속층(212)으로부터 보호/격리하기 위해 적어도 부분적으로 제공된다. 유전체 장벽층은 투과성의 것이어도 되며, 및/또는 SiN, SiO2, Si, Ge, MgOx, MgNx, ZnO, SiNx, SiOx, 이들의 합금 또는 조합과 같은 상이한 유전체 재료를 포함할 수 있다. 유전체 장벽층(210)은 또한 장벽층(208) 아래의 교차 해칭된 부분에 의해 나타낸 바와 같이 장벽층(208) 아래에서 더 연장할 수도 있다.
도 12는 본 발명에 따른 LED 칩(230)의 또 다른 실시예를 도시하고 있다. LED 칩(230)은 다른 칩 실시예와 함께 설명된 바와 같은 구성요소의 일부 또는 전부를 포함할 수 있다. 그러나, LED 칩(230)과 다른 칩 실시예 간의 가장 커다란 상이점은 도 12에 도시된 바와 같이 n-컨택 비아가 제공된다는 점이며, 이 비아는 도시의 편의를 위해 도 13에는 나타내어져 있지 않다. 비아는 디바이스의 상면 상의 n-컨택 금속의 제거를 가능하게 하며, n-컨택은 본질적으로 디바이스 내에 임베드되고, 칩의 바닥으로부터 전기적으로 액세스 가능하다. 광방출을 차단하는 상면 금속을 더 적게 함으로써, 향상된 밝기가 실현될 수 있다. 더욱이, 미러의 둘레 외측의 장벽 금속이 제거되거나 및/또는 실질적으로 감소되며, 이것은 디바이스의 발광 효율에 기여한다.
본 발명에 따른 비아는 비아용의 개구부를 형성하기 위한 에칭 및 비아를 형성하기 위한 포토리소그래픽 공정과 같은 종래의 방법을 이용하여 형성될 수 있다. 비아는 와이어 본드 패드를 위해 요구될 LED 칩 상의 면적의 일정 부분만을 점유한다. 와이어 본드 패드 대신에 하나 이상의 비아를 사용함으로써, 활성 영역의 감소가 더 줄어들게 되고, 컨택을 위한 발광 차단 금속이 디바이스의 상면에 더 적게 위치된다. 이것은 광 방출을 위한 LED 활성 영역이 더 많아지게 하며, 이에 의해 LED 칩의 전체적인 효율이 증가된다.
상이한 실시예가 하나보다 많은 비아를 가질 수 있고, 비아가 다수의 상이한 위치에 있을 수 있다는 것을 이해할 것이다. 복수의 비아를 갖는 이들 실시예에서, 비아는 상이한 형상 및 크기를 가질 수 있고, LED에서 상이한 깊이로 연장할 수 있다. 상이한 실시예는 또한 최초의 와이어 본드 패드 대신에 사용된 비아를 포함할 수 있다.
도 12는 또한 거칠기 처리된(roughened) n-GaN 층(232), p-GaN 층(234), 미러층(236)(LED를 위한 p-컨택으로서도 작용할 수 있음), 장벽층(238), 패시베이션층(240, 241), n-컨택(242), 장벽층(244), 본드 금속층(246), 캐리어층(248), AuSn 층(250), 및 패시베이션층(252)을 더 포함할 수 있다. 전술한 바와 같이, 거칠기 처리된 층은 디바이스의 향상된 광추출에 도움을 준다.
본 명세서에 설명된 다른 실시예와 마찬가지로, 장벽층(239)은 미러층(236)보다 작거나 및/또는 미러(236)의 둘레의 40％ 또는 그 이상을 지나 연장하는 것이 방지되는 크기로 된다. 장벽층(238)은 미러층(236)의 적어도 일부분에 일체화되는 p-컨택을 위한 디바이스의 상면에 컨택을 형성하기 위해 추가로 제공될 수도 있다. 최상으로 나타낸 바와 같이, 장벽층(238)은 미러(236)가 너무 얇아서 전류를 효과적으로 확산할 수 없을 수도 있기 때문에 디바이스를 통해 측방으로 전류를 확산하는데 도움을 줄 수 있다.
장벽층(244)은 n-컨택(242)을 위한 보호층으로서 제공될 수 있으며, 이로써 본드 금속층(246)이 n-컨택(242)으로부터 격리되고, 그러므로 n-컨택(242) 내로 용해하거나 n-컨택과 좋지 않게 반응하지 않게 한다. 장벽층(244)은 TiW/Pt로 구성될 수 있지만, 다른 적합한 재료 또한 고려된다는 것을 이해할 것이다. 몇몇 실시예에서, 장벽층(244)은 n-컨택(242)과 본드 금속층(246)의 재료 구성(material make-up)에 따라서는 필수적이지 않을 수도 있다. n-컨택은 다양한 적합한 재료로 구성될 수 있으며, 바람직한 재료는 디바이스의 광방출을 추가로 향상시키도록 반사성을 나타내는 재료이다. 이와 같이, n-컨택(242)은 Al, Ag 또는 다른 반사성 재료로 구성될 수 있다. 본드 금속층(246) 또한 반사성의 것이어도 된다.
패시베이션층(241)은 활성 영역의 측벽 상에 위치되어, 본 기술 분야에 널리 공지된 바와 같이 측벽 패시베이션을 제공한다. 패시베이션층(240, 241)은 바람직한 습기 저항 특성을 나타내는 SiN으로 구성될 수 있다. 그러나, 다른 적합한 재료 또한 고려된다는 것을 이해할 것이다. 패시베이션층(252)이 그 아래의 구성요소에 대한 물리적 보호를 제공하기 위해 도시된 바와 같이 디바이스 위에 위치될 수 있다. 패시베이션층(252)은 SiO2로 구성될 수 있지만, 다른 적합한 패시베이션 재료 또한 고려된다는 것을 이해할 것이다.
도 13은 도 12에 도시된 LED 칩(230)의 평면도이며, 도 13에는 n-타입 층(234)과 n-타입 층 아래에 가상선으로 나타낸 미러(236)의 외측 에지가 도시되어 있다. 도 13은 또한 가상선으로 나타내어져 있고 아래에 추가로 설명되는 바와 같이 노출되지 않는 영역을 갖는 장벽층(238)의 외측 에지를 도시하고 있다. 나머지 층, 비아, 및 장벽층과 미러층의 내측 에지는 예시의 편의를 위해 도시되어 있지 않다. 전술한 바와 같이, 장벽층(238)의 일부분은 디바이스의 상면에서 p-타입 컨택으로서 작용할 수 있다. 몇몇 실시예에서, 장벽층의 일부분은 접촉을 위해 노출될 수 있으며, 도시된 실시예에서는 장벽층의 일부분 위에서 LED 칩 층들이 제거될 수 있다. 일실시에에서, 장벽층(238) 위의 층들은 장벽층(238)까지 에칭될 수 있으며, 이에 의해 노출된 장벽층 영역(260)을 형성한다. 노출된 영역(260)은 다수의 상이한 위치에 있을 수 있고, 다수의 상이한 형상을 가질 수 있으며, 도시된 실시예에서는 LED 칩(230)의 모서리에 있다.
이러한 방식으로 장벽층을 노출하는 것은 접촉의 용이성과 같은 장점을 제공하지만, 또한 노출된 영역(260)의 에지 또는 표면을 따라 습기 또는 오염물이 LED 층에 진입하는 위험을 제공할 수도 있다. 이러한 습기 또는 오염물은 LED 칩의 수명 및 신뢰도에 부정적인 영향을 줄 수 있다. 이러한 위험을 감소시키기 위해, LED 칩에 진입할 수 있는 어떠한 양의 습기 또는 오염물을 금지하거나 제거할 수 있는 장벽층의 일부분으로서 단차(step) 또는 천이부(transition)가 포함될 수 있다. 단차 또는 천이부는 다수의 상이한 형상 및 크기를 가질 수 있다. 상이한 LED 칩은 상이한 개수의 단차 또는 천이부를 가질 수 있으며, 이들은 장벽층 상의 상이한 위치에 포함될 수 있다. 다른 실시예에서, 단차 또는 천이부가 다른 층에 포함될 수 있다.
도 14는 도 12 및 도 13에 도시된 LED 칩(230)과 유사한 LED 칩(270)의 또 다른 실시예를 도시하고 있다. LED 칩(270)은 n-타입 층(234), 미러층(236) 및 장벽층(272)을 가지며, 다른 층과 특징부는 예시를 용이하게 하기 위해 도시되어 있지 않다. n-타입 층(234) 및 미러층(236)은 도 13에 도시된 바와 같은 LED 칩(230) 내의 층들과 유사하다. 장벽층(272) 또한 도 13에서의 장벽층(236)과 유사하며, 노출된 영역(274)을 통해 접촉될 수 있다. 장벽층(272)은 장벽층(272)의 에지를 따라 2개의 단차(276)를 가지며, 이 단차는 장벽층(272)의 에지를 따라 LED 칩(270)에 진입할 수 있는 습기 또는 오염물을 감소시키거나 제거하는데 도움을 준다.
도 13 및 도 14에 도시된 실시예에 대해, 장벽층의 노출된 영역은 어느 정도의 LED 칩 광을 흡수할 수 있도록 장벽층의 일부분이 덮여지지 않도록 한다. 노출된 장벽의 양은 광흡수의 영향을 최소화하기 위해 최소로 될 수 있으며, 미러의 둘레가 전술한 백분율로 장벽층이 없게 된다. 몇몇 실시예에서, 장벽층의 노출된 부분은 전체 장벽층 표면의 20％ 미만으로 될 수 있다. 다른 실시예에서 이것은 10％ 미만으로 될 수 있고, 또 다른 실시예에서 이것은 5％ 미만으로 될 수 있다.
장벽층은 다수의 상이한 형상을 가질 수 있고, 본 발명에 따른 LED 칩의 다른 층에 관련하여 상이한 위치에 배치될 수 있다. 도 15는 LED 칩(270)과 유사한 본 발명에 따른 LED 칩(280)의 또 다른 실시예를 도시하며, n-타입 층(234) 및 미러층(236)을 보여주고 있다. 그러나, 본 실시예에서는, 장벽층(282)이 미러층(236)의 2개의 에지를 따라 미러층(236)을 지나 연장하며, 장벽층은 LED 칩의 상이한 위치에서 미러층을 지나 연장할 수 있다. LED 칩의 바람직한 발광 효율을 갖기 위해, 장벽층의 노출된 부분은 광 흡수 표면을 감소시키도록 상대적으로 얇게 될 수 있다. 몇몇 실시예에서, 노출된 에지의 75％ 이상이 3㎛ 폭 미만으로 될 수 있다. 다른 실시예에서는, 노출된 에지의 90％가 3㎛ 폭 미만으로 될 수 있는 한편, 또 다른 실시예에서는 노출된 에지의 100％가 이 폭을 가질 수 있다. 이들 백분율에 대한 노출된 폭은 다른 실시예에서는 예컨대 4㎛ 미만 또는 2㎛ 미만과 같이 상이하게 될 수도 있다.
본 발명은 다수의 상이한 조명 어플리케이션 및 특히 작은 크기의 고출력 광원을 이용하는 조명 어플리케이션에 이용될 수 있다. 이들 조명 어플리케이션의 몇몇은 일반 조명, 옥외 조명, 손전등, 백색 LED, 가로등, 건축화 조명(architectural light), 가정 및 사무실 조명, 디스플레이 조명, 및 백라이팅을 포함하며, 이러한 것으로 한정되지 않는다.
본 발명을 본 발명의 특정한 바람직한 구성을 참조하여 상세하게 설명하였지만, 다른 변형도 가능하다. 따라서, 본 발명의 사상 및 범위는 전술한 것으로 한정되지 않아야 한다.

Claims (34)

  1. 발광 다이오드(LED) 칩에 있어서,
    하나 이상의 LED를 포함하며, 각각의 상기 LED가,
    활성 영역;
    상기 활성 영역 아래에 있고, 고반사성 미러를 포함하는 제1 컨택; 및
    상기 미러에 인접해 있고, 상기 미러의 둘레를 지나 연장하지 않도록 상기 미러보다 작게 되어 있는 장벽층
    을 포함하는, LED 칩.
  2. 제1항에 있어서,
    상기 활성 영역은 교번하는 p-GaN 층과 n-GaN 층으로 구성되는, LED 칩.
  3. 제1항에 있어서,
    상기 활성 영역은 광추출을 향상시키기 위해 텍스처(texture)되는, LED 칩.
  4. 제1항에 있어서,
    상기 제1 컨택은 p-컨택을 포함하며, 상기 미러는 Ag-계(Ag-based)인, LED 칩.
  5. 제1항에 있어서,
    상기 장벽층은 상기 미러보다 실질적으로 더 작은 반사성을 나타내는 금속을 포함하는, LED 칩.
  6. 제1항에 있어서,
    상기 장벽층, 상기 활성 영역, 및 상기 장벽층과 접촉하고 있지 않은 상기 미러의 부분에 인접해 있는 절연체를 더 포함하는, LED 칩.
  7. 제6항에 있어서,
    상기 절연체 아래에 상기 절연체에 인접해 있는 반사성 금속층을 더 포함하는, LED 칩.
  8. 제7항에 있어서,
    상기 절연체 및 상기 반사성 금속층은 상기 장벽층보다 반사성이 현저하게 큰 복합 장벽을 형성하며, 상기 복합 장벽의 반사율이 80％보다 크거나 또는 90％보다 크게 되는, LED 칩.
  9. 제7항에 있어서,
    상기 반사성 금속층은 Al 또는 Ag를 포함하는, LED 칩.
  10. 제1항에 있어서,
    상기 장벽층은 상기 미러의 Ag 마이그레이션을 방지하기 위해 제공되는, LED 칩.
  11. 제1항에 있어서,
    상기 장벽층은 단차(step) 또는 천이부(transition)를 포함하는, LED 칩.
  12. 제6항에 있어서,
    상기 절연체는 상기 미러의 Ag 마이그레이션을 방지하고 낮은 굴절률을 갖도록 제공되는, LED 칩.
  13. 제6항에 있어서,
    상기 절연체는 원소 Si 또는 Al의 산화물, 질화물, 또는 산질화물을 포함하는, LED 칩.
  14. 제6항에 있어서,
    상기 절연체는 2개 이상의 별개의 층을 포함하는, LED 칩.
  15. 제14항에 있어서,
    상기 절연체는, Ag 마이그레이션을 방지하기 위한 제1 층과, 낮은 굴절률을 갖는 더 두꺼운 제2 층을 포함하는, LED 칩.
  16. 제15항에 있어서,
    상기 절연체는 반사성 금속과 접촉하는 제3 층을 포함하며, 상기 제3 층이 상기 반사성 금속에의 우수한 접착을 위해 최적화되는, LED 칩.
  17. 발광 다이오드(LED) 칩에 있어서,
    서브마운트 상에 실장된 하나 이상의 LED를 포함하며, 각각의 상기 LED가,
    활성 영역;
    상기 활성 영역 아래에 있고, 고반사성 미러를 포함하는 제1 컨택;
    상기 미러에 인접해 있고, 상기 미러보다 작은 장벽층; 및
    상기 장벽층에 인접해 있고, 상기 활성 영역과 접촉하지 않거나 또는 상기 장벽층과 접촉하지 않는 상기 미러의 부분에 인접해 있는 절연체
    를 포함하는, LED 칩.
  18. 제17항에 있어서,
    상기 제1 컨택은 p-컨택을 포함하고, 상기 미러가 Ag-계인, LED 칩.
  19. 제17항에 있어서,
    상기 장벽층은 상기 미러보다 실질적으로 더 작은 반사성을 나타내는 금속을 포함하며, 상기 장벽층은 상기 미러의 둘레의 적어도 40％가 상기 장벽층으로부터 자유롭게 되도록 상기 미러보다 작게 되어 있는, LED 칩.
  20. 제17항에 있어서,
    상기 절연체 아래에 상기 절연체에 인접해 있는 반사성 금속층을 더 포함하며, 상기 절연체 및 상기 반사성 금속층은 상기 장벽층보다 반사성이 현저하게 큰 복합 장벽을 형성하며, 상기 복합 장벽의 반사율이 80％보다 크거나 또는 90％보다 크게 되는, LED 칩.
  21. 제17항에 있어서,
    상기 장벽층 및 상기 절연체는 상기 미러의 Ag 마이그레이션을 방지하기 위해 제공되는, LED 칩.
  22. 제21항에 있어서,
    상기 절연체는 낮은 굴절률을 갖도록 제공되는, LED 칩.
  23. 제17항에 있어서,
    상기 절연체는 2개 이상의 별개의 층을 포함하며, 그 중 제1 층은 Ag 마이그레이션을 방지하기 위해 제공되고, 더 두꺼운 제2 층은 낮은 굴절률을 가지며, 옵션의 제3 층은 반사성 금속과 접촉하고, 상기 반사성 금속에의 우수한 접착을 위해 최적화되는, LED 칩.
  24. 제17항에 있어서,
    Al로 구성되는 n-컨택을 포함하는 제2 컨택을 더 포함하는, LED 칩.
  25. 제17항에 있어서,
    상기 칩의 둘레의 적어도 40％가 상기 장벽층으로부터 자유롭게 되는, LED 칩.
  26. 제17항에 있어서,
    상기 장벽층은 단차 또는 천이부를 포함하는, LED 칩.
  27. 발광 다이오드(LED) 칩에 있어서,
    하나 이상의 LED를 포함하며, 각각의 상기 LED가,
    n-GaN 층 및 p-GaN 층을 포함하는 활성 영역;
    상기 활성 영역 아래에 있고, 고반사성 미러를 포함하는 제1 컨택;
    상기 미러에 인접해 있고, 상기 미러보다 작은 장벽층; 및
    상기 활성 영역 상의 제2 컨택
    을 포함하는, LED 칩.
  28. 제27항에 있어서,
    상기 미러, 상기 장벽층 및 금속 본드층과 접촉하는 유전체층을 더 포함하는, LED 칩.
  29. 제27항에 있어서,
    상기 제2 컨택은 n-컨택을 포함하며, 상기 n-컨택이 거칠기 처리된(roughened) GaN 층 상에 위치되는, LED 칩.
  30. 제27항에 있어서,
    상기 미러의 둘레 및 상기 칩의 둘레는 적어도 40％가 상기 장벽층으로부터 자유롭게 되어 있는, LED 칩.
  31. 제27항에 있어서,
    습기 저항을 위해 SiN을 포함하는 패시베이션층을 더 포함하는, LED 칩.
  32. 발광 다이오드(LED) 칩에 있어서,
    하나 이상의 LED를 포함하며, 각각의 상기 LED가,
    n-GaN 층 및 p-GaN 층을 포함하는 활성 영역;
    상기 활성 영역 아래에 있고, 고반사성 미러를 포함하는 제1 컨택;
    상기 미러에 인접해 있고, 상기 미러의 둘레의 적어도 40％가 상기 장벽층으로부터 자유롭게 되도록 상기 미러보다 작게 되어 있는 장벽층; 및
    상기 제1 컨택 아래에 있고, 상기 칩의 바닥부로부터 액세스 가능한 제2 컨택
    을 포함하는, LED 칩.
  33. 제32항에 있어서,
    상기 제1 컨택은 상기 칩의 상단에 노출된 본드 패드를 갖는 p-컨택인, LED 칩.
  34. 제32항에 있어서,
    상기 제2 컨택은 n-컨택이며,
    상기 LED 칩은 상기 제2 컨택에 대한 전기 접속을 제공하기 위한 비아(via)를 더 포함하는, LED 칩.
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