KR20140043495A

KR20140043495A - 친국측 장치

Info

Publication number: KR20140043495A
Application number: KR1020147005413A
Authority: KR
Inventors: 사토시 요시마
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2011-09-09
Filing date: 2011-09-09
Publication date: 2014-04-09
Anticipated expiration: 2031-09-09
Also published as: CN103262444B; CN103262444A; WO2013035139A1; KR101544077B1; US9083466B2; JPWO2013035139A1; JP5172046B1; US20140010556A1

Abstract

본 발명은, 자국측 장치로부터 입력되는 광 버스트 신호의 전송속도가 각각 다른 경우에도, 친국측 장치가 정확하게 광 버스트 신호의 입력의 절단을 검출할 수 있는 것을 목적으로 한다. 이 목적을 달성하기 위해, 친국측 장치인 OLT(400)은, 입력된 광 버스트 신호를 전류 신호로 변환하는 수광 소자(1)와, 그 전류 신호를 전압 신호로 변환하는 프리앰프 회로(2)와, 프리앰프 회로(2)의 출력 진폭과 임계값을 비교하여, 광 버스트 신호의 입력의 절단을 표시하는 입력 절단 신호를 출력하는 입력 절단 검출회로(50)와, 프리앰프 회로(2)의 변환 이득을 입력된 광 버스트 신호의 전송속도에 따른 변환 이득이 되도록 제어하는 동시에, 입력 절단 검출회로(50)에 대해, 입력된 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 입력 절단 신호를 출력하도록 제어하는 제어회로(301)를 구비한다.

Description

친국측 장치{OPTICAL LINE TERMINAL}

본 발명은, PON(Passive Optical Network) 시스템을 구성하는 친국(親局)측 장치(OLT: Optical Line Terminal)에 관한 것이다.

가입자의 집에 설치되는 복수의 자국(子局)측 장치(ONU: Optical Network Unit)와 국자(局者: station)측에 설치되는 OLT가 광 파이버로 접속된 10G-EPON(Gigabit Ethernet(등록상표) Passive Optical Network 시스템이 있다(예를 들면, 비특허문헌 1 참조). 이와 같은 10G-EPON 시스템에서는, 어떤 ONU로부터는 전송속도 1.25Gbps(Giga bit per sec)로 광 버스트 신호가 OLT로 송신되고, 다른 ONU로부터는 전송속도 10.3125Gbps로 광 버스트 신호가 OLT로 송신된다. 이들 전송속도가 다른 광 버스트 신호는 파장대가 중첩되어 있기 때문에, 복수의 ONU로부터의 광 버스트 신호는 시분할 다중되어 OLT로 송신된다.

이와 같은 광 버스트 신호가 입력되는 OLT 내부의 광 수신기에 있어서는, 전송속도가 다른 복수의 광 버스트 신호에 대해 각각 적정한 수신 감도가 얻어지는 것이 필요하게 된다. 그 때문에, 종래에는, 광 수신기를 구성하는 프리앰프 회로의 변환 이득을, 광 버스트 신호의 전송속도에 따라 제어하여, 각 전송속도에 따른 적정한 수신 감도를 얻도록 하고 있었다(예를 들면, 특허문헌 1 참조).

한편, OLT에는, 광 버스트 신호의 입력이 절단된 경우에 그 절단을 확실하게 검출하는 것이 요구된다. 그 때문에, 광 수신기는, 입력의 절단이 검출되면, 입력이 절단된 것을 표시하는 입력 절단 신호를 정확하게 출력할 필요가 있다. 이 입력 절단 신호는, 프리앰프 회로의 출력 신호의 진폭이 미리 설정된 임계값보다도 작아진 경우에 출력되고, OLT는 이 입력 절단 신호의 유무에 의해 ONU의 오발광의 검출 등을 행한다.

일본국 특개 2010-157911호 공보

IEEE Standard 802.3av(2009)

그렇지만, 상기한 OLT에 있어서의 프리앰프 회로에서는, 광 버스트 신호의 전송속도에 따라 변환 이득이 제어되므로, 입력되는 광 버스트 신호의 전송속도가 다르면, 광 입력 파워가 동일하여도 출력 신호의 진폭이 크게 다르다. 그 때문에, 광 버스트 신호의 전송속도에 따라서는 설정된 임계값이 적정하지 않아, 입력 절단 신호가 잘못되게 출력되고, OLT는 잘못되게 입력 절단의 검출을 행한다고 하는 과제가 있었다.

본 발명은, 전술한 과제를 해결하기 위해 이루어진 것으로, 입력 절단을 정확하게 검출하는 OLT를 제공하는 것을 목적으로 한다.

본 발명에 관한 광 수신기는, 광 전송로를 거쳐 복수의 자국측 장치로부터 다른 전송속도의 광 버스트 신호가 입력되는 친국측 장치로서, 입력된 상기 광 버스트 신호를 전류 신호로 변환하는 수광 소자와, 상기 전류 신호를 전압 신호로 변환하는 프리앰프 회로와, 상기 프리앰프 회로에서 변환된 전압 신호의 진폭을 검출하는 진폭 검출회로와, 상기 광 버스트 신호의 각 전송속도에 따른 복수의 임계값이 미리 설정된 임계값회로와, 상기 임계값회로로부터 출력된 복수의 임계값 중 적어도 1개의 임계값과 상기 진폭 검출회로에서 검출된 진폭을 비교하여, 그 진폭이 상기 임계값보다도 낮으면 상기 광 버스트 신호의 입력의 절단을 표시하는 입력 절단 신호를 출력하는 입력 절단 검출회로와, 상기 프리앰프 회로의 변환 이득을, 입력된 상기 광 버스트 신호의 전송속도에 따른 변환 이득으로 되도록 제어하는 동시에, 상기 입력 절단 검출회로로부터 출력되는 입력 절단 신호를, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 선택하도록 제어하는 제어회로를 구비한 것을 특징으로 한다.

또한, 광 전송로를 거쳐 복수의 자국측 장치로부터 다른 전송속도의 광 버스트 신호가 입력되는 친국측 장치로서, 상기 입력된 광 버스트 신호를 전류 신호로 변환하는 수광 소자와, 상기 전류 신호를 전압 신호로 변환하는 프리앰프 회로와, 상기 프리앰프 회로에서 변환된 전압 신호의 진폭을 검출하는 진폭 검출회로와, 상기 광 버스트 신호의 전송속도에 따른 복수의 임계값이 미리 설정되고, 그들 임계값 중에서 어느 한개의 임계값과 상기 진폭 검출회로에서 검출된 진폭을 비교하여, 그 진폭이 상기 임계값보다도 낮으면 상기 광 버스트 신호의 입력의 절단을 표시하는 입력 절단 신호를 출력하는 입력 절단 검출회로와, 상기 프리앰프 회로의 변환 이득을, 상기 입력된 광 버스트 신호의 전송속도에 따른 변환 이득으로 되도록 제어하는 동시에, 상기 입력 절단 검출회로로부터 출력되는 입력 절단 신호를, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 선택하도록 제어하는 제어회로를 구비한 것을 특징으로 한다.

본 발명의 OLT에 따르면, 입력되는 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 입력 절단 신호를 출력하므로, 정확하게 입력 절단을 검출할 수 있다.

도 1은 본 발명의 실시형태 1의 OLT를 구비한 PON 시스템의 구성예를 도시한 도면이다.
도 2는 본 발명의 실시형태 1의 OLT 내부의 광 수신기의 구성예를 도시한 도면이다.
도 3은 본 발명의 실시형태 1의 1G용 임계값과 10G용 임계값의 관계를 설명하기 위한 도면이다.
도 4는 본 발명의 실시형태 1의 진폭 검출회로의 회로 구성을 설명하는 도면이다.
도 5는 본 발명의 실시형태 1의 진폭 검출회로의 다른 회로 구성을 설명하는 도면이다.
도 6은 본 발명의 실시형태 1의 LIA 회로의 다른 구성예를 도시한 도면이다.
도 7은 본 발명의 실시형태 1의 동작을 설명하는 도면이다.
도 8은 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다.
도 9는 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다.
도 10은 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다.

실시형태 1.

도 1은 본 발명의 실시형태 1의 OLT를 구비한 PON 시스템의 구성예를 도시한 도면이다. 도 2는 본 발명의 실시형태 1의 OLT 내부의 광 수신기의 구성예를 도시한 도면이다. 도 3은 본 발명의 실시형태 1의 1G용 임계값과 10G용 임계값의 관계를 설명하기 위한 도면이다. 도 4는 본 발명의 실시형태 1의 진폭 검출회로의 회로 구성을 설명하는 도면이다. 도 5는 본 발명의 실시형태 1의 진폭 검출회로의 다른 회로 구성을 설명하는 도면이다. 도 6은 본 발명의 실시형태 1의 LIA 회로의 다른 구성예를 나타낸 도면이다. 도 7은 본 발명의 실시형태 1의 동작을 설명하는 도면이다. 도 8은 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다. 도 9는 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다. 도 10은 본 발명의 실시형태 1의 광 수신기의 다른 구성예를 도시한 도면이다.

도 1에 나타낸 것과 같이, PON 시스템은, OLT(400)과 복수의 ONU(500A, 500B, 500C)가, 광 전송로에 의해 접속됨으로써 구성된다. 이들 복수의 ONU(500)에 의해, 각각 다른 전송속도의 광 버스트 신호가 시분할 다중되어 OLT(400)로 송신된다. 예를 들면, ONU 500A로부터의 광 버스트 신호의 전송속도가 10.3125Gbps이고, ONU 500B, 500C로부터의 광 버스트 신호의 전송속도가 1.25Gbps인 경우가 있지만, 이것에 한정되는 것은 아니다. 또한, ONU(500)의 대수도 3대에 한정되지 않는다.

OLT(400)은, 광 수신기(100)와, 데이터 재생회로(200)와, PON-LSI(300)를 구비하고, PON-LSI(300)은 제어회로(301)를 갖는다. ONU(500)로부터 OLT(400)의 방향으로 광 버스트 신호가 송신되면, OLT(400) 내부의 광 수신기(100)가 이 광 버스트 신호를 전기신호로 변환하는 동시에 그 전기신호를 증폭한다. 데이터 재생회로(200)는 광 수신기(100)에 의해 변환, 증폭된 신호가 입력되면, 그 입력된 신호에 동기해서 타이밍 성분인 클록과 데이터를 재생한다. PON-LSI(300)은, 재생된 데이터를 도 1에 도시하지 않은 예를 들면 서버 등의 상위측 장치에 출력한다. 이때, 도 1에서는 간략화를 위해 OLT(400) 내부에서는 광 수신기(100)만을 도시하고 있지만, 광 수신기(100) 이외에, 10.3125Gbps에서 동작하는 광 송신기와 1.25Gbps에서 동작하는 광 송신기를 구비하는 구성이어도 된다. 또한, 광 수신기(100)와 광 송신기를 구비한 구성으로 하는 것 대신에, 광 수신기(100) 및 광 송신기가 일체화된 광 송수신기를 구비하는 구성이어도 된다.

제어회로(301)는, 제어신호를 광 수신기(100)로 출력함으로써, 광 수신기(100)를 제어한다. 이 제어신호는 OLT(400)에 입력되는 광 버스트 신호의 전송속도에 대응한 2값의 신호로서, 예를 들면 전송속도가 1.25Gbps인 광 버스트 신호가 OLT(400)에 입력되는 경우에는 Low의 신호를 출력하고, 10.3125Gbps의 광 버스트 신호가 입력되는 경우에는 High의 신호를 출력한다. 이 제어신호는, 도 2에 나타낸 광 수신기(100) 내부의 프리앰프 회로(2)와 입력 절단 검출회로(50)에 출력되는데, 제어의 상세에 대해서는 후술한다. 이때, 제어신호는 1.25Gbps의 광 버스트 신호가 입력되는 경우에 High의 신호이고, 10.3125Gbps의 광 버스트 신호가 입력되는 경우에 Low의 신호이어도 된다.

제어회로(301)는, 각 ONU(500)로부터의 광 버스트 신호가 OLT(400)에 입력되기 전에, 각 ONU(500)로부터, 상향 데이터인 광 버스트 신호의 송신 개시 시각을 통지하기 위한 REPORT 신호를 각각 수신한다. 제어회로(301)는, 수신한 정보에 근거하여 스케줄링을 행하고, 각 ONU(500)의 송신 개시 시각을 지정하여 그 정보를 기록한 GATE 신호를 각 ONU(500)에 송신한다. GATE 신호를 수신한 각 ONU(500)은, OLT(400)에 의해 지정된 시각에 광 버스트 신호를 송신한다. 제어회로(301)은, 이와 같은 MPCP(Multi Point Control Protocol) 메시지의 교환에 의해, 각 ONU(500)로부터의 광 버스트 신호가 OLT(400)에 입력되기 전에 있어서, 어느쪽의 전송속도의 광 버스트 신호가 어느쪽의 시각에 입력될지를 파악하고 있다. 그 때문에, 제어회로(301)는, 1.25Gbps의 광 버스트 신호가 입력되는 시각에 제어신호(Low)를 출력하고, 10.3125Gbps의 광 버스트 신호가 입력되는 시각에 제어신호(High)를 출력 할 수 있다.

다음에, OLT(400) 내부의 광 수신기(100)의 상세 구성에 대해 설명한다. 도 2에 나타낸 것과 같이, 본 발명의 실시형태 1의 광 수신기(100)는, 수광 소자(1)와, 프리앰프 회로(2)와, LIA(Limiting Amplifier) 회로(3)와, 진폭 검출회로(4)와, 입력 절단 검출회로(50)와, 임계값회로(8)를 구비한다. 프리앰프 회로(2)는, TIA(Trans Impedance Amplifier) 회로(21)와, 단산 차동 변환회로(22)를 갖는다. 입력 절단 검출회로(50)는, 1G용 비교회로(5)와, 10G용 비교회로(6)와, 셀렉터(7)를 갖는다.

수광 소자(1)는, 복수의 ONU(500)로부터 송신된 다른 전송속도의 버스트 신호를 전류 신호로 변환한다. 수광 소자(1)는, 캐소드가 전원에, 애노드가 TIA 회로(21)의 입력단에 접속되고, 예를 들면, APD(Avalanche Photo Diode), PIN-PD 등에 의해 실현된다.

TIA 회로(21)는, 수광 소자(1)에 의해 변환된 전류 신호를 전압 신호로 변환하여 출력 신호로서 출력한다. 이 TIA 회로(21)의 변환 이득은, OLT(400)에 입력되는 광 버스트 신호의 전송속도에 따른 변환 이득이 되도록, 제어회로(301)에 의해 제어된다.

TIA 회로(21)에는, 1G용 귀환 저항 R1, 10G용 귀환 저항 R2가 병렬로 접속되어 있고, 제어회로(301)로부터의 제어신호에 의해, 10G용 귀환 저항 R2에 접속되는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(23)의 전환이 행해진다. 전환이 행해짐으로써, 1G용 귀환 저항 R1과 10G용 귀환 저항 R2로부터 결정되는 귀환 저항값이 변화하여, TIA 회로(21)의 변환 이득이 다른 값으로 된다.

단상 차동 변환회로(22)는, TIA 회로(21)가 출력하는 단상의 전압 신호를 정위상 신호 및 역상 신호로 변환한다. 정위상 신호 및 역상 신호를 함께 차동 신호로 부른다.

TIA 회로(21)와 단상 차동 변환회로(22)를 갖는 프리앰프 회로(2)의 출력 신호의 진폭은, 광 수신 신호 파워가 같은 경우에도 TIA 회로 2의 변환 이득이 제어됨으로써 변화한다. 그 때문에, 제어회로(301)는 제어신호에 의해, 프리앰프 회로(2)의 변환 이득을, OLT(400)에 입력된 광 버스트 신호의 전송속도에 따른 변환 이득으로 제어한다고 할 수 있다.

LIA 회로(3)는, 단상 차동 변환회로(22)로부터 출력된 진폭이 다른 차동 신호를 일정 진폭의 신호로 증폭해서 파형 정형하여, 주신호로서 출력한다. 이 주신호는, 도 1에 나타낸 데이터 재생회로(200)에 출력한다.

진폭 검출회로(4)는, 단상 차동 변환회로(22)로부터의 차동 신호, 즉 프리앰프 회로(2)로부터의 출력 신호가 입력되면 그 진폭을 검출한다. 진폭 검출회로(4)는, 검출한 진폭을 입력 절단 검출회로(50) 내부의 1G용 비교회로(5) 및 10G용 비교회로(6)에 출력한다.

임계값회로(8)에는, 각 ONU(500)로부터의 광 버스트 신호의 전송속도에 따른 복수의 임계값이 미리 설정되어 있다. 임계값회로(8)는, 그들 복수의 임계값 중 각 전송속도에 대응하는 임계값을 입력 절단 검출회로(50) 내부의 1G용 비교회로(5) 및 10G용 비교회로(6)에 임계값 신호로서 출력한다. 즉 임계값회로(8)는, 1G용 비교회로(5)에 대해서는, 1.25Gbps의 광 버스트 신호에 대응하는 1G용 임계값을 1G용 임계값 신호로서 출력하고, 10G용 비교회로(6)에 대해서는, 10.3125Gbps의 광 버스트 신호에 대응하는 10G용 임계값을 10G용 임계값 신호로서 출력한다. 이때, 이 임계값회로(8)는 광 수신기(100)의 외부, 예를 들면, PON-LSI(300)에 설치되는 구성으로 해도 된다.

1G용 비교회로(5)는, OLT(400)에 1.25Gbps의 광 버스트 신호가 입력된 경우에 있어서, 진폭 검출회로(4)로부터 입력되는 1.25Gbps의 광 버스트 신호에 대한 프리앰프 회로(2)의 출력 신호의 진폭과, 임계값회로(8)로부터 출력되는 1G용 임계값을 비교한다. 이 1G용 임계값은, 1.25Gbps의 광 버스트 신호에 대응해서 설정된 값이다. 1G용 비교회로(5)는, 진폭이 1G용 임계값보다 낮은 경우, 광 버스트 신호의 입력이 절단된 것을 검출하고, 그 입력 절단을 표시하는 1G용 입력 절단 신호를 출력한다. 1G용 비교회로는, 진폭이 1G용 임계값보다도 큰 경우에는 1G용 입력 절단 신호를 출력하지 않는다.

10G용 비교회로(6)는, OLT(400)에 10.3125Gbps의 광 버스트 신호가 입력된 경우에 있어서, 진폭 검출회로(4)로부터 입력되는 10.3125Gbps의 광 버스트 신호에 대한 프리앰프 회로(2)의 출력 신호의 진폭과, 임계값회로(8)로부터 출력되는 10G용 임계값을 비교한다. 이 10G용 임계값은, 10.3125Gbps의 광 버스트 신호에 대응해서 설정된 값으로서, 1G용 임계값보다도 낮은 값으로 설정되어 있다. 10G용 비교회로 5는, 진폭이 10G용 임계값보다도 낮은 경우, 광 버스트 신호의 입력이 절단된 것을 검출하고, 그 입력 절단을 표시하는 10G용 입력 절단 신호를 출력한다. 10G용 비교회로는, 진폭이 10G용 임계값보다도 큰 경우에는 10G용 입력 절단 신호를 출력하지 않는다.

이들 1G용 비교회로(5) 및 10G용 비교회로(6)는, 예를 들면 히스테리시스 콤퍼레이터 등에 의해 실현가능하다.

셀렉터(7)는, 입력된 광 버스트 신호의 전송속도에 따라, 1G용 비교회로(5)로부터의 1G용 입력 절단 신호 또는 10G용 비교회로(6)로부터의 10G용 입력 절단 신호 중 어느 한개를 선택한다. 즉 셀렉터는, 1.25Gbps의 버스트 신호가 OLT(400)에 입력된 경우에는 제어회로(301)로부터의 제어신호(Low)에 근거하여 1G용 입력 절단 신호를 선택하고, 10.3Gbps의 버스트 신호가 OLT(400)에 입력된 경우에는 제어신호(High)에 근거하여 10G용 입력 절단 신호를 선택하도록 제어된다. 셀렉터에 의해 선택된 입력 절단 신호는, PON-LSI(300)에 출력되어, OLT(400)은 입력 절단을 파악한다.

이와 같이, 1G용 비교회로(5)와, 10G용 비교회로(6)와, 셀렉터(7)를 갖는 입력 절단 검출회로(50)는, 진폭 검출회로(4)로부터 출력된 진폭과, 임계값회로(8)로부터 출력된 복수의 임계값 중 입력된 광 버스트 신호의 전송속도에 따른 임계값을 비교하여, 임계값 이하인 경우에는 입력 절단 신호를 출력하도록 제어회로(301)에 의해 제어된다. 이때, 입력 절단을 LOS(Loss Of Signal)로 표현해도 되고, 예를 들면 입력 절단 검출을 LOS 검출, 입력 절단 검출회로(50)를 LOS 검출회로(50), 입력 절단 신호를 LOS 신호와 같이 표현해도 된다.

여기에서, 1G용 임계값과 10G용 임계값의 관계에 대해 도 3을 사용하여 설명한다. 도 3은, 횡축이 광 입력 파워(dBm), 종축이 프리앰프 회로(2)의 출력 진폭(mVpp)이고, 파선은 1.25Gbps의 광 버스트 신호가 입력된 경우의 프리앰프 회로(2)의 입출력 특성을 나타내고, 실선은 10.3125Gbps의 광 버스트 신호가 입력된 경우의 프리앰프 회로(2)의 입출력 특성을 나타낸다.

도 3에 나타낸 것과 같이, 1.25Gbps와 10.3125Gbps의 광 버스트 신호의 광 수신기(100)에의 광 입력 파워가 a(dBm)로 동일할 경우, 프리앰프 회로(2)의 출력 진폭은, 1.25Gbps인 경우에는 b(mVpp), 10.3125Gbps인 경우에는 c(mVpp)가 되고, b>c이다. 이것은, 프리앰프 회로(2)의 변환 이득이, 10.3125Gbps보다도 1.25Gbps의 경우의 쪽이 높아지기 때문이다. 그 때문에, 1G용 임계값과 10G용 임계값은, 1G용 비교회로(5)와 10G용 비교회로(6)에서 다른 입력 절단 검출 결과가 되지 않도록 설정될 필요가 있다.

즉, 1G용 임계값 및 10G용 임계값은, 1.25Gbps의 출력 진폭 b가 1G용 임계값을 상회하는 경우에는 10.3125Gbps의 출력 진폭 c가 10G용 임계값을 상회하고, 1.25Gbps의 출력 진폭 b가 1G용 임계값을 밑도는 경우에는 10.3125Gbps의 출력 진폭 c가 10G용 임계값을 밑돌도록 설정되지 않으면 안된다. 그렇게 함으로써, 1G용 비교회로(5)에 있어서의 입력 절단 검출 결과와 10G용 비교회로(6)에 있어서의 입력 절단 검출 결과가 다른 결과로 되는 것을 방지하여, OLT(400)가 잘못되게 입력 절단을 파악하는 것을 방지할 수 있다. 예를 들면, 프리앰프 회로(2)의 이득대역 곱이 일정한 것을 고려하면, 10G용 임계값은, 1G용 임계값의 8분의 1 정도로 해도 된다. 이와 같은 1G용 임계값과 10G용 임계값은, 입력되는 광 버스트 신호의 전송속도가 1.25Gbps와 10.3125Gbps인 경우에 있어서, 프리앰프 회로(2)의 이득대역 곱을 고려한 적합한 임계값이 된다. 즉, 프리앰프 회로(2)에 있어서 적합한 이득에서 입력 신호를 변환할 수 있고, 더구나, 그와 같은 이득에서 변환된 신호에 대해 적합한 임계값에서 입력 절단 검출이 가능해진다.

진폭 검출회로(4)의 회로 구성에 대해 도 4를 사용하여 설명한다. 진폭 검출회로(4)는, 차동 쌍을 구성하는 트랜지스터 41, 42와, 정전류원(43)과, 커패시터(44)를 갖는다. Vcc은 전원 전압이고, Vinp은 단상 차동 변환회로(22)의 정위상 신호의 전압, Vinn은 단상 차동 변환회로(22)의 역상 신호의 전압이다. Vout는, 진폭 검출회로(4)의 출력 전압이다. 진폭 검출회로(4)에서는, 차동 신호의 입력 진폭이 증가하는데 비례해서 트랜지스터 41, 42의 공통 에미터 전압 Ve가 저하하기 때문에, 출력 전압 Vout를 계측함으로써 입력된 차동 신호의 진폭을 측정할 수 있다.

커패시터(44)는, 전송속도, 동일 부호 연속 길이, 및 입력 절단 발생 요구 타이밍에 따라 적합한 용량값이 선택되어, 진폭 검출회로(4)의 출력 전압 Vout의 시정수를 적정하게 결정한다. 또한, 커패시터(44)는 스위칭 노이즈 등의 잡음 내력을 높이는 효과를 가지기 때문에, 광 버스트 신호마다 입력되는 리셋 신호에 근거하여 커패시터(44)를 방전하는 외부 회로를 설치해도 된다. 그렇게 함으로써, 고잡음 내력 및 고속 입력 절단 발생 타이밍의 양립을 도모할 수 있다.

또한, 진폭 검출회로(4)는, 다이오드와 커패시터로 이루어진 피크 검파회로 등에 의해서도 실현할 수 있다. 이 경우에 있어서도, 입력되는 광 버스트 신호의 전송속도와 동일 부호 연속 길이에 따른 적합한 수속 시정수를 유지할 필요가 있다.

또한, 진폭 검출회로(4)는, 도 5에 나타낸 것과 같은 회로 구성이어도 된다. 진폭 검출회로(4)는, 차동 쌍을 구성하는 트랜지스터 41, 42 및 트랜지스터 45, 46과, 정전류원(43)과, 저항 47, 48을 갖는다. Vcc은 전원 전압이고, Vinp은 단상 차동 변환회로(22)의 정위상 신호의 전압, Vinn은 단상 차동 변환회로(22)의 역상 신호의 전압이다. Iout는, 진폭 검출 출력 전류이다. 도 5에 나타낸 회로에서는 동일한 저항값을 갖는 저항 47, 48에 의해 차동 입력 신호의 중점 전압을 트랜지스터 45, 46의 베이스로도 입력한다. 이에 따라, 입력 신호 진폭에 따라 Iout 단자로부터 트랜지스터 41, 42로 구성되는 차동 쌍에 흐르는 전류와 Vcc 단자로부터 트랜지스터 45, 46에 흐르는 전류의 비가 변화하기 때문에, 출력 전류 Iout를 계측함으로써 입력된 차동 신호의 진폭을 측정할 수 있다. 이때, 출력 전류 Iout를 전압 변환하기 위해서는, 예를 들면 TIA 회로(21)를 적용하고, TIA 회로(21)의 입력 단자를 Iout와 접속함으로써 도 5에 나타낸 회로의 출력 신호를 전압 신호로 변환할 수 있다. 또한, 저항 47, 48의 접속 부분과 GND 단자 사이에 커패시터를 삽입함으로써, 트랜지스터 45, 46의 베이스에 입력하는 차동 입력 신호의 중점 전압의 잡음 내력을 향상시킬 수 있기 때문에, 커패시터를 구비한 구성이어도 된다. 또한, 차동 입력 신호의 중점 전위를 인가하는 차동 쌍은 1쌍일 필요는 없고, 정전류원(43)과 출력 전류 Iout의 비를 변경하기 위해 복수쌍 준비해도 된다.

LIA 회로(3)의 변형예에 대해 설명한다. LIA 회로(3)는, 도 6에 나타낸 것과 같이, 차동 증폭회로(31)가 다단으로 된 구성이어도 된다. 이와 같은 구성의 경우, 진폭 검출회로(4)에 대해서도 다단 구성으로 되어 있고, 각 차동 증폭회로(31)의 출력인 차동 신호가 각각의 진폭 검출회로(4)에 입력된다. 각 진폭 검출회로(4)의 출력 전압은 가산회로(9)에 각각 출력되고, 가산회로(9)는 입력된 출력 전압을 가산해서 진폭을 산출하여, 1G용 입력 절단 검출회로(5) 및 10G용 입력 절단 검출회로(6)에 출력한다. 이와 같이, LIA 회로(3)를, 차동 증폭회로(31)가 다단으로 된 구성으로 함으로써, 입력 진폭에 대한 분해능의 향상을 도모할 수 있다. 이때, 진폭 검출회로(4)로서 도 5에 나타낸 것과 같은 회로 구성을 사용한 경우, 가산회로(9)는 전류 가산한 후에, 예를 들면 TIA 회로(21) 등을 적용함으로써 전류-전압 변환을 행하여, 입력 절단 검출회로(50)에 입력하는 구성으로 해도 된다.

도 7을 사용해서 본 발명에 있어서의 입력 절단 검출의 동작을 설명한다. 단, 여기에서는 ONU(500)로부터 입력되는 광 버스트 신호의 전송속도는 1.25Gbps 또는 10.3125Gbps 중 어느 한 개로 한다. ONU(500)로부터 광 버스트 신호가 입력되면, 수광 소자(1)가 그 광 버스트 신호를 전류 신호로 변환한다(스텝 S1).

입력된 광 버스트 신호가 1.25Gbps인 경우(스텝 S2-Yes), 프리앰프 회로(2)는, 1G용의 이득에서, 입력된 전류 신호를 전압 신호로 변환한다(스텝 S3). 프리앰프 회로(2)의 변환 이득은, 1.25Gbps의 광 버스트 신호가 입력되는 것을 미리 파악하고 있는 제어회로(301)의 제어신호에 의해 제어된다. 더욱 구체적으로는, Low의 신호인 제어신호에 의해 MOSFET(23)가 전환되어, 10G용 귀환 저항 R2로 전류가 흐르지 않도록 제어된다. 그 경우, TIA 회로(21)의 변환 이득은 1G용 귀환 저항 R1에 의해 결정되므로, 그 결과, 프리앰프 회로(2)의 변환 이득은 1G용의 변환 이득이 된다.

입력된 광 버스트 신호가 10.3125Gbps인 경우(스텝 S2-No), 프리앰프 회로(2)는, 10G용의 이득에서, 입력된 전류 신호를 전압 신호로 변환한다(스텝 S4). 이 경우, 제어회로(301)는, High의 신호인 제어신호를 출력해서 MOSFET(23)을 전환하여, 10G용 귀환 저항 R2에 전류가 흐르도록 제어한다. 그렇게 하면, TIA 회로(21)의 변환 이득은 1G용 귀환 저항 R1 및 10G용 귀환 저항 R2의 합성 저항에 의해 결정되게 되고, 이 합성 저항은 1G용 귀환 저항 R1보다도 작은 값이 되므로, TIA 회로(21)의 변환 이득은, 1.25Gbps의 버스트 신호가 입력되는 경우보다도 작아진다. 즉, 입력되는 버스트 신호가 고속인 경우, TIA 회로(21)의 이득대역 곱은 일정하기 때문에, TIA 회로(21)는 변환 이득을 작게 하도록 제어된다. 이와 같이, TIA 회로(21)의 변환 이득은, 제어신호에 근거하여, OLT(400)에 입력된 버스트 신호의 전송속도에 따른 값이 된다.

단상 차동 변환회로(22)는, 프리앰프 회로(2)에 의해 변환된 단상의 전압 신호는, 차동 신호로 변환된다(스텝 S5).

진폭 검출회로(4)는, 단상 차동 변환회로(22)로부터 출력된 차동 신호로부터 진폭을 검출하고(스텝 S6), 1G용 비교회로(5) 및 10G용 비교회로(6)에 출력한다.

1G용 비교회로(5)는, 진폭 검출회로(4)로부터 출력된 진폭과, 임계값회로(8)로부터 출력된 1G용의 임계값을 비교하여, 진폭 검출회로(4)에서 검출된 진폭이 1G용의 임계값보다도 낮은 경우에는, 1G용 입력 절단 신호를 셀렉터(7)에 출력한다.

10G용 비교회로 5는, 진폭 검출회로(4)로부터 출력된 진폭과, 임계값회로(8)로부터 출력된 10G용의 임계값을 비교하여, 진폭 검출회로(4)에서 검출된 진폭이 10G용의 임계값보다도 낮은 경우에는, 10G용 입력 절단 신호를 셀렉터(7)에 출력한다(스텝 S7). 이와 같이, 각 비교회로 5, 6은 각각의 전송속도에 대응하는 임계값과 진폭를 비교하므로, 잘못하여 입력 절단 신호를 출력하는 것을 방지할 수 있다.

셀렉터(7)는, 입력되는 1G용 입력 절단 신호 또는 10G용 입력 절단 신호 중, 제어회로(301)로부터의 제어신호에 근거하여, 입력된 광 버스트 신호의 전송속도에 따른 어느 한쪽을 선택한다. 입력된 광 버스트 신호가 1.25Gbps인 경우(스텝 S8-Yes), 셀렉터(7)는 1G용 입력 절단 신호를 선택하여, 광 수신기(100)로부터의 입력 절단 신호로서 PON-LSI(300)에 출력한다(스텝 S9).

한편, 셀렉터(7)는, 입력된 광 버스트 신호가 10.3125Gbps인 경우(스텝 S8-No), 10G용 입력 절단 신호를 선택하여, 광 수신기(100)로부터의 입력 절단 신호로서 PON-LSI(300)에 출력한다(스텝 S10).

이상과 같이, 본 발명의 실시형태 1에 따르면, 제어회로(301)는, OLT(400)에 입력되는 광 버스트 신호의 전송속도에 따른 변환 이득이 되도록 프리앰프 회로(2)를 제어하는 동시에, 입력되는 광 버스트 신호의 전송속도에 따른 임계값에 근거한 입력 절단 신호를 출력하도록 입력 절단 검출회로(50)를 제어하므로, 광 수신기(100)로부터 적정하게 입력 절단 신호를 출력할 수 있다. 그 때문에, OLT(400)은, 각 광 버스트 신호의 전송속도에 따라 정확하게 입력 절단 검출을 행할 수 있다.

이때, 본 실시형태에서는, 입력 절단 검출회로(50)는 1G용 비교회로(5)와 10G용 비교회로(6)의 2개의 회로를 갖는 구성으로 하여 설명했지만, 이것에 한정되는 것은 아니고, 예를 들면, 도 8, 도 9에 나타낸 것과 같이 비교회로 8이 1개인 구성이어도 된다.

도 8에 나타낸 구성의 경우, 입력 절단 검출회로(50)는, 비교회로(10)와, 셀렉터(7)를 갖는다. 셀렉터(7)에는, 임계값회로(8)로부터 1G용 임계값 및 10G용 임계값이 출력된다. 셀렉터(7)는, 제어회로(301)로부터의 제어신호에 근거하여, 임계값회로(8)로부터 출력되는 임계값 중 입력된 광 버스트 신호의 전송속도에 따른 임계값을 선택하도록 제어된다. 예를 들면, 1.25G의 광 버스트 신호가 입력된 경우에는, 셀렉터(7)는 제어신호(Low)에 의해 1G용 임계값을 선택하고, 10.3125Gbps의 광 버스트 신호가 입력된 경우에는, 셀렉터(7)는, 제어신호(High)의 값에 따라 10G용 임계값을 선택한다. 비교회로 8은, 셀렉터(7)에서 선택된 임계값과 프리앰프 회로(2)의 출력 신호의 진폭을 비교하여, 선택된 임계값보다도 진폭이 낮으면 입력 절단 신호를 출력한다. 비교회로(10)로부터 출력되는 입력 절단 신호가, 입력 절단 검출회로(50)로부터의 출력이 되어, PON-LSI(300)에 출력된다.

도 9에 나타낸 구성의 경우, 입력 절단 검출회로(50)는, 비교회로(10)와, 임계값 기억부(11)를 갖는다. 임계값 기억부(11)에는, 1G용 임계값 및 10G용 임계값이 미리 기억되어 있다. 비교회로(10)는, 제어회로(301)로부터 제어신호가 입력되면, 입력된 광 버스트 신호의 전송속도에 따른 임계값을 임계값 기억부(11)로부터 선택하도록 제어된다. 예를 들면, 1.25G의 광 버스트 신호가 입력된 경우, 비교회로(10)는, 제어신호(Low)의 값에 따라 임계값 기억부(11)로부터 1G용 임계값을 추출하여, 진폭 검출회로(4)에서 검출된 진폭과 비교한다. 진폭이 임계값보다도 낮으면 입력 절단 신호를 출력한다. 10.3125G의 광 버스트 신호가 입력된 경우, 비교회로(10)는, 제어신호(High)의 값에 따라 임계값 기억부(11)로부터 10G용 임계값을 추출하여, 진폭 검출회로(4)에서 검출된 진폭과 비교한다. 진폭이 임계값보다도 낮으면 입력 절단 신호를 출력한다. 비교회로(10)로부터 출력되는 입력 절단 신호가, 입력 절단 검출회로(50)로부터의 출력이 되어, PON-LSI(300)에 출력된다.

또한, 본 실시형태에서는, OLT(400)에 입력되는 광 버스트 신호의 전송속도가 1.25Gbps와 10.3125Gbps로 하여 설명했지만, 이것에 한정되는 것은 아니고, 3종 이상인 복수의 다른 전송속도의 광 버스트 신호가 OLT(400)에 입력되어도 된다. 이 경우, 제어회로(301)로부터 출력되는 제어신호는 2값이 아니고 다치의 신호로 하고, 각 값과 전송속도는 대응한다.

예를 들면, 입력되는 버스트 신호가 1.25Gbps, 2.5Gbps, 10.3125Gbps의 3 종류인 경우, 도 10에 나타낸 것과 같이, 프리앰프 회로 3에는 귀환 저항 R1, R2 이외에 R3이 병렬접속되어 있고, 제어신호에 의해 귀환 저항 R2, R3에 접속되는 MOSFET 23, 24를 각각 전환하는 것에 의해, 광 버스트 신호의 전송속도에 따른 이득의 전환을 행한다. 예를 들면, 1.25Gbps인 경우에는 귀환 저항 R1에만 전류가 흐르도록 MOSFET 23, 24를 제어하고, 2.5Gbps인 경우에는 귀환 저항 R1, R2에 흐르도록, 10.3125Gbps인 경우에는 귀환 저항 R1, R2, R3의 전체에 전류가 흐르도록 MOSFET 23, 24를 제어하면 된다.

입력 절단 검출회로(50)는, 1G용 비교회로(5), 10G용 비교회로(6) 이외에, 2.5G용 비교회로(12)를 구비한다. 2.5G용 비교회로(12)는, 임계값회로(8)로부터 2.5G용 임계값이 입력되어, 진폭 검출회로(4)에서 검출된 진폭과 비교한다. 진폭이 2.5G용 임계값보다도 낮으면, 2.5G용 입력 절단 신호를 출력한다. 2.5Gbps의 전송속도의 광 버스트 신호가 OLT(400)에 입력된 경우, 셀렉터(7)는, 제어회로(301)로부터의 제어신호에 근거하여, 입력되는 1G용 입력 절단 신호, 10G용 입력 절단 신호, 2.5G용 입력 절단 신호로부터, 2.5G용 입력 절단 신호를 선택한다.

이때, 입력되는 광 버스트 신호가 3종 이상의 복수 종류이어도, 입력 절단 검출회로(50)는 도 8, 도 9에 나타낸 구성이어도 된다. 도 8에 나타낸 구성의 경우, 셀렉터(7)에는 임계값회로(8)로부터 3종 이상의 복수의 임계값이 입력된다. 도 9에 나타낸 구성의 경우, 임계값 기억부(11)에는, 각 전송속도에 따른 3종 이상의 복수의 임계값이 기억된다.

이때, 제어신호를 출력하는 것은 반드시 광 수신기(100) 외부의 제어회로(301)에 한정되지 않아도 된다. 예를 들면, 광 수신기(100)의 내부에 제어회로를 설치해도 된다. 수신기(100) 내부에 제어회로를 설치하는 경우, 이 제어회로는, 입력된 광 버스트 신호로부터 전송속도를 판정하고, 그 판정한 전송속도에 근거하여 제어신호를 출력하고, 프리앰프 회로(2)의 변환 이득 및 입력 절단 검출회로(50)로부터 출력되는 입력 절단 신호의 선택을 제어한다.

1 수광 소자
2 프리앰프 회로
21 TIA 회로
22 단상 차동 변환회로
23 MOSFET
24 MOSFET
3 LIA 회로
31 차동 증폭회로
4 진폭 검출회로
41, 42, 45, 46 트랜지스터
43 정전류원
44 커패시터
47, 48 저항
5 10G용 비교회로
6 1G용 비교회로
7 셀렉터
8 임계값회로
9 가산회로
10 비교회로
11 임계값 기억부
12 2.5G용 비교회로
50 입력 절단회로
100 광 수신기
200 데이터 재생회로
300 PON-LSI
301 제어회로
400 OLT
500A∼500C ONU

Claims

광 전송로를 거쳐 복수의 자국측 장치로부터 다른 전송속도의 광 버스트 신호가 입력되는 친국측 장치로서,
입력된 상기 광 버스트 신호를 전류 신호로 변환하는 수광 소자와,
상기 전류 신호를 전압 신호로 변환하는 프리앰프 회로와,
상기 프리앰프 회로에서 변환된 전압 신호의 진폭을 검출하는 진폭 검출회로와,
상기 광 버스트 신호의 각 전송속도에 따른 복수의 임계값이 미리 설정된 임계값회로와,
상기 임계값회로로부터 출력된 복수의 임계값 중 적어도 1개의 임계값과 상기 진폭 검출회로에서 검출된 진폭을 비교하여, 그 진폭이 상기 임계값보다도 낮으면 상기 광 버스트 신호의 입력의 절단을 표시하는 입력 절단 신호를 출력하는 입력 절단 검출회로와,
상기 프리앰프 회로의 변환 이득을, 입력된 상기 광 버스트 신호의 전송속도에 따른 변환 이득으로 되도록 제어하는 동시에, 상기 입력 절단 검출회로로부터 출력되는 입력 절단 신호를, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 선택하도록 제어하는 제어회로를 구비한 것을 특징으로 하는 친국측 장치.
제 1항에 있어서,
상기 입력 절단 검출회로는,
상기 임계값회로로부터 출력된 복수의 임계값마다 상기 진폭를 비교해서 각각 입력 절단 신호를 출력하는 복수의 비교회로와,
상기 비교회로로부터 각각 출력된 복수의 입력 절단 신호 중에서 어느 한개 1개를 선택하는 셀렉터를 구비하고,
상기 제어회로는, 상기 셀렉터가, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 입력 절단 신호를 선택하도록 제어하는 것을 특징으로 하는 친국측 장치.
제 1항에 있어서,
상기 입력 절단 검출회로는,
상기 임계값회로로부터 출력된 복수의 임계값 중에서 어느 1개를 선택하는 셀렉터와,
상기 셀렉터에서 선택된 임계값과 상기 진폭를 비교하는 비교회로를 구비하고,
상기 제어회로는, 상기 셀렉터가, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값을 선택하도록 제어하는 것을 특징으로 하는 친국측 장치.
광 전송로를 거쳐 복수의 자국측 장치로부터 다른 전송속도의 광 버스트 신호가 입력되는 친국측 장치로서,
상기 입력된 광 버스트 신호를 전류 신호로 변환하는 수광 소자와,
상기 전류 신호를 전압 신호로 변환하는 프리앰프 회로와,
상기 프리앰프 회로에서 변환된 전압 신호의 진폭을 검출하는 진폭 검출회로와,
상기 광 버스트 신호의 전송속도에 따른 복수의 임계값이 미리 설정되고, 그들 임계값 중에서 어느 한개의 임계값과 상기 진폭 검출회로에서 검출된 진폭을 비교하여, 그 진폭이 상기 임계값보다도 낮으면 상기 광 버스트 신호의 입력의 절단을 표시하는 입력 절단 신호를 출력하는 입력 절단 검출회로와,
상기 프리앰프 회로의 변환 이득을, 상기 입력된 광 버스트 신호의 전송속도에 따른 변환 이득으로 되도록 제어하는 동시에, 상기 입력 절단 검출회로로부터 출력되는 입력 절단 신호를, 입력된 상기 광 버스트 신호의 전송속도에 따른 임계값에 근거하여 선택하도록 제어하는 제어회로를 구비한 것을 특징으로 하는 친국측 장치.