KR20140041220A - Leadframe and semiconductor package thereof - Google Patents

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Abstract

The present invention relates to a lead frame and a semiconductor package using the same. Provided are a lead frame and a semiconductor package including the same, wherein the lead frame comprises a thin coating layer in which a Pd-Au alloy plating layer and a Pd plating layer are laminated on an original material layer of the lead frame and the whole surface or a part of the original material layer of the lead frame. To maintain Pd thin plating of a wire connection part in a lead frame having a wire of precious metals such as Au and Ag, a Pd-Au alloy plating layer is formed on a Cu surface of the connection part of the lead frame, and a Pd plating layer is formed on the upper surface of the alloy plating layer. As the plating thickness of Pd is decreased, manufacturing costs are reduced. At the same time, the radical diffusion and oxidation of Cu due to heating in the process of bonding a wire can be prevented, and the reliability of the semiconductor package is improved.

Description

리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법{Leadframe and semiconductor package thereof}Lead frame, semiconductor package using same and manufacturing method thereof

본 발명은 리드프레임, 이를 이용한 반도체 패키지에 관한 것이다.The present invention relates to a lead frame, a semiconductor package using the same.

반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.Semiconductor packaging refers to a process in which individual chips made by a wafer process are electrically connected so that they can be used as actual electronic components, and sealed and packaged to protect against external impact.

보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판(PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.Typically, a single wafer is made of dozens or even hundreds of chips printed with the same electrical circuit. These individual chips cannot, by themselves, serve as electronic components. Therefore, it is necessary to make an electric cable connected to the outside in order to receive the electrical signal from the outside to deliver the electrical signal running inside the chip. In addition, chips contain very fine circuitry, which can be easily damaged by moisture, dust and external shocks. After all, the chip itself formed on the wafer surface is not a complete product until it is mounted on a printed circuit board (PCB) as an electronic component. Therefore, the packaging process is to finalize the chip to make electrical connections to the chip on the wafer and seal the packaging to withstand external shocks so that the chip can serve as a complete individual electronic device.

또한, 반도체 패키지 제조에 있어 리드프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 아울러 반도체 패키지의 구조물로서의 역할도 수행한다. In addition, in manufacturing a semiconductor package, the lead frame plays an important role in supplying input / output means for chip mounting and signal transmission, and also serves as a structure of the semiconductor package.

종래 반도체 패키징용 리드프레임은 반도체 칩과 인쇄회로 기판 등의 전기 신호를 연결하며, 반도체 패키지 구조물로서의 역할을 한다. 전기 신호를 외부와 주고 받기 위해서 약 20um 지름의 금선을 이용하여 반도체 칩과 리드프레임을 연결하는 공정을 처리하는데, 이를 와이어 본딩이라 한다. 와이어 본딩 시 이종 금속간의 용접에 의한 접합이 잘 이루어지도록 리드프레임의 전면 혹은 일부 면에 은, 니켈, 팔라듐 및 금을 도금하여 준다. 이 때 이종 금속간 접합이 잘 되도록 약 200℃ 내외의 온도를 가열하여 준다.Conventional semiconductor packaging leadframes connect electrical signals, such as semiconductor chips and printed circuit boards, and serve as semiconductor package structures. In order to exchange electrical signals with the outside, a process of connecting a semiconductor chip and a lead frame using a gold wire having a diameter of about 20 μm is called wire bonding. Silver, nickel, palladium, and gold are plated on the front or part of the lead frame so that the bonding between different metals is performed well during wire bonding. At this time, a temperature of about 200 ° C. is heated to facilitate the joining between dissimilar metals.

그러나 최근 와이어 본딩에 사용되는 금의 경제적 이유로 금을 대체하기 위해 가격이 저렴한 구리와이어(Cu wire)가 사용되고 있으며, 접합부 표면층 또한 금(金)도금을 행하고 있다. 금은 귀금속이므로 제조비용의 상당한 부분을 차지하고 있으므로, 이를 해소하기 위해 상대적으로 저렴한 팔라듐 도금 층을 삽입하는 등 여러 가지 방법을 통해 제조비용의 절감을 꾀하고 있으나, 팔라듐 역시 제조 비용의 상승에 큰 영향을 주며 특히 와이어 본딩 품질에 나쁜 영향을 주는 것으로 알려져 있다. 박막 두께의귀금속 사용에 따른 제조 비용 상승, 동선 작업 온도 상승으로 구리 소재의 리드프레임 표면 산화에 의한 반도체 패키지의 신뢰성 저하 문제를 동반한다.However, inexpensive Cu wire is being used to replace gold for economic reasons of gold used for wire bonding, and the joint surface layer is also gold plated. Since gold is a precious metal, it accounts for a significant portion of the manufacturing cost. However, in order to solve this problem, various methods are used to reduce manufacturing costs, such as inserting relatively inexpensive palladium plating layers. It is known to adversely affect the wire bonding quality. Increasing the manufacturing cost and copper wire temperature increases due to the use of thin metal noble metals.

한국공개특허공보 제10-2008-0030413호Korean Laid-Open Patent Publication No. 10-2008-0030413

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, Au, Ag등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 데 있다.The present invention has been made in order to solve the above-described problems, in the lead frame applying a precious metal wire such as Au, Ag, etc., in order to maintain the palladium thin film plating at the junction of the wire, the copper material surface of the junction of the lead frame A palladium-gold alloy plating layer is formed, and a palladium plating layer is formed on the upper surface of the alloy plating layer to reduce the plating thickness of palladium, thereby reducing manufacturing costs, and rapidly diffusing and oxidizing copper, which is a lead frame material, by heating during wire bonding. To provide a semiconductor package that can increase the reliability by preventing.

상술한 과제를 해결하기 위한 수단으로서, 본 발명은 리드프레임 원소재층; 상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 적층되는 구조로 형성되는 박막도금층;을 포함하는 리드프레임을 제공할 수 있도록 한다.As a means for solving the above problems, the present invention is a lead frame raw material layer; It is possible to provide a lead frame including a thin film plating layer formed on a front surface or a partial surface of the lead frame raw material layer, in which a Pd-Au alloy plating layer and a Pd plating layer are laminated.

이 경우, 상술한 본 발명에 따른 상기 박막도금층은, Pd-Au 합금 도금층의 상면에 Pd 도금층이 순차로 배치되는 구조로 구현될 수 있으며, 특히 상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터의 두께, 상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께로 형성됨이 바람직하다.In this case, the above-described thin film plating layer according to the present invention may be implemented in a structure in which the Pd plating layer is sequentially disposed on the upper surface of the Pd-Au alloy plating layer, in particular, the Pd-Au alloy plating layer, 0.005 to 0.02 micrometers In the thickness, the Pd plating layer is preferably formed to a thickness of 0.005 ~ 0.2 micrometers.

또한, 본 발명의 리드프레임은 상기 리드프레임 원소재층은 Cu를 포함하여 형성할 수 있다.In addition, in the lead frame of the present invention, the lead frame material layer may include Cu.

본 발명에 따른 반도체 패키지는, 반도체칩;과 상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임; 상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어; 상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되, 상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 순차로 적층되는 구조로 구현할 수 있다.A semiconductor package according to the present invention includes a semiconductor chip; and a lead frame including a die pad unit and a wire bonding unit on which the semiconductor chip is mounted; A bonding wire connecting the semiconductor chip and the wire bonding unit; A molding part molding the semiconductor chip; It includes, but may be implemented in a structure in which the Pd-Au alloy plating layer and the Pd plating layer sequentially stacked on the entire surface or a partial surface of the lead frame raw material layer.

이 경우, 상기 반도체 패키지에서의 상기 박막도금층은, 상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터, 상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께로 형성할 수 있다.In this case, the thin film plating layer in the semiconductor package, the Pd-Au alloy plating layer, 0.005 to 0.02 micrometers, the Pd plating layer may be formed to a thickness of 0.005 ~ 0.2 micrometers.

아울러, 본 발명의 반도체 패키지에서 상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성할 수 있다. 이 경우 상기 리드프레임 원소재층은, Cu를 포함하여 형성할 수 있다. 또한, 상기 본딩와이어는, Cu를 포함하여 형성될 수 있다.In the semiconductor package of the present invention, when the thin film plating layer is formed on a part of the lead frame raw material layer, the thin film plating layer may be formed on the wire bonding portion of the lead frame. In this case, the lead frame raw material layer may be formed including Cu. In addition, the bonding wire may be formed including Cu.

본 발명에 따르면, Au, Ag 등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 반도체 패키지의 신뢰성을 높일 수 있는 효과가 있다.According to the present invention, in the lead frame to which a precious metal wire such as Au, Ag, etc., a palladium-gold alloy plated layer is formed on the copper material surface of the junction portion of the lead frame in order to maintain the palladium thin film plating at the junction portion of the wire, A palladium plating layer is formed on the upper surface of the alloy plating layer, thereby lowering the plating thickness of palladium, thereby reducing manufacturing costs, and increasing semiconductor package reliability by preventing sudden diffusion and oxidation of copper, which is a lead frame material, by heating during wire bonding. It can be effective.

또한, 귀금속인 Au, Ag 로 구성되는 귀금속 도금층을 제거하고, 박막 도금을 가능하게 함으로써, 원가절감의 효과를 구현할 수 있으며, 팔라듐 도금층으로 인해 와이어를 Cu 와이어로 대체할 수 있어 제조비용을 더욱 절감할 수 있다.In addition, by removing the precious metal plating layer composed of precious metals Au and Ag and enabling thin film plating, cost savings can be realized, and the palladium plating layer can replace the wires with Cu wires, further reducing manufacturing costs. can do.

도 1은 종래의 리드프레임의 와이어 본딩 부위에 도금 공정을 진행하는 순서도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.1 is a flowchart illustrating a plating process on a wire bonding portion of a conventional lead frame.
2 is a cross-sectional view showing a lead frame according to an embodiment of the present invention.
3 is a cross-sectional view of a semiconductor package manufactured using a lead frame according to an embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a lead frame according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is to be understood that the contents described herein are only exemplary embodiments of the present invention, and that various equivalents and modifications may be substituted for them at the time of the present application. In addition, in describing the operating principle of the preferred embodiment of the present invention in detail, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The following terms are defined in consideration of the functions of the present invention, and the meaning of each term should be interpreted based on the contents throughout this specification. The same reference numerals are used for portions having similar functions and functions throughout the drawings.

도 2는 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다. 2 is a cross-sectional view showing a lead frame according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 리드프레임(100)은 리드프레임 원소재층(110) 및 리드프레임 원소재층(110)의 전(全)면 또는 일부에 형성되는 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)이 적층되는 구조로 형성되는 박막도금층(130)을 포함하여 구성된다.2, the lead frame 100 according to the present invention is a Pd-Au alloy plating layer formed on the entire surface or part of the lead frame raw material layer 110 and the lead frame raw material layer 110 ( 130A) and the Pd plating layer 130B are configured to include a thin film plating layer 130 formed in a stacked structure.

특히, 본 발명은 따라서 본 기술 발명은 리드프레임에 금, 은, 구리 등 다양한 금속선을 적용할 경우 금속선과 접합할 부위에 Pd 도금을 실시하되, Pd 층과 구리층 사이에 Pd-Au 합금 도금 층을 형성함으로써 하지의 구리층의 산화를 방지하여 구리선 와이어 본딩이 가능하게 하여 반도체 패키지 신뢰성을 유지하면서, 기존의 귀금속 도금 층을 제거 및 Pd 박막 도금을 가능하게 함으로써 경제적인 효과를 구현할 수 있도록 하는 것을 요지로 한다.In particular, the present invention according to the present invention, when applying a variety of metal wires, such as gold, silver, copper to the lead frame, but the Pd plating to the portion to be bonded to the metal wire, Pd-Au alloy plating layer between the Pd layer and the copper layer It is possible to prevent the oxidation of the underlying copper layer to bond the copper wire, thereby maintaining the semiconductor package reliability, and to remove the existing noble metal plating layer and enable the Pd thin film plating to realize economic effects. Make a point.

이를 위해, 본 발명에 따른 상기 박막도금층(130)은, Pd-Au 합금 도금층(130A)의 상면에 Pd 도금층(130B)이 순차로 배치되는 구조로 형성되며, 이 경우 상기 Pd-Au 합금 도금층(130A)은, 0.005 내지 0.02 마이크로미터의 두께로, 상기 Pd 도금층(130B)은, 0.005~0.2 마이크로미터의 두께로 구현됨이 바람직하다.To this end, the thin film plating layer 130 according to the present invention is formed in a structure in which the Pd plating layer 130B is sequentially disposed on the upper surface of the Pd-Au alloy plating layer 130A, in this case the Pd-Au alloy plating layer ( 130A), the thickness of 0.005 to 0.02 micrometers, the Pd plating layer 130B is preferably implemented in a thickness of 0.005 ~ 0.2 micrometers.

Pd-Au 합금 도금층(130A)의 두께가 0.005마이크로미터 미만인 경우, 리드프레임 원소재층(110)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 이에 따라 리드프레임(100)의 표면에 산화가 발생하게 되고 결과적으로 와이어본딩과 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd를 포함하여 형성된 박막도금층(130)의 두께는 0.005 내지 0.2 마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(130)의 도금 두께를 낮춤으로써 귀금속(Pd, Au) 사용량을 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다. 아울러 Ni도금 또는 Au도금을 필요로 하지 않아, 제조원가를 더욱 절감할 수 있는 효과를 갖게 된다.When the thickness of the Pd-Au alloy plating layer 130A is less than 0.005 micrometers, oxidation of Cu generally used in the leadframe raw material layer 110 may not be prevented, and thus the surface of the leadframe 100 may be prevented. Oxidation will occur, resulting in reduced wirebonding and package reliability. Therefore, in consideration of the antioxidant effect and economical efficiency, the thickness of the thin film plating layer 130 formed of Pd is preferably formed within the range of 0.005 to 0.2 micrometers. As a result, the amount of precious metals (Pd and Au) can be reduced by lowering the plating thickness of the thin film plating layer 130, thereby reducing the manufacturing cost. In addition, since Ni plating or Au plating is not required, the manufacturing cost can be further reduced.

본 발명의 Pd-Au 합금 도금층(130)은, 예컨대 주성분인 Pd-Au 금속 및 안정적인 도금을 위해 전도염 및 기타 첨가제를 넣은 도금욕에 넣고, 리드프레임 원소재층(110)을 이 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd-Au 합금액의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5ASD로 10~50초간 전류를 가하여 줌으로써 Pd-Au 합금 도금층(130)을 형성할 수 있다. 이때 형성되는 Pd-Au 합금 도금층(130)의 두께는 0.005 내지 0.2 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 Pd-Au 합금 도금층(130)을 형성할 수 있다고 할 것이다.The Pd-Au alloy plating layer 130 of the present invention is placed in a plating bath containing conductive salt and other additives, for example, Pd-Au metal as a main component and stable plating, and the lead frame material layer 110 is added to the plating bath. It can be formed by applying a current in a partially or fully immersed state. In this case, the concentration of the Pd-Au alloy liquid is preferably 1.5 to 5.0 g / l, and the Pd-Au alloy plating layer 130 may be formed by applying a current for 10 to 50 seconds at 0.5 to 5 ASD. The thickness of the Pd-Au alloy plating layer 130 formed at this time is formed in the range of 0.005 to 0.2 micrometer, it can be adjusted by adjusting the current or plating time. However, the above-described method is just one example, and it may be said that the Pd-Au alloy plating layer 130 of the present invention may be formed by any method that is currently developed and commercialized or may be implemented according to future technology development.

한편 Pd-Au 합금 도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, Pd-Au 합금 도금층(130)이 형성된 부분은 리드프레임(100)의 와이어본딩부 패턴상에 형성되는 것이 바람직하다. 여기서 와이어본딩부 패턴은, 리드프레임 원소재층(110)상에 형성되고, 차후 반도체 패키징 공정 수행시 반도체칩과 리드프레임을 전기적으로 접속시켜주는 본딩와이어가 연결되는 부분을 지칭한다.Meanwhile, when the Pd-Au alloy plating layer 130 is formed only on a part of the leadframe raw material layer 110, the portion where the Pd-Au alloy plating layer 130 is formed is formed on the wire bonding part pattern of the leadframe 100. It is preferable. Here, the wire bonding part pattern refers to a portion formed on the lead frame raw material layer 110 and connected to a bonding wire that electrically connects the semiconductor chip and the lead frame during a subsequent semiconductor packaging process.

한편 리드프레임 원소재층(110)은 리드프레임의 몸체를 형성하며, Cu 또는 Cu를 포함한 합금층으로 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.Meanwhile, the lead frame raw material layer 110 forms a body of the lead frame, and is preferably formed of an alloy layer including Cu or Cu, but is not limited thereto.

본 실시예에 따른 리드프레임은, 반도체 패키지 제조시 수행되는 와이어 본딩 과정에서 가해지는 고온으로부터 리드프레임 원소재층(예컨대 Cu)의 산화를 억제함으로써 계면박리(delamination) 현상을 줄일 수 있게 되어, 결과적으로 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
The lead frame according to the present embodiment can reduce the delamination phenomenon by inhibiting oxidation of the lead frame raw material layer (for example, Cu) from the high temperature applied during the wire bonding process performed during the manufacture of the semiconductor package. As a result, the reliability of the semiconductor package can be improved.

도 3은 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.3 is a cross-sectional view of a semiconductor package manufactured using a lead frame according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 리드프레임(100)은 다이패드부(14) 및 리드(13)를 포함하여 형성된다. 그리고 본 발명의 실시예에 따른 반도체 패키지(200)는 다이패드(14), 다이패드(14)상에 실장된 반도체칩(21), 내부리드(12, Inner lead)와 외부리드(11, Outer lead)가 구비된 리드(Lead, 13), 반도체칩(21)과 내부리드(12, Inner lead)를 연결하여 전기적 신호를 전달할 수 있도록 하는 본딩와이어(23), 내부리드(12, Inner lead)가 연장되어 형성되고, 외부회로와 전기적 신호를 전달할 수 있도록 하는 외부리드(11, Outer lead), 반도체칩(21) 및 본딩와이어(23, bonding wire)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 하는 몰딩부(25)를 포함하여 구성될 수 있다. 여기서 몰딩부(25)는 주로 에폭시(epoxy) 수지가 포함된 몰딩수지를 경화하여 형성되나, 이에 한정되지는 않는다. 2 and 3, the lead frame 100 according to the embodiment of the present invention includes a die pad part 14 and a lead 13. The semiconductor package 200 according to the embodiment of the present invention includes a die pad 14, a semiconductor chip 21 mounted on the die pad 14, an inner lead 12 and an inner lead 11, and an outer lead 11. Lead (13) provided with a lead, a bonding wire (23), an inner lead (12, Inner lead) to connect the semiconductor chip 21 and the inner lead (12, Inner lead) to transmit electrical signals Is formed to be extended and molded by sealing the outer lead (11, Outer lead), the semiconductor chip 21 and the bonding wire (23, bonding wire) for transmitting the external circuit and the electrical signal from the external environment It may be configured to include a molding portion 25 that serves to insulate and protect. Here, the molding part 25 is mainly formed by curing a molding resin including an epoxy resin, but is not limited thereto.

이하에서는 내부리드(12)와 본딩와이어(23)가 연결되는 부분을 와이어본딩부 또는 와이어본딩부 패턴이라 정의한다.Hereinafter, a portion where the inner lead 12 and the bonding wire 23 are connected is defined as a wire bonding portion or a wire bonding portion pattern.

본 실시예에 포함된 리드프레임(100)은, 리드프레임 원소재층(110)의 전(全)면에 형성되되, Pd를 포함하는 박막도금층(130)으로 이루어질 수 있다. 즉 본 실시예에 포함된 리드프레임(100)은, 다이패드(14), 내부리드(12), 및 외부리드(11)의 전(全)면에 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)이 적층된 박막도금층(130)이 형성된 구조를 가질 수 있다.The lead frame 100 included in the present embodiment may be formed on the entire surface of the lead frame material layer 110 and may be formed of the thin film plating layer 130 including Pd. That is, the lead frame 100 included in the present embodiment includes the Pd-Au alloy plating layer 130A and the Pd plating layer on the entire surface of the die pad 14, the inner lead 12, and the outer lead 11. It may have a structure in which the thin film plating layer 130 in which the 130B is stacked is formed.

또한 상술한 박막도금층(130)은 리드프레임 원소재층(110)의 일부에만 형성될 수도 있다. 즉 다이패드(14), 내부리드(12), 외부리드(11) 중 적어도 어느 하나에 상술한 박막도금층(130)이 형성되어 있을 수 있다.In addition, the above-described thin film plating layer 130 may be formed only on a part of the leadframe raw material layer 110. That is, the thin film plating layer 130 described above may be formed on at least one of the die pad 14, the inner lead 12, and the outer lead 11.

이때 박막도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, 원으로 표시한 부분(15)과 같이 내부리드(12)의 와이어본딩부에 상술한 박막도금층(130)이 형성될 수 있다. In this case, when the thin film plating layer 130 is formed only on a part of the leadframe raw material layer 110, the thin film plating layer 130 described above is formed on the wire bonding portion of the inner lead 12, such as a portion 15 indicated by a circle. Can be.

한편 본 실시예에 기술된 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)의 두께는 0.005 내지 0.2 마이크로미터로 형성됨이 바람직하다. 이외에 리드프레임 원소재부(110) 및 박막도금층(130)에 대한 자세한 설명은 도 2에서 상술한 바와 동일한 바, 생략한다.Meanwhile, the thicknesses of the Pd-Au alloy plating layer 130A and the Pd plating layer 130B described in the present embodiment are preferably 0.005 to 0.2 micrometer. In addition, detailed descriptions of the lead frame raw material unit 110 and the thin film plating layer 130 are the same as described above with reference to FIG.

일반적으로 반도체칩(21)과 리드(13)를 연결하는 본딩와이어(23)는 주로 20마이크로미터 두께의 금선이 사용되었으나, 최근 경제적 이유로 인해 금을 대체하여 가격이 저렴한 동선이 많이 사용되고 있다. 본딩와이어(23)로 반도체칩(21)과 리드(13)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 리드프레임 원소재층(110)은 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 리드프레임(100)이 몰딩부(25)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.In general, a bonding wire 23 connecting the semiconductor chip 21 and the lead 13 is mainly used with a gold wire having a thickness of 20 micrometers. However, recently, due to economic reasons, a low price copper wire is used to replace gold. When wire bonding is performed to connect the semiconductor chip 21 and the lead 13 to the bonding wire 23, heat is applied at about 200 ° C. to achieve a good bonding between dissimilar metals. In this case, the lead frame material layer 110 The silver layer is formed on the surface by exposure to a high temperature environment. Accordingly, the lead frame 100 may be easily peeled off from the molding part 25, resulting in a problem of lowering the reliability of the semiconductor package.

그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, 리드프레임(100)의 표면(전면, 내부리드 또는 와이어본딩부)에 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)을 매우 얇게 도금처리하여 박막도금층(130)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 리드프레임 원소재층(110) 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다.However, in the semiconductor package according to the embodiment of the present invention, the Pd-Au alloy plating layer 130A and the Pd plating layer 130B are plated very thinly on the surface (front, inner lead or wire bonding portion) of the lead frame 100. By forming the thin film plating layer 130, it is possible to provide a semiconductor package with high reliability by suppressing surface oxidation of the lead frame material layer 110 due to heat applied during wire bonding.

또한 이와 더불어 박막도금층을 매우 얇게 형성함으로써 도금에 사용되는 귀금속(Pd, Au)양을 저감시켜 리드프레임 제조비용 감소효과, 도금공정 간소화로 인한 제조비용 감소효과 및 공정간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.
In addition, by forming a thin film plating layer very thin, the amount of precious metals (Pd, Au) used in the plating is reduced to reduce the manufacturing cost of the lead frame, the manufacturing cost due to the simplification of the plating process, and the operation rate improvement due to the simplicity of the process. You can get it. As a result, it is possible to provide a reliable semiconductor package at a low cost, resulting in an economic advantage to secure price competitiveness.

도 4는 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.4 is a flowchart illustrating a method of manufacturing a lead frame according to an embodiment of the present invention.

본 실시예에서 리드프레임의 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.In the present embodiment, the manufacturing method of the lead frame can be performed in a reel-to-reel process or in an individual product unit of strip unit, and also manufactured in an in-line process. It is possible.

도 2 내지 도 4를 참조하면, 리드프레임 원소재층을 준비한다(S10). 이때 리드프레임 원소재층은 Cu층 또는 Cu합금층으로 형성되는 것이 바람직하며, 이하에서는 리드프레임 원소재층이 Cu를 포함하여 형성된 것으로 설명하나 이에 한정되는 것은 아니다. 2 to 4, a leadframe raw material layer is prepared (S10). In this case, the leadframe raw material layer is preferably formed of a Cu layer or a Cu alloy layer. Hereinafter, the leadframe raw material layer is described as including Cu, but is not limited thereto.

S10단계에서 준비된 리드프레임 원소재층은, 박막도금층을 형성하기 전에 도금전처리 공정을 거치는 것이 바람직하다(S20). 여기서 S30단계에서의 도금전처리 공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.The lead frame raw material layer prepared in step S10 is preferably subjected to a pre-plating process before forming the thin film plating layer (S20). Here, the plating pretreatment process at step S30 may include, for example, a chemical / electrolytic degreasing step and a pickling step.

이후 리드프레임 원소재층의 전면 또는 일부에 팔라듐-금(Pd-Au) 합금을 이용한 도금을 수행하여 Pd-Au 합금 도금층(130A)을 형성한다(S30). 이때 Pd-Au 합금 도금층(130A)의 두께는 0.005 내지 0.2 마이크로미터의 범위 내에서 형성되는 것이 바람직하다. 박막도금층의 두께 및 형성방법에 관한 내용은 도 2의 설명에서 상술한 바와 동일한 바, 생략한다.Thereafter, a plating using palladium-gold (Pd-Au) alloy is performed on the entire surface or part of the lead frame material layer to form a Pd-Au alloy plating layer 130A (S30). At this time, the thickness of the Pd-Au alloy plating layer 130A is preferably formed in the range of 0.005 to 0.2 micrometer. The thickness and the formation method of the thin film plating layer are the same as described above in the description of FIG.

박막도금층을 형성한 후에는 도금후공정이 더 진행됨이 바람직하다(S50). 여기서 S50단계에서의 도금후공정은, 화학/전해 탈지공정, 산세공정, 변색방지공정 중 적어도 하나 이상을 포함하여 수행될 수 있으나, 이에 한정되는 것은 아니다.After forming the thin film plating layer, it is preferable that the post-plating process is further performed (S50). Here, the post-plating process in step S50 may be performed, including at least one or more of the chemical / electrolytic degreasing process, pickling process, discoloration prevention process, but is not limited thereto.

본 발명에 의하면, 기존에 사용되던 Ni 및 Au 도금을 사용하지 않고 Pd-Au 합금과 Pd만을 도금하여 박막도금층을 형성하고, 또한 박막도금층의 두께를 얇게 형성하여 귀금속 사용량을 저감시킴으로써 리드프레임의 제조비용을 절감시킬 수 있게 된다. 또한 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 추가 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 특히 부분 도금을 수행하지 않고, 도금마스크를 사용하지 않는 전면 도금을 수행함에 따라 도금 공정 수행시간을 단축하는 효과 및 시간 단축에 따른 수율 향상효과를 거둘 수 있다.According to the present invention, the lead frame is manufactured by plating only Pd-Au alloy and Pd to form a thin film plating layer without using Ni and Au plating, and thinning the thin film plating layer to reduce the use of precious metals. The cost can be reduced. In addition, by simplifying the plating process it is possible to further reduce the manufacturing cost according to the reduction of the process and to improve the process operation rate. In particular, by performing the entire surface plating without performing a partial plating, without using a plating mask, the effect of shortening the plating process execution time and the yield improvement effect according to the time can be achieved.

구체적으로는, 종래 두꺼운 은도금 또는 니켈, 팔라듐, 금 도금을 대신하여 팔라듐을 박막 도금한다. 팔라듐은 0.005um ~0.200um의 경우 와이어 본딩 시 고온으로부터 구리 산화로 신뢰성에 영향을 미치게 된다. 따라서 팔라듐 두께를 유지하기 위해서 리드프레임(구리)와 팔라듐 사이에 팔라듐-금 합금 도금층을 형성하는 방법을 사용함으로써, 니켈과 금 도금을 하지 않고 팔라듐 박막 도금이 가능하기 때문에 제조 원가를 감축시킬 수 있고, 구리 와이어 본딩시 고온으로부터 구리 산화를 억제함으로써 반도체 패키지 신뢰성을 보장할 수 있도록 할 수 있다.Specifically, palladium is thinly plated in place of conventional thick silver plating or nickel, palladium and gold plating. Palladium affects reliability by copper oxidation from high temperatures during wire bonding for 0.005um to 0.200um. Therefore, by using a method of forming a palladium-gold alloy plating layer between the lead frame (copper) and palladium to maintain the thickness of the palladium, it is possible to reduce the manufacturing cost because the palladium thin film plating can be performed without nickel and gold plating. In addition, by suppressing copper oxidation from high temperature during copper wire bonding, it is possible to ensure semiconductor package reliability.

따라서, 본 발명은 리드프레임에 금, 은, 구리 등 다양한 금속선을 적용할 경우 금속선과 접합할 부위에 팔라듐 도금을 실시하되, 팔라듐 층과 구리층 사이에 팔라듐-금 합금 도금 층을 형성 함으로써 하지의 구리층의 산화를 방지하여 구리선 와이어 본딩이 가능하게 하여 Au 와이어 등의 귀금속을 대체하여 저가의 반도체 패키지 신뢰성을 유지할 수 있으며, 나아가 기존의 귀금속 도금층을 제거 및 Pd 박막 도금을 가능하게 함으로써 경제적인 효과를 가질 수 있다.Therefore, in the present invention, when various metal wires such as gold, silver, and copper are applied to a lead frame, palladium plating is performed on a portion to be bonded to the metal wires, and a palladium-gold alloy plating layer is formed between the palladium layer and the copper layer. It prevents the oxidation of the copper layer and enables the bonding of copper wires, thereby replacing the precious metals such as Au wire, thereby maintaining the low-cost semiconductor package reliability, and removing the existing precious metal plating layer and enabling the Pd thin film plating. It can have

아울러 본 발명에 의하여 제조된 리드프레임은, 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 효과가 있으며, 와이어 본딩시 가해지는 고온으로 인한 리드프레임 원소재층의 산화를 억제하여, 반도체 패키지의 신뢰성을 보장할 수 있는 리드프레임을 제공할 수 있는 효과가 있다.In addition, the lead frame manufactured according to the present invention has excellent effects in bonding, molding resin adhesiveness, solderability, and lamination quality during wire bonding, and oxidation of the lead frame raw material layer due to high temperature applied during wire bonding. By suppressing this, there is an effect that can provide a lead frame that can ensure the reliability of the semiconductor package.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주 되어야 할 것이다.
As described above and described with reference to a preferred embodiment for illustrating the technical idea of the present invention, the present invention is not limited to the configuration and operation as shown and described as such, without departing from the scope of the technical idea It will be appreciated by those skilled in the art that many suitable modifications and variations of the present invention are possible. Accordingly, all such suitable modifications and variations and equivalents should be considered to be within the scope of the present invention.

11 : 외부리드
12 : 내부리드
13 : 리드
14 : 다이패드부
21 : 반도체칩
23 : 본딩와이어
25 : 몰딩부
100: 리드프레임
110: 리드프레임 원소재층
130: 박막도금층
130A: Pd-Au 합금 도금층
130B: Pd 도금층
200: 반도체 패키지11: External lead
12: Internal lead
13: Lead
14: die pad part
21: semiconductor chip
23: bonding wire
25: molding part
100: leadframe
110: lead frame material layer
130: thin film plating layer
130A: Pd-Au alloy plating layer
130B: Pd plating layer
200: semiconductor package

Claims (10)

리드프레임 원소재층; 및
상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 적층되는 구조로 형성되는 박막도금층;
을 포함하는 리드프레임.
Leadframe material layer; And
A thin film plating layer formed on a front surface or a partial surface of the lead frame raw material layer in a structure in which a Pd-Au alloy plating layer and a Pd plating layer are laminated;
/ RTI >
청구항 1에 있어서,
상기 박막도금층은,
Pd-Au 합금 도금층의 상면에 Pd 도금층이 순차로 배치되는 구조인 리드프레임.
The method according to claim 1,
The thin film plating layer,
A lead frame having a structure in which a Pd plating layer is sequentially disposed on an upper surface of the Pd-Au alloy plating layer.
청구항 2에 있어서,
상기 Pd-Au 합금 도금층은,
0.005 내지 0.02 마이크로미터의 두께인 리드프레임.
The method of claim 2,
The Pd-Au alloy plating layer,
Leadframe with a thickness of 0.005 to 0.02 micrometers.
청구항 3에 있어서,
상기 Pd 도금층은,
0.005~0.2 마이크로미터의 두께인 리드프레임.
The method of claim 3,
The Pd plating layer,
Leadframe with a thickness of 0.005 to 0.2 micrometers.
청구항 1 내지 4 중 어느 한 항에 있어서,
상기 리드프레임 원소재층은 Cu를 포함하여 형성되는 리드프레임.
5. The method according to any one of claims 1 to 4,
The lead frame raw material layer is formed of a lead frame containing Cu.
반도체칩;
상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임;
상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어;
상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되,
상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 순차로 적층되는 구조로 구현되는 반도체 패키지.
Semiconductor chip;
A lead frame including a die pad part and a wire bonding part on which the semiconductor chip is mounted;
A bonding wire connecting the semiconductor chip and the wire bonding unit;
A molding part molding the semiconductor chip; , ≪ / RTI &
A semiconductor package having a structure in which a Pd-Au alloy plating layer and a Pd plating layer are sequentially stacked on an entire surface or a partial surface of the leadframe raw material layer.
청구항 6에 있어서,
상기 박막도금층은,
상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터,
상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께인 반도체 패키지.
The method of claim 6,
The thin film plating layer,
The Pd-Au alloy plating layer, 0.005 to 0.02 micrometers,
The Pd plating layer is a semiconductor package having a thickness of 0.005 ~ 0.2 micrometers.
청구항 7에 있어서,
상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우,
상기 박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성된 반도체 패키지.
The method of claim 7,
When the thin film plating layer is formed on a part of the leadframe raw material layer,
The thin film plating layer is a semiconductor package formed in the wire bonding portion of the lead frame.
청구항 6 내지 8 중 어느 한 항에 있어서,
상기 리드프레임 원소재층은, Cu를 포함하여 형성된 반도체 패키지.
The method according to any one of claims 6 to 8,
The lead frame raw material layer is formed of a semiconductor package containing Cu.
청구항 9에 있어서,
상기 본딩와이어는,
Cu를 포함하여 형성되는 반도체 패키지.The method of claim 9,
The bonding wire,
A semiconductor package formed of Cu.
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