KR20140040620A - 포락선 검출기를 위한 클래스-ab 라디오 주파수 증폭기 - Google Patents

Abstract

포락선 검출기 (ED)는 라디오 주파수 (RF) 신호 입력의 전압 포락선을 감지하기 위한 병렬 감지 트랜지스터들을 포함하는 전압-모드 ED 코어를 포함하고, RF 신호 입력은 셀룰러 송신기 (TX)와 같은 라디오의 출력을 포함한다. ED는 포락선 검출기의 총 선형 전압 레인지를 제공하기 위해서 TX 출력 및 ED 코어 사이의 게인 스테이지들에서 직렬로 위치된 다수의 전압 증폭기들을 더 포함한다. 다수의 전압 증폭기들 중 최종 전압 증폭기는 ED 코어를 구동시키고 그리고 선형 전압 레인지 of ED 코어의 전체의 선형 전압 레인지 내에서 동작하도록 구성된 클래스-AB RF 증폭기를 포함한다.

Description

포락선 검출기를 위한 클래스-AB 라디오 주파수 증폭기{CLASS-AB RADIO FREQUENCY AMPLIFIER FOR ENVELOPE DETECTOR}

본 발명은 포락선 검출기 (ED:envelope detector)에 관한 것으로, 보다 상세하게는, 외부의 포락선 검출기 또는 지나친 팩토리(factory) 개방 루프 파워 캘리브레이션(calibration)에 대한 요구를 배제시키는 증강된 선형 레인지를 갖는 ED 코어(core), 그리고 ED 코어와 사용될 수 있는 특화된 클래스-AB 증폭기 및 선형화기(linearizer)에 관한 것이다.

엄청난 소비자 요구에 의해 유도된 전자 기기들 및 통신 기술들에서의 급속한 발전들은 데이터에 따라 처리하는 디바이스들(data-driven device)의, 몇 가지만 열거하자면 셀룰러 폰들, 스마트 폰들 및 글로벌 측위 디바이스들 (GPS들)을 포함하는, 광범위한 채용으로 귀결되었다. 포락선 검출기들 (ED들)은 캘리브레이션 또는 파워 감지의 목적들을 위하여 이런 셀룰러 디바이스들의 송신기 (TX)로부터 출력된 라디오 주파수 (RF) 신호의 전압 진폭을 감지한다. 예를 들어, TX 출력의 포락선 또는 피크 정보는 LOFT (로컬 발진기 (LO:Local Oscillator)) 피드스루(feedthrough))의 캘리브레이션, IQ (동위상/직교) 불일치 및 파워 레벨 제어(power level control)를 위해 사용될 수 있다. 포락선 검출기는 또한 전압 증폭기 서플라이의 포락선 트랙킹(envelope tracking)를 위해 사용될 수 있어서, 출력이 낮을때는 서플라이(supply)를 감소시킴으로써 파워를 절약할 수 있다. TX 출력의 피크(peak) 대 평균 비율 및 동적 레인지(dynamic range)는 셀룰러 송신기내에 통합된 ED 코어를 위해 엄격한 선형 레인지들을 필요로 할 수 있다. ED 변환 동안, 플러스 또는 마이너스 0.5 dB내의 선형성의 정확성이 적절한 캘리브레이션 및 포락선 트랙킹을 위하여 기대될 수 있다.

본 발명은 특화된 클래스-AB 증폭기 및 선형화기(linearizer)를 갖는 포락선 검출기 (ED:envelope detector)를 제공한다.

일 측면에 따라, 포락선 검출기(envelope detector)는

라디오 주파수 (RF) 신호 입력의 전압 포락선을 감지하기 위한 병렬 감지 트랜지스터들을 포함하는 전압-모드 포락선 검출기 (ED) 코어로서, 상기 RF 신호 입력은 셀룰러 송신기 (TX) 의 출력을 포함하는, 상기 전압-모드 포락선 검출기 코어(core); 및

상기 포락선 검출기의 총 선형 전압 레인지(total linear voltage range)를 제공하기 위해서 상기 TX 출력 및 상기 ED 코어 사이의 게인 스테이지(gain stage)들에 직렬로 위치된 다수의 전압 증폭기들로서, 상기 다수의 전압 증폭기들 중 최종 전압 증폭기는 상기 ED 코어를 구동시키고 그리고 상기 ED 코어의 전체(full)의 선형 전압 레인지 내에서 동작하도록 구성된 클래스-AB RF 증폭기를 포함하는, 상기 다수의 전압 증폭기들;을 포함한다.

바람직하게는, 상기 클래스-AB 증폭기는

일(one) 볼트 피크 또는 그이상까지의 큰 신호 스윙(signal swing)을 취급하도록 구성된다.

바람직하게는, 상기 TX 출력을 수신하는 제 1 게인 스테이지에 위치된 상기 전압 증폭기는 상기 TX 출력에 대하여 과도한 부하 변화들 및 상기 TX 출력에 관한 파워 점프들(power jump)을 방지하기 위한 동작 및 임의의 게인 설정들의 변화들 동안에 상기 TX 출력에 잔류하도록 구성된다.

바람직하게는, 상기 총 선형 전압 레인지는 약 60 데시벨 (dB)까지 포함하고 및 상기 ED 코어의 상기 전체의 선형 전압 레인지는 약 20dB까지 포함한다.

바람직하게는, 상기 감지 트랜지스터들은 하이-전압 트랜지스터들로서, 상기 하이-전압 트랜지스터들은 로우(low) 서플라이 전압으로 동작되어 상기 트랜지스터들은 큰 전압 스윙들을 확실히 허용할 수 있다.

바람직하게는, 상기 클래스-AB 전압 증폭기는

상호연결된 드레인(drain)들에서 음의 라디오 주파수 (RF) 출력을 제공하기 위한 상보적(complementary) 제 1 및 제 2 트랜지스터들;

상호연결된 드레인들에서 양의 RF 출력을 제공하기 위한 상보적 제 3 및 제 4 트랜지스터들; 및

상기 차동의 양 및 음의 RF 출력들에 그리고 파워 서플라이 (Vdd)에 연결된 피드백 회로로서, 상기 피드백 회로는 약 절반의 상기 파워 서플라이 (Vdd) 전압을 갖는 상기 양의 및 음의 RF 출력들에서 상기 공통 전압을 설정하도록 구성되어, 상기 양의 및 음의 RF 출력들은 대략 상기 파워 서플라이 전압만큼 큰 레인지를 통하여 스윙(swing)하고, 상기 ED 코어의 상기 전체의 선형 레인지에 걸쳐서 포락선 검출기(ED)코어를 구동시킨다.

바람직하게는, 상기 클래스-AB 증폭기의 상기 피드백 회로는 상기 클래스-AB 증폭기의 두개의 음의 피드백 경로들을 통하여 상기 공통 전압을 제공하도록 구성된다.

일 측면에 따라, 클래스-AB 전압 증폭기는

상호연결된 드레인(drain)들에서 음의 라디오 주파수 (RF) 출력을 제공하기 위한 상보적(complementary) 제 1 및 제 2 트랜지스터들;

상호연결된 드레인들에서 양의 RF 출력을 제공하기 위한 상보적 제 3 및 제 4 트랜지스터들;

양의 RF 입력은 상기 제 1 및 제 2 트랜지스터들의 게이트들과 결합되고 및 음의 RF 입력은 상기 제 3 및 제 4 트랜지스터들의 게이트들과 결합되고;

양의 바이어스 전압을 상기 제 1 및 제 3 트랜지스터들에 제공하는 제 5 트랜지스터;

음의 바이어스 전압을 상기 제 2 및 제 4 트랜지스터들에 제공하는 제 6 트랜지스터; 및

상기 제 5 및 제 6 트랜지스터들에 그리고 상기 차동 양의 및 음의 RF 출력들에 연결된 피드백 회로로서, 상기 피드백 회로는 약 절반의 파워 서플라이 (Vdd) 전압을 갖는 상기 양 및 음의 RF 출력들에서 공통 전압(common voltage)을 설정하도록 구성되어, 상기 양의 및 음의 RF 출력들은 대략 상기 파워 서플라이 전압만큼 큰 레인지를 통하여 스윙하고, 상기 ED 코어의 전체의 선형 레인지에 걸쳐서 포락선 검출기 (ED) 코어를 구동시키는, 상기 피드백 회로를 포함한다.

바람직하게는, 상기 제 1 및 제 3 트랜지스터들은 p형 트랜지스터들을 포함하고 그리고 상기 제 2 및 제 4 트랜지스터들은 n형 트랜지스터들을 포함한다.

바람직하게는, 상기 제 5 트랜지스터는 Vdd에 연결된 p형 트랜지스터를 포함하고 및 상기 제 6 트랜지스터는 그라운드(ground)에 연결된 n형 트랜지스터를 포함하되, 상기 피드백 회로는,

바이어스 전류를 상기 제 5 트랜지스터에 제공하기 위해서 서로 직렬로 연결된 제 7 및 제 8 트랜지스터들로서, 상기 바이어스 전류는 상기 양의 바이어스 전압을 조정하고; 상기 제 6 트랜지스터와 상보적이며 그리고 상호 연결된 드레인들을 갖는 제 9 트랜지스터로서, 상기 음의 바이어스 전압은 상기 제 6 트랜지스터의 드레인으로부터 생성되는, 상기 제 9 트랜지스터;

제 1 임피던스를 통하여 상호연결된 드레인들을 갖는 상보적 제 10 및 제 11 트랜지스터들로서, 상기 제 11 트랜지스터의 드레인은 상기 제 7 트랜지스터의 게이트를 구동시키고 및 상기 제 10 트랜지스터의 드레인은 상기 제 8 트랜지스터의 게이트를 구동시켜서, 상기 제 5 트랜지스터의 상기 바이어스 전류를 조정하는, 상보적인 상기 제 10 및 제 11 트랜지스터들;

상기 제 9 및 상기 제 11 트랜지스터들의 소스들은 상호연결되고 및 상기 제 6 및 제 10 트랜지스터들의 소스들은 상호 연결되고; 및

상기 양의 및 음의 RF 출력들의 조합으로부터 유도된 직류 전압 (DC) 출력은 상기 제 11 트랜지스터의 게이트를 구동시킨다.

바람직하게는, 상기 제 6 및 제 10 트랜지스터들의 상기 소스들은 그라운드(ground)되고, 그리고 상기 피드백 회로는,

Vdd 및 상기 제 9 및 제 11 트랜지스터들의 소스들사이에 연결된 제 12 트랜지스터로서, 상기 제 12 트랜지스터는 외부적으로 바이어스되도록 구성되고, 상기 제 6 및 제 9 트랜지스터들을 통과하는 전류는 상기 제 10 및 제 11 트랜지스터들을 통과하는 전류와 가산되어 실질적으로 일정한 총 전류가 상기 제 12 트랜지스터를 통과 진행한다

.

바람직하게는, 상기 제 5, 제 6 및 제 10 트랜지스터들의 각각의 상기 게이트들 및 드레인들은 상호연결되고, 및 상기 피드백 회로는 상기 제 6 및 제 9 트랜지스터들 드레인들 사이에 제 2 임피던스를 더 포함한다.

바람직하게는, 상기 피드백 회로는

Vdd 및 상기 제 9 트랜지스터의 게이트 사이에 연결된 제 2 임피던스 ; 및

상기 제 2 임피던스 및 음의 파워 서플라이 (Vss) 사이에 연결된 제 3 임피던스로서, 상기 제 3 상기 제 2 임피던스의 저항에 실질적으로-동등한 저항을 가져서, 상기 파워 서플라이 전압의 전압 분배기로서 역할을 하여, 상기 피드백 회로를 위한 기준 전압으로서 Vdd - Vss의 절반을 전달하는, 상기 제 3 임피던스,를 더 포함한다.

일 측면에 따라, 포락선 검출기를 위한 클래스-AB 전압 증폭기의 피드백 회로는

상기 클래스-AB 전압 증폭기의 제 1 쌍의 차동 트랜지스터들을 구동시키기 위해서 양의 바이어스 전압을 제공하는 제 1 트랜지스터;

바이어스 전류를 상기 제 1 트랜지스터에 제공하기 위해서 서로 직렬로 연결된 제 2 및 제 3 트랜지스터들로서, 상기 바이어스 전류는 상기 양의 바이어스 전압을 조정하는, 상기 제 2 및 제 3 트랜지스터들; 및

임피던스를 통하여 상호 연결된 드레인들을 갖는 제 4 및 제 5 상보적 트랜지스터들로서, 상기 제 5 트랜지스터의 드레인은 상기 클래스-AB 전압 증폭기의 제 2 쌍의 차동 트랜지스터들을 구동시키는 음의 바이어스 전압을 생성하도록 구성되고, 그리고 상기 제 4 트랜지스터의 게이트는 양의 및 음의 파워 서프라이들 (Vdd 및 Vss)사이의 전압 분배기의 출력 (Cmref)에 의해 제어되는, 상기 제 4 및 제 5 상보적 트랜지스터;를 포함한다.

바람직하게는, 상기 제 1 쌍의 차동 트랜지스터들은 p형 트랜지스터들을 포함한다.

바람직하게는, 상기 제 2 쌍의 차동 트랜지스터들은 n형 트랜지스터들을 포함한다.

바람직하게는, 상기 피드백 회로는

제 2 임피던스를 통하여 상호연결된 드레인들을 갖는 상보적 제 6 및 제 7 트랜지스터들로서, 상기 제 6 트랜지스터의 드레인은 상기 제 2 트랜지스터의 게이트를 구동시키고 및 상기 제 7 트랜지스터의 드레인은 상기 제 3 트랜지스터의 게이트를 구동시켜서, 상기 제 1 트랜지스터의 상기 바이어스 전류를 조정하는, 상보적인 상기 제 6 및 제 7 트랜지스터들;

상기 제 4 및 상기 제 6 트랜지스터들의 소스들은 상호연결되고 및 상기 제 5 및 제 7 트랜지스터들의 소스들이 상호 연결된; 및

상기 클래스-AB 전압 증폭기의 양의 및 음의 RF 출력들의 조합으로부터 유도된 직류 전압 (DC) 출력은, 상기 제 6 트랜지스터의 게이트를 구동시키는, 상기 직류 전압 출력;을 더 포함한다.

바람직하게는, 상기 피드백 회로는

Vdd 및 상기 제 4 및 제 6 트랜지스터들의 소스들 사이에 연결된 제 8 트랜지스터로서, 상기 제 8 트랜지스터는 외부적으로 바이어스 되도록 구성되고, 상기 제 4 및 제 5 트랜지스터들을 통과하는 전류는 상기 제 6 및 제 7 트랜지스터들을 통과하는 전류와 가산되어 실질적으로 일정한 총 전류가 상기 제 8 트랜지스터를 통과 진행한다.

바람직하게는, 상기 제 1, 제 5 및 제 7 트랜지스터들 각각의 상기 게이트들 및 드레인들은 상호연결된다.

바람직하게는, 상기 전압 분배기는

Vdd 및 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 3 임피던스 ;

및

제 3 임피던스 및 Vss 사이에 연결된 제 4 임피던스로서, 상기 제 4 임피던스는 제 3 임피던스의 저항에 실질적으로-동등한 저항을 가져서, 상기 DC 출력 내에서 가장 폭넓게 가능한 스윙을 제공하는 상기 양의 및 음의 파워 서플라이 전압들의 전압 분배기로서 역할을 한다.

본 발명에 따른 포락선 검출기를 위한 클래스-AB 라디오 주파수 증폭기에 의하면 피드백 선형화기는 입력 포락선 진폭에 따라 감지 트랜지스터들의 바이어스를 가변할 수 있어서, ED 코어의 선형 레인지를 상당히 개선할 수 있고 동시에 ED의 전체 파워를 또한 감소시킬 수 있는 효과가 있다.

본 발명은 다음 도면들 및 설명을 참조로 하여 더 잘 이해될 것이다. 도면들에서, 같은 참조 번호들은 상이한 도면들 전체에서 대응하는 부분들을 지정한다.
도 1 는 셀룰러 송신기 (TX)내의 포락선 검출기 (ED)의 전형적인 배치를 보여주는 예시적인 회로이다.
도면들 2a 및 2b은 각각 : (a) 포락선 검출기의 V_out 대 V_in (TX_{out_peak}), 또는 V_out/V_in; 및 (b) 도 2a의 데시벨 (dB)로의 V_out/V_in 의 기울기의 그래프들이다.
도면들 3a, 3b 및 3c 은 각각: (a) 연산 증폭기; (b) 전류 모드, 연산 트랜스컨덕턴스 증폭기 (OTA: operation transconductance amplifier); 및 (c) 상보성 금속-산화물-반도체 (CMOS: complementary metal-oxide-semiconductor) 디바이스들을 채용한 전압 모드 ED를 사용하는 통상의 포락선 검출기들의 예이다.
도 4 는 도 3c의 ED와 같은 통상의 포락선 검출기 코어의 예 이지만, 양 및 음, 또는 차동(differential)의 전압 출력들을 생성한다.
도 5 는 선형화기와 함께, 서브임계값 바이어스 영역들 내의 트랜지스터들을 감지하도록 동작하는 포락선 검출기 코어 및 몇몇 증폭기들, 그것들 중 마지막은 특화된 클래스-AB 증폭기일 수 있는, 의 상호 관계를 보여주는 하이 레벨 회로도이다.
도면들 6a 및 6b 은 각각 I₀ (b) 및 ln (I₀( b)) 대 b의 그래프들이다, 여기서 I_k(b)는 차수 k 및

의 수정된 베셀 함수(Bessel function) 이다.
도 7은 ED 트랜지스터들의 전류 바이어스를 변경하는 것이 도움이 되는 영역들을 보여주는 도 4의 ED 코어의 V_out 대 V_in 의 그래프이다.
도 8 은 보다 작은 바이어스 전류가 선호되는 영역들 및 보다 큰 바이어스 전류가 선호되는 영역들을 보여주는 도 4의 ED 코어의 V_out 대 V_in 기울기 그래프이다.
도 9는 피드백 선형화기를 이용하여 ED 트랜지스터들의 서브임계값 바이어스 전류의 가변 제어로 증강된 ED 코어의 예시적인 회로도이다.
도면들 10a 및 10b 는 피드백 선형화기로 바이어스-가변하는(bias-varying) ED 코어의 예시적인 회로이다.
도면들 11a 내지 11d 는 멀티-모드 개조를 위해 추가의 프로그램가능성 성능들을 가지면서 선형화기(linearizer)를 포함하는 예시적인 완성 ED 코어 회로이다.
도 12는 전형적인 라디오 주파수 (RF) 증폭기의 예시적인 회로이다.
도면들 13a 및 13b 은 도면들 5 및 9-11의 포락선 검출기에 대하여 전치-드라이버로서 역할을 하는 특화된 클래스-AB, RF 증폭기의 예시적인 회로이다.
도 14 는 도면들 5 및 9-11에서의 ED 코어의 출력에 대하여 선형 레인지 개선의 그래프이다.
도 15 는 도 14의 커브들 그래프(curves of the graph)에 대한 기울기의 그래프(graph of the slope)이다.
도 16은 제조된 마이크로칩에서 데시벨 (dB)로 측정된 ED 출력 기울기 대 TX 출력 파워의 그래프, 게인 증폭기 스테이지들 사이 에서의 가변하는 중첩을 가지고 도 5의 각각의 게인 증폭기 스테이지들이 가산되어 추가의 선형 레인지(linear range)를 보여주는,이다.
도면들 17 및 17b 는 각각, (a) 도면들 5 및 9-11 의 ED 출력에서 감지된 예시적인 포락선 그래프; 및 (b) ED의 선형 레인지에 대하여 가변하는 포락선을 가진 ED에 대한 예시적인 진폭-변조된 전압 입력이다.
도 18 은 프로세스, 전압, 및 온도 (PVT:process, voltage, 및 temperature) 코너들에 관한 시뮬레이션에서 선형화기를 갖는 포락선 검출기의 V_out 대 V_in 의 예시적인 그래프이다.

이하의 논의는 증강된 선형 레인지 및 정확성을 가진 포락선 검출기 (ED)에 대하여 언급하며, LOFT (로컬 발진기 (LO) 피드스루)의 캘리브레이션 성능, IQ (동위상/직교) 불일치 및 폐루프 파워 레벨 제어를 더한다. 더욱이, 증강된 고성능 ED 디자인은 팩토리 캘리브레이션 포인트(point)들의 수를 감소시키고, 및 셀룰러 폰들 (또는 다른 라디오 애플리케이션) 칩들의 제조를 보다 비용 효율이 높게 하면서, 외부 포락선 감지 또는 지나친 팩토리 개방 루프 파워 캘리브레이션에 대한 요구를 배제시킬 수 있다. 게인(gain) 및 바이어스 프로그램가능성 특징들은 또한 증강된 ED의 ED 코어를 미래의 칩 세대(generation)들 및 애플리케이션들에서의 캘리브레이션 용도들에 대한 다양한 포락선 및 피크 감지들을 위해 보다 포괄적이게 만든다.

고성능(high-performance) ED는 또한 디자인 면에서 파워-효율적이고 그리고 면적-효율적이다. 전압 증폭기들을 포함하는 전체 포락선 검출기는 칩 스페이스의 단지 약 0.1mm²를 차지한다. 더욱이, 특별히-디자인된 클래스-AB 증폭기, 및 트랜지스터들을 감지하는데 서브임계값 바이어싱을 이용, 그리고 필요로 되지 않을 때 증폭기들에 전류를 감소시키는 프로그램가능성(programmability)에 의해 증강된 ED를 매우 파워 효율적으로 만든다. 일부 구현예들에서, 예를 들어, 전체 ED 디자인의 일부인 ED 코어는 1.2V 파워 서플라이(power supply)로부터 평균 약 200uA를 소모한다.

증강된 ED는 동작의 선형성을 증가시키기 위해서 바이어스들을 설정하는 피드백 신호들의 통합을 자동화한다. 다양한 게인 스테이지들 내에서의 프로그램가능성과 결합된 이 자동화된 피드백(feedback) 성능이 증강된 ED 디자인을 멀티-모드 해결책들로 사용 가능하게 만든다. 예를 들어, ED는 다른 고대역 및 저대역 표준들 중에서 GSM(Global System for M0Bile Communications), 제 2 세대 (2G), GPRS(General Packet Radio Services), 제 3 세대 (3G), 3GPP(Third Generation Partnership Project), EDGE(Enhanced Data Rates for GSM Evolution), 제 4 세대 (4G) (모바일 WiMax 및 LTE) 및 와이드밴드 코드 분할 다중 액세스 (W-CDMA:Wideband Code Division Multiple Access): 총망라되지 않은 표준들의 목록을 채용하는 제품들과 함께 포함하는 차세대 제품들과 사용 가능할 수 있다 .

이하의 논의는 추가로 라디오 주파수 (RF) 신호 입력의 전압 포락선을 감지하기 위한 병렬 감지 트랜지스터들을 포함하는 전압-모드 포락선 검출기 코어를 언급하며, 그것의 입력은 셀룰러 송신 (TX) 출력으로부터 들어올 수 있다. ED 코어는 양의 및 음의, 또는 차동의, 전압 ED 출력들을 RF 신호 입력의 감지된 포락선으로서 출력할 수 있다. 감지 트랜지스터들은 서브임계값 동작 영역들에서 바이어스 되도록 임의의 사이즈로 그리고 전류에 대하여 구성될 수 있다. ED 코어는 감지 트랜지스터들을 통과하는 바이어스 전류를 가변적으로 제어하도록 구성될 수 있어서, 바이어스 전류는 감지 트랜지스터들이 계속해서 서브임계값 영역들에서 동작하도록 하기 위해 RF 신호 입력의 전압 진폭에 비례하여 가변한다.

일 예에서, 감지 트랜지스터들은 양의 ED 출력을 출력하도록 구성된 한쌍의 트랜지스터들 및 음의 ED 출력을 출력하도록 구성된 한쌍의 트랜지스터들을 포함할 수 있다. ED 코어는 감지 트랜지스터들의 각 쌍(또는 그룹)을 위한 전류-바이어싱 트랜지스터를 포함할 수 있고, 전류-바이어싱 트랜지스터들의 바이어스 전압이 감지 트랜지스터들의 각 쌍을 위한 바이어스 전류를 결정하고, 바이어스 전압은 양 및 음의, 차동의 ED 출력들로부터 결정된다.

추가적인 예에서, ED 출력들의 전압 진폭에 따라 감지 트랜지스터들의 제어 바이어스 전류를 제어하기 위해서, 선형화기가 ED 출력들 및 ED 코어 사이의 피드백 루프에 연결될 수 있다. 선형화기는 차동 양의 및 음의 ED 출력들에 연결된 차동 증폭기와 구성되는 선형화기 회로를 포함할 수 있다. 선형화기 회로는 양의 및 음의 ED 출력들 사이의 편차에 비례하여 전류-바이어싱 트랜지스터들의 바이어스 전압을 생성하도록 구성될 수 있고, 동시에 감지 트랜지스터들은 보다 큰 바이어싱 전류에도 불구하고 서브임계값 영역들에서 계속하여 동작한다.

다수의 전압 증폭기들은 포락선 검출기의 총 선형 레인지(total linear range)를 제공하기 위해서 TX 출력 및 ED 코어 사이의 게인 스테이지들에서 직렬로 위치될 수 있다. ED 코어를 직접적으로 구동시키는, 다수의 전압 증폭기들 중 최종 전압 증폭기는 ED 코어의 전체 선형 레인지(full linear range) 내에서 동작하도록 구성된 특화된 클래스-AB RF 증폭기일 수 있다.

도 1 는 셀룰러 송신기 (TX) (15)내의 포락선 검출기 (ED)(10)의 전형적인 배치를 보여주는 예시적인 회로이다.전압 증폭기 드라이버(5)는 ED(10)로 입력되는 양의 및 음의 (또는 차동의) TX 전압 출력들 (6 및 8)을 출력한다. 증폭기 파워를 센싱 또는 감지하는 ED(10)에 대한 다른 통상의 디자인들이 도면들 3 및 4 를 참고로 하여 논의된다.

ED(10)는 TX 전압 RF 출력 신호들의 전압 피크들을 감지함으로써 TX 출력들 (6 및 8)의 전압 포락선을 감지한다. ED(10)는 아날로그-디지털 컨버터(ADC) (12)로 감지된 전압 포락선을 출력하고, 디지털 데이터 프로세싱 블럭(20)에 의해 프로세스되기 전에 셀룰러 TX의 다른 파트들로부터의 디지털 데이터(16)와 결합되는 캘리브레이션 데이터(14)를 제공한다. 디지털 데이터 프로세싱 블럭(20) 은 디지털 방식으로 프로세스된 후에 신호들을 산출한다.

한쌍의 디지털-아날로그 컨버터들(22)은 이어서 프로세스된 동위상 및 직교 (I&Q) 디지털 신호들을 다시 아날로그 신호들로 변환할 수 있다. 동위상/직교 (I/Q) 저대역 통과 필터 (LPF) 및 버퍼 블럭(26)은 아날로그 신호들을 추가로 필터링 하고 캘리브레이션 할 수 있다. 믹서(28)는 그런 다음 신호가 송신을 위해 전압 증폭기 드라이버(5)에 의해 증폭되기 전에 클럭(30)으로 필터링된 신호를 변조할 수 있다. 증폭된 신호는 최종 송신 전에 추가로 필터링되거나 또는 프로세스 될 수 있다.

도 2a는 포락선 검출기의 V_out 대 V_in (TX_{out_peak}), 또는 V_out/V_in의 그래프이다. 도 2B는 데시벨 (dB)에서 도 2a의 V_out/V_in 기울기의 그래프이며, ED의 유효 선형 레인지는 V_H 및 V_L로서 도시된 최대값의 1dB내에서 설정된다. 포락선 검출기는 캘리브레이션 또는 파워 감지에 사용되기 때문에, 관련된 알고리즘들은 파워 또는 전압 레벨 감지에서 최소한의 선형 정확성을 필요로 한다. V_out/V_in의 기울기는 도 2a 에서 직선으로 도시된 바와 같이 이상적으로는 일정하다. 포락선 감지의 유효 선형 레인지는 20log(V_H/V_L)에 의해 결정된다. 예를 들어, V_H 가 150mV 이고 그리고 V_L 이 30mV 일때, 20log(V_H/V_L)는 약 14dB이다.

도면들 3a, 3b 및 3c은 예시적인 통상의 포락선 검출기들 (ED들)이다.

도 3a 는 피드백 연산 증폭기 ("opamp") A1에 이어서 다이오드 D1를 사용하는 ED 이다. 도 3a 의 ED는 연산 증폭기의 게인 대역폭 결과물에 의해 제한될 수 있고, 및 따라서 애플리케이션 및 opamp의 선택에 의존하여 고 주파수 RF 신호들에 대하여 최상의 선택이 아닐 수 있다.

도 3b는 전류-모드 연산 트랜스컨덕턴스 증폭기 (OTA:operational transconductance amplifier)기반 ED이며 OTA (40)에 이어서 정류기 (42) 및 피크 검출기 (44)가 온다. 도 3b의 ED는 도 3c의 ED와 비교될 때 전력소모(power hungry)일 수 있는 고속 및 선형 OTA을 필요로 할 수 있다.

도 3c는 상보성 금속-산화물-반도체 (CMOS) 트랜지스터 (또는 다른 유형의 집적 회로 트랜지스터)(50) 및 전류 소스(55)를 채용한 전압-모드 ED이다. 도 3c의 ED는 보다 파워 효율적일 수 있지만, 그러나 작은 신호 레벨들에서의 검출기의 성능 저하 및 큰 신호 레벨들에서의 포화(saturation) 때문에 검출기의 충분한 선형 레인지(linear range)를 제공할 수 없다.

도 4 는 도 3c의 ED와 같은 예시적인 통상의 ED 코어(60)이지만, 그러나 양의 및 음의, 또는 차동의(differential), 전압 출력들을 생성한다. ED 코어 (60)는 양의 반쪽(half)(61) 및 음의 반쪽(half)(63)를 포함하고, 제 1 반쪽(61)의 트랜지스터 M0는 포락선 검출기의 RF 신호 입력에 의해 구동되지만 제 2 반쪽(63)의 트랜지스터 M1은 RF 신호에 의해 RF 신호에 의해 구동되지 않는 것을 제외하고는 각 반쪽은 실질적으로 동일하게 구성된다. ED의 제 1 반쪽(61)은 양의 전압 ED 출력 (V_op)을 생성하지만 ED의 제 2 반쪽(63)이 음의 전압 ED 출력 (V_on)을 생성하여, 이들이 함께 ED 코어(60)의 차동 전압 출력(differential voltage output)을 생성한다.

바이어스 전압 (VB)은 또한 트랜지스터들 MO 및 M1의 게이트들을 구동시키고 그리고 직류 전류 (DC) 전류 소스들 (I ₁ , I ₂ ) 은 각각 MO 및 M1의 동작 포인트 및 모드를 설정하기 위해서 트랜지스터 MO 및 M1의 개별 소스들에 제공된다. 트랜지스터들 MO 및 M1는 CMOS 트랜지스터들 또는 임의의 다른 종류의 집적 회로 (IC) 트랜지스터 (예를 들어 바이 폴라(bi-polar) 또는 전계 효과 트랜지스터들 (FET들)과 같은) 일 수 있다. 본 발명 전체에서 언급되는 트랜지스터들은 트랜지스터들의 임의 유형 또는 조합일 수 있다.

규칙적인(even) 비선형성(non-linearity)이 V_op에서 전압을 발전시켜서 DC 전류 ("I")는 트랜지스터 M0의 평균 DC 전류에 일치한다. 규칙적인 비선형성(even nonlinearity)은 트랜지스터의 포화 영역에서의 자승 법칙으로부터; 트랜지스터의 서브임계값 영역에서 지수의 I/V 방정식로부터; 또는 두개사이의 이동(transition)으로부터 비롯될 수 있다. 도 4의 ED 코어 (60)은 포화영역에서 공통으로 바이어스되고, 이것은 약 10d B의 선형 레인지를 제공하고, 이것은 TX 멀티-용도(multi-purpose) 캘리브레이션 애플리케이션들을 위해 불충분할 수 있다. V _GS 가 임계 전압보다 더 클 때 트랜지스터는 포화영역에서 바이어스된다.

ED 코어 (102)의 트랜지스터들 (도 5 또는 도 9의 M0 및 M1)을 감지하는 것이 서브임계값 바이어싱에 의해 서브임계값 바이어스 영역들에서 동작할 수 있고, 지수의 l/V 관계 때문에 가능하다. 이런 서브임계값 바이어싱은 파워를 상당히 절약하면서 V_op의 선형성(linearity) 대 RF 입력(106 및 108) 를 개선한다.

도 5 는 피드백 선형화기 (104) 및 특화된 클래스-AB 증폭기(116)와 함께 포락선 검출기 코어(102)의 상호관계를 보여주는 증강된 포락선 검출기 (ED)(100)의 하이 레벨 회로도(high-level circuit diagram)이다.

피드백 선형화기(104)는 입력 포락선 진폭에 따라 감지 트랜지스터들의 바이어스를 가변할 수 있어서, ED 코어(102)의 선형 레인지를 상당히 개선할 수 있고 동시에 ED의 전체 파워를 또한 감소시킬 수 있다. 선형화기(106)는 도면들 9 및 10을 참고로 하여 더 상세하게 설명될 것이다.

전압 증폭기들 (110), (112) 및 (114) (도 5)과 같은, 다수의 전압 증폭기들이 TX 출력 및 클래스-AB 증폭기(116) 사이의 연속 게인 스테이지(serial gain stage)들에 위치될 수 있어서, 표 1 에서 열거된 것처럼 약 60dB 의 총 선형 레인지(total linear range)를 충분히 제공한다. 각각의 게인 스테이지는 가변적으로 제어될 수 있다.

특화된 클래스-AB 증폭기(116)는 ED 코어(102)를 직접적으로 구동시키는 클래스-AB 드라이버로서 언급될 수 있다. 클래스-AB 증폭기(116)는 ED(100)의 전체 선형 전압 레인지내에서 신호를 제공하도록 구성될 수 있고, 이것은 또한 ED에 파워 절약을 제공한다. 따라서, ED 코어에 대한 RF 신호 입력은 대략 1 V 피크까지 오를 수 있기 때문에 클래스-AB 증폭기가 ED 코어의 유용성을 개선시킬 수 있다. 특화된 클래스-AB 증폭기(116)는 도면들 13a 및 13b를 참고로 하여 더 상세하게 설명될 것이다.

증강된 ED를 디자인 하기 위한 사양(specification)들이 표 1에 따라 정해진다. 이들 사양들은 과잉 파워(excessive power) 또는 면적 불이익들 없이 이하에서 더 상세하게 설명되는, 증강된 ED 디자인에 충족되거나 또는 초과될 수 있다.

파라미터	사양 값들	설명
ED 코어의 선형 레인지	~ 20dB	선형 레인지 윈도우(window)가 임의의 게인 설정,즉, ED 코어의 선형 레인지,를 위해원해진다.
총 선형 레인지	~ 60dB(-55 - +5dBm)	스윕 게인(sweep gain)들을 갖는 게인 스테이지들 및 ED 코어(도 5, 아키텍처 및 도 16 결과들)
선형 레인지 중첩	> 4dB	각 게인 설정에 대한 선형 레인지들의 중첩(도 16)
TX 출력 부하 효과(loading effect)(파워 점프)	<0.4dBm	TX출력에 연결된 ED가 파워 업 또는 그것의 게인 설정이 변할 때 TX 출력 파워는 변하거나 또는 점프(jump)하지 않아야 한다.

서브임계값 영역들에서, 감지 트랜지스터들 (예를 들어, 도 4의 M0 및 M1)의 전류는 게이트-소스 전압 (V _GS )의 지수 함수이다. 보다 구체적으로,

(1)

여기서 V _TH 는 트랜지스터의 임계 전압이고, I _s 는

에서의 전류이고,

, n은 is 기울기 인자(slope factor)이며, V _T 는 열 전압(thermal voltage)이고, T는 절대 온도이고, K 는 볼츠만 상수(Boltzmann constant)이고 그리고 q 는 전자 전하이다.

도 4를 참고로 하여, RF 입력 신호를 V _m 의 피크 진폭을 갖는

및 바이어스 전압 V _B 으로 간주할 때, 방정식 (1)은 다음과 같이 다시 쓰여질 수 있다:

(2)

방정식 (2)에서 입력 신호 부분은 다음과 같이 전개될 수 있다:

(3)

여기서 I _k (b)는 차수 k의 수정된 베셀 함수이고 그리고

. MO의 평균 전류가 도 ( 4 )에서의 전류 소스 전류 I ₁ 에 같다는 사실을 고려하면 , 전류 I ₁ 는 방정식들 (2) 및 (3)로부터 다음과 같이 유도될 수 있다:

(4)

유사하게 도 (4)에서 입력 RF 신호가 없는 M1에 대하여, 방정식(1)은 다음과 같이 다시 쓰여질 수 있다:

(5)

방정식 (5)를 방정식 (4)로 나누고 및 재배열 후에 양쪽 측면들로부터 로그(logarithm)를 취하여, 다음을 산출한다:

(6)

도면들 6a 및 6b 는 각각,

및

대 V _m 의 그래프들이다. 방정식 (6) 에서

의 값은 대부분 V _m 의 지수 함수이다. I ₀ (b)의 지수적 동작이 V _out 을 V _m 의 합리적인 크기들을 위해 대부분 V _m 의 선형 함수로 만든다.

도 6a에서의 점선 곡선(dotted curve)은 큰 b 값에 대하여 주지의 근사

로부터 유도될 수 있다. 따라서, 방정식 (6)은 다음과 같이 쓰여질 수 있다

(7)

그리고 이어서 V _out 대 입력 진폭의 기울기는 다음과 같을 것이다:

(8)

방정식 (8)에서 보여지는 것처럼, 기울기에서의 비선형성의 텀(term)은 큰 V _m 에서 감소된다.

따라서, ED의 서브임계값 바이어싱은 파워를 절약할 뿐만 아니라, ED(100)에 의한 성능 감지시에 선형성 성능을 예를 들어, ED 코어에 대하여 적어도 대략 4dB의 추가 선형 레인지까지 개선시킨다.

게다가, ED(100)에 기하여 개선되는 다른 2 차 효과들이 있다. 이 2차 효과들은 예를 들어, M0 및 DC 전류 소스들 둘 모두의 V_ds에 대한 전류 및 출력의 의존성을 포함할 수 있다. 다른 2차 효과는 M0가 서브임계값 영역에서 얼마나 깊이 동작하는지를 포함할 수 있다. 서브임계값 바이어싱을 도입하는 것이 표준 포화영역 ED에 비교된 선형성을 적어도 4dB만큼 개선시키지만, 논의될 것처럼 선형화기 (104)를 포함하는 피드백 기법에서 2 차 효과들 보상에 의해 다른 5-6dB 개선이 달성될 수 있다.

도 7은 ED 트랜지스터들의 전류 바이어스를 변경하는 것이 도움이 되는 영역들(71 및 73)을 보여주는 ED 코어(60)의 V_out 대 V_in 의 그래프이다. 도 8 은 보다 작은 바이어스 전류가 선호되는 영역(71) 및 보다 큰 바이어스 전류가 선호되는 영역 (73) 을 보여주는 ED 코어(60)의 V_out 대 V_in 기울기 그래프이다. 보다 구체적으로, 작은 RF 입력 신호 진폭을 위한, 보다 낮은 바이어스 (또는 보다 깊은 서브임계값)는 보다 나은 선형성 성능을 제공한다. 반면에, V_ds를 보다 큰 입력 RF 신호으로 감소시키는 것 때문에, 보다 큰 바이어싱은 영역 (71)에 도움이 되고, 이것이 V_op를 감소시키고 그리고 V_ds를 증가시켜서 따라서 보다 큰 입력 V_ds에도 불구하고 보다 큰 잠재적 감지 레인지를 제공한다.

도 9 는 피드백 선형화기(104)를 이용하는 ED 트랜지스터들의 서브임계값 바이어스 전류 가변 제어로 증강된 ED 코어(102)의 예시적인 회로도이다. 바이어스 전류, 도 9 에서 DC 전류 바이어스 블럭들 (I)로서 도시된, 는 RF 입력 신호의 진폭에 관하여 변화될 수 있다. 편의상, RF 입력 신호는 ED 출력에서 이용 가능하고, 그래서 피드백 루프가 디자인될 수 있다.

피드백 선형화기(104)는 차동의 ED 출력, V_out 를 수신하고, 그리고 V_out의 진폭에 따라 ED 코어(100)내 바이어스 전류 소스들(I)을 변화시킨다. 보다 구체적으로, 선형화기 출력 (V_bn)은 V_bn + KV_out로서 설정될 수 있어서 차동의 ED 출력에 비례하고, 여기서, K는 선형화기의 게인(gain)이다. 어떻게 K가 결정되는지는 도 10a 를 참고로 하여 논의될 것이다. 바이어스 전류가 입력 신호의 입력 RF 포락선 진폭과 함께 변화하는 동안, ED 트랜지스터들 M0 및 M1는 서브임계값 영역들에 유지될 것이다.

도면들 10a 및 10b 는 피드백 선형화기 (104)(도 10a)를 갖는 바이어스-가변 포락선 검출기 (ED) 코어(102) (도 10b)의 예시적인 회로이다. 도 10b의 예시적인 회로는 전압 바이어스 생성기(130)를 또한 포함할 수 있다. 도 4 에서의 트랜지스터 M0 는 여기서 서로에 병렬로 연결된 두개의 차동의 트랜지스터들, M0A 및 M0B를 포함한다. 마찬가지로, 트랜지스터 M1는 여기서 서로에 병렬로 연결된 차동의 트랜지스터들 M1A 및 M1B를 포함한다.

입력 TX RF 신호는 커패시터들 C0A 및 C0B를 통과한 후에 트랜지스터들 M0A 및 M0B의 게이트들에 별도로 AC-결합된다. 입력 RF 신호가 없을 때, 약2.4uA의 총 바이어스 전류 lbp가 M0A 및 M0B를 대칭적으로 통과할 수 있고, 약 2.4uA의 총 바이어스 전류 lbn가 또한 M1A 및 M1B를 대칭적으로 통과할 수 있다. 이것은 M0A 및 M0B가 실질적으로 대칭이라면, 그러면 각각은 약 1.2uA의 전류를 운반할 것이라는 것을 의미한다. 유사하게, M1A 및 M1B가 실질적으로 대칭이라면, 그러면 각각은 약 1.2uA의 전류를 운반할 것이다. 약 2.4uA의 바이어스 전류 (lbp 또는 lbn)는 트랜지스터들을 깊은 서브임계값(deep subthreshold)에 놓을 것이지만, 그러나 바이어스 전류는 약 50uA까지 증가할 수 있고, 이것은 여전히 서브임계값 영역에 있다. 트랜지스터들이 유형 및 사이즈에 다른 경우에 다른 바이어스 전류 레인지(range)들이 가능하다.

따라서, 모든 트랜지스터들 M0 및 M1은 서브임계값 영역에서 바이어스되어 ED(100)는 포락선 검출기로서 보다 선형적으로 동작한다. 입력 TX RF 신호의 진폭이 제로(0)보다 클 때, 전압 출력 (V_op 및 V_on)은 설명될 것처럼 입력 진폭에 비례하여 커질 것이다.

트랜지스터 M2 는 바이어스 전류 lbp를 트랜지스터들 M0A 및 M0B에 제공하고 그리고 트랜지스터 M3는 바이어스 전류 lbn를 트랜지스터들 M1A 및 M1B에 제공한다. 피드백 선형화기(104)는 입력들로서 차동의 ED 출력들, V_op 및 V_on,를 이용하는 트랜지스터들 M2 및 M3에 대한 바이어스 전압을 설정하도록 구성될 수 있다.

상이한 ED 출력들, V_op 및 V_on,은 적어도 두개의 트랜지스터들,피드백 선형화기(104)의 M8 및 M9,를 구동시키고, 이것은 차동 증폭기 디자인을 이룰 수 있다. 선형화기(104)의 출력은 V_bn이고, 이것은 V_out에 비례한다, 여기서, V_out은 V_op - V_on와 같다. 보다 구체적으로,

(9)

K는 선형화기의 게인이며, 이것은 대략 방정식( 10 )에 의해 정해진다:

(10)

V_bn은 M2 및 M3에 바이어스 전압을 제공하고, 이것은 감지 입력 트랜지스터들 M0A 내지 M1B의 바이어스 전류를 제공하기 때문에, V_out이 증가할 때, 바이어스 전류들 lbp 및 lbn이 증가할 것이며, 이것은 도면들 7 및 8을 참고로 하여 논의된 바와 같은 원하는 결과들이다. 다시 말해서, V_out이 증가할 때 lbp 및 lbn은 증가하기 때문에, 트랜지스터들 M0A 내지 M1B는 보다 선형 서브임계값 영역들에서 그리고 보다 작고 그리고 보다 큰 입력 진폭 RF 신호들을 포함하는 더 폭넓은 진폭 레인지에 걸쳐서 계속해서 동작할 수 있다.

도 10a에 도시된 피드백 선형화기(104)는 도 9 에 도시된 바와 같이 피드백 루프에 트랜지스터들 M4 내지 M11로 이루어진 상이한 쌍을 포함할 수 있고, 여기서 V_op 및 V_on이 트랜지스터들 M8 및 M9를, 각각 직접 구동시킨다. 축퇴 저항기(degeneration resistor) R9는 M8 및 M9의 소스들 사이에 연결될 수 있다. 트랜지스터 M10 는 M8의 드레인에 연결된 그것의 드레인을 가질 수 있고, M8 의 드레인은 저항기 R10을 통하여 트랜지스터 M10의 게이트를 구동시킬 수 있다. 트랜지스터 M9 는 M11의 드레인에 연결된 그것의 드레인을 가질 수 있고, M9의 드레인은 저항기 R11를 통하여 트랜지스터 M11의 게이트를 구동시킬 수 있다. 저항기들 R10 및 R11은 서로에 그리고 M10 및 M 11의 게이트들에 연결될 수 있다. 저항기들은 본 출원에서 또한 임피던스(impedance)들로 언급될 수 있다.

트랜지스터들 M4 및 M6 직렬로 연결되고 그리고 제 1 바이어스 전류를 트랜지스터들 M8 및 M10에 제공할 수 있다. 트랜지스터들 M5 및 M7 은 직렬로 연결되고 그리고 제 2 바이어스 전류를 트랜지스터들 M9 및 M11에 제공할 수 있다.

트랜지스터 M12 는 게이트 M4 및 M5의 게이트들에 연결된 게이트를 가질 수 있고 및 트랜지스터 M13 는 M6 및 M7의 게이트들에 연결된 게이트를 가질 수 있다. 트랜지스터들 M12 및 M13는 서로에 직렬로 연결될 수 있고 및 트랜지스터들 M4 내지 M7를 구동시킴으로써 제 1 및 제 2 바이어스 전류들을 설정하도록 구성된다. 기준 전류 바이어스 블럭 (I2)는 트랜지스터들 M12 및 M13를 통과하여 바이어스 전압들 V_pbn 및 V_pcn을 생성할 수 있다. 저항기들 R13 및 R14는 M13의 드레인 및 전류 바이어스 블럭 (I2)의 사이에서 서로에 직렬-유사 구성으로 연결될 수 있다. M 12의 게이트는 M 13의 드레인에 연결될 수 있고 및 M 13의 게이트는 R13 및 R14 사이에 연결될 수 있다.

도면들 10a 및 10b의 트랜지스터들 및 전류 바이어스 블럭 (I2)은 출력 V_bn은 바이어싱 트랜지스터들 M2 및 M3를 구동시키기 위한 바이어스 전압을 포함하여 양의 및 음의 ED 출력들 (V_out)사이의 차이에 비례한 바이어스 전압을 포함하도록 구성될 수 있어서 ED에 라디오 주파수 (RF) 신호 입력의 확대된 전압 진폭 레인지에도 불구하고 포락선-감지 트랜지스터들 M0A 내지 M1B를 서브 임계값 영역들에서 동작하도록 유지한다.

피드백 선형화기(104)는 예를 들어 대략 2GHz 입력 신호 주파수보다 더 작은 예를 들어, 3G 표준을 위한 2MHz를 감지하는 포락선의 대역폭에 걸쳐서 효율적일 수 있다.

전압 바이어스 생성기(130)는 파워 (Vdd) 에 연결된 전류 바이어스 블럭 I1 및 전류 바이어스 블럭에 연결된 드레인 및 게이트들을 갖는 트랜지스터 M16를 포함할 수 있다. 저항기 R52는 M16의 소스 및 그라운드(ground) (Vss)사이에 연결될 수 있다. 전압 바이어스 생성기(130)는 트랜지스터 M16의 임계값 전압 변경에 이어서 감지 트랜지스터들 M0A 내지 M1B의 바이어스 전압을 조정하도록 구성될 수 있어서, 양의 및 음의 ED 출력들, V_op 및 V_on를 위해 실질적으로 일정한 바이어스 전압들을 유지한다.

감지 트랜지스터들 M0A 내지 M1B이 초과 전압들에 노출될 수 있기 때문에 그리고 ED(100)가 RF 입력들에서 넓어진 전압 스윙(swing)을 취급하도록 구성되기 때문에, 트랜지스터들 M0A, M0B, M1A 및 M1B는 고전압 (예를 들어, 두꺼운 산화물) 디바이스들일 수 있지만 그러나 신뢰성을 보장하기 위해서 보다 저전압 서플라이를 가지고 전력공급된다. 예를 들어, 각각의 감지 트랜지스터에 대한 입력 전압은 플러스 또는 마이너스 약 1 (one) 볼트 피크에 이르는 것을 허용될 수 있지만, 그러나 감지 트랜지스터는 약 300mV의 전압 바이어스들을 가질 수 있다. 이 예에 이어서, M0 트랜지스터들의 V_dg (드레인 게이트 전압) 은 Vdd - (0.3 - 1) = Vdd + 0.7 일 수 있고, 이것은 예를 들어, 40nm 프로세스내 두꺼운 산화물 디바이스들에 대하여 안전하다 .

선형화기 (104)의 피드백 경로들 (V_op 에 대한 V_bn 및 V_on 에 대한 V_bn)은 경로들이 양의 및 음의 바이어스 전류들, lbp 및 lbn 둘 모두를 정하기 위해 사용될 때 처럼 엄격한 선형성을 필요로 하지 않는다. V_out는 V_op 빼기 V_on에 같기 때문에, V_out에 관하여 바이어스 전류들의 어느 하나 또는 둘모두의 비선형성 영향은 상쇄될 수 있고, 이것이 선형화기 회로를 줄이(relax)고 그리고 그것을 파워 및 영역 효율적으로 만든다. 그럼에도 불구하고, 축퇴 저항기(degeneration resistor) R9 및 (R11 + R10)/R9 의 비율은 선형화기 회로의 동작을 위해 충분히 안정하고 선형적인 게인을 제공한다.

도면들 11a 내지 11d는 멀티-모드 개조를 위해 추가의 프로그램가능성 성능들을 가지면서 선형화기(linearizer)(104)를 포함하는 예시적인 완성 ED 코어 회로(1002)이다. 추가의 캘리브레이션 및 조절 옵션들은 필요로 되지 않지만, 셀룰러 송신기들의 변화하는 통신 표준들 (예를 들어, 2G/3G/LTE)에 걸친 일반적인 사용을 위해서 그리고 최종 디자인을 실용적으로 만들기 위해서 추가될 수 있다.

멀티-모드 옵션으로서, 완성된 ED 코어 회로(1002)는 선형화기(104)를 바이어스만(bias-only)의 블럭으로 변환함으로써 표준 ED, ED 코어(60) 유사한,로 변환될 수 있다. 이 변환은 선형화기 입력들을 연결해제하고 및 스위치들 M44, M59, M60 및 M119, M120 및 M52을 통하여 선형화기 입력들을 그라운드(ground)함으로써 실행될 수 있다.

ED 코어(1002)의 바이어스 전류는 제어 신호들 pdet_lup<0:1>를 이용하여 트랜지스터들 M2B, M2C, M2D 및 M2E 및 트랜지스터들 M3B, M3C, M3D 및 M3E를 인에이블(enable)함으로써 추가로 정적으로 프로그램될 수 있다. M0A 내지 M1B에 대한 전압 바이어스는 또한 개별적으로 생성될 수 있어서 변화하는 감지 트랜지스터들 M0A 내지 M0B의 성능을 각각 추가하고, 다음 아날로그-디지털 컨버터 (12) 또는 버퍼 블럭 입력이 동적 신호 레인지를 수용하기 위해서 V_out에 DC 전압 천이를 추가한다.

도 12는 전형적인 라디오 주파수 (RF) 증폭기 (210)의 예시적인 회로이고, 도 5를 참고로 논의된 게인 스테이지들을 위한 전압 증폭기들 (110), (112) 및 (114)로서 사용될 수 있다. 도 12의 RF 증폭기 (210)는 트랜지스터들 M1, M2, M3 및 M4 을 이용하는 상보적 CMOS 아키텍처로 디자인 될 수 있다. 전류 바이어스 블럭 I0 및 축퇴 저항기 R0는 각 스테이지의 게인을 변화하기 위해서 가변적일 수 있다. 게인 증폭기 스테이지들은 서로에 AC-결합될 수 있다. 저항기들 R1 및 R2는 증폭기(210)의 차동의 입력들 (RF _inp 및 RF _inn) 및 출력들 (RF _outp 및 RF _outn)에서 바이어스를 생성하는 DC 피드백을 제공한다.

도면들 13a 및 13b 은 도면들 5 및 9-11의 포락선 검출기(102)에 대하여 전치-드라이버로서 역할을 할 수 있는 클래스-AB RF 증폭기(116)의 예시적인 회로이다. ED(100)의 선형 레인지 확장은 보다 높고 그리고 보다 낮은 진폭에 둘 모두이기 때문에, ED 코어(102) 앞의 전치-드라이버 또는 증폭기는 1 (일) 볼트 (V) 피크 또는 그 이상까지의 큰 신호 스윙 (signal swing)을 취급하도록 구성되어야 한다. 도면들 13a 및 13b의 클래스-AB 증폭기(116)는 구체적으로 이 전압 스윙(swing)을 취급하도록 디자인되고 그리고 ED 코어(104)의 전체의 선형 전압 레인지 내에서 동작하도록 구성된다.

클래스-AB 증폭기(116)의 코어는 상보적 CMOS 아키텍처일 수 있지만, 그러나 임의의 상보적 트랜지스터 아키텍처가 충분할 것이고, 따라서 논의된 바대로 CMOS 디바이스들이 필요로 되지 않는다. 보다 구체적으로, 트랜지스터들 M1 및 M2 는 상보적(complementary)일 수 있고 그리고 서로에 직렬로 연결될 수 있다. 트랜지스터들 M3 및 M4 는 상보적일 수 있고 그리고 서로에 직렬로 연결될 수 있다. 트랜지스터들 M1, M2, M3 및 M4는 전압 증폭기들 중 최종, 예를 들어, 도 5 의 전압 증폭기(114),의 RF 입력 신호로부터 AC-결합된 입력들을 포함한다.

개별 바이어싱 전압들, Vbp 및 Vbn,은 개별적으로, p형 트랜지스터들 M1 및 M3 및 n형 트랜지스터들 M2 및 M4에 피드백 루프에서 제공된다. 트랜지스터 M9는 M1 및 M3에 양의 바이어스 전압을 제공할 수 있다. 트랜지스터 M7 은 M2 및 M4에 음의 바이어스 전압을 제공할 수 있다. 상이한 바이어스 전압들은 예를 들어 약 2.5V의 서플라이 전압 Vdd에 가까운 최대 출력 피크-대-피크 선형 스윙 레인지(linear swing range)를 제공한다.

동시에, 트랜지스터들 M5 내지 M8를 포함하는 피드백 회로부는 파워 서플라이 전압의 반쪽, 예를 들어, 대략 2.5V의 Vdd에 대하여 약 1.25V,에 근접하여 클래스-AB 증폭기(116)의 출력 (V_{out_DC})에서의 공통 (DC) 전압을 설정한다. 공통 전압의 이 피드백은 클래스-AB 증폭기의 두개의 음의 경로들, 트랜지스터 M7 에서 V_bn을 결정하는 하나 및 트랜지스터 M8에서 V_bn1를 결정하는 다른 것,을 통하여 수행될 수 있다. 전압 신호들 V_bn 및 V_bn1는 트랜지스터들 M9 내지 M13의 배열에 의해 결정된다.

트랜지스터들 M10 및 M11은 서로에 그리고 및 M9에 직렬로 연결될 수 있으며 및 M9에 상보적일 수 있다. M8에 의해 생성된, V_bn은 그런다음 M10에 바이어스 전압을 제공할 수 있고 그리고 M6에 의해 생성된 Vcn은, M10에 바이어스 전압을 제공할 수 있다. V_bn1이 증가됨에 따라, V_bp는 더 낮아질 것이고, 이것이 V_{out_DC}를 더 높게 끌어당긴다.

트랜지스터들 M6 및 M8 은 상보적이고 서로와 직렬로 연결될 수 있다. 트랜지스터들 M5 및 M6는 또한 상보적이고 서로와 직렬로 연결될 수 있다. 트랜지스터들 M12 및 M13은 서로와 직렬로 연결될 수 있고, 및 단일 트랜지스터 또는 두개의 개별 트랜지스터들일 수 있다. 외부 바이어스 신호들 Vpb1 및 Vpc1이 M12 및 M13, 각각,의 게이트들을 구동시킬 수 있어서 한편의 M5 및 M7 및 다른 편의 M6 및 M8사이의 스플릿(split)일 수 있는 바이어스 전류를 결정한다.

V_{out_DC}가 감소할 때, 더 많은 전류가 M6 및 M8에 대하여 추출될 것이고, V_bn1을 더 높게 설정한다. 더 높은 V_bn1이 M9에 대하여 전류를 증가시키고, V_bp를 더 낮게 만든다. Vbp가 더 낮아질 수록, V_{out_DC}는 더 높게 끌어당겨진다.

동시에, 트랜지스터들 M5 내지 M8에 대한 전류들 합, 이 전류는 M12 및 M13의 게이트들에서 외부적으로-제어되는 Vpb1 및 Vpc1 통하여 바이어스되는 것처럼 실질적으로 일정하게 유지된다. 따라서, M6 및 M8에 대하여 추출된 전류들이 증가되고, M5 및 M7에 대하여 추출된 전류들이 축소될 때, 트랜지스터들 M2 및 M4에 대하여 V_bn에 제공되는 보다 낮은 바이어스 전압으로 귀결된다. V_bn이 더 낮아짐에 따라서, V_{out_DC} 는 더 높아진다.

V_bn 및 V_bn1을 조정함으로써, V_{out_DC} 공통 바이어싱 전압은 또한 Cmref에 동일한 것으로 설정될 수 있다. 저항기들 R72 및 R71의 저항은 동일할 수 있고 그리고 전압 분배기를 생성할 수 있기 때문에, Cmref는 Vdd, 파워 서플라이 전압의 약 반쪽이 되게 설정될 수 있다. Vdd의 상이한 비율이 저항기들 R72 및 R71의 저항을 조정함으로써 사용될 수 있지만, 그러나 V_{out_DC}를 약 절반 Vdd에 설정하는 것은 보다 작은 신호 및 보다 큰 신호 방향들 둘 모두에서 가장 큰 가능한 스윙(swing)을 클래스-AB 증폭기(116)의 입력 전압에 제공한다.

도 14 는 도면들 5 및 9-11에서의 ED 코어(102)의 출력에 대하여 선형 레인지 개선의 그래프이다. 도 15는 도 14의 커브들 그래프에 대한 기울기의 그래프이다. 레인지(range)는 도 14의 각 커브의 선형 부분에 의해 결정된다. 통상의 ED 코어 (60)가 포화영역(saturation)에서 바이어스될 때, 파선(dashed line)들은 약 10.5dB의 선형 레인지를 보여준다. 통상의 ED 코어 (60)가 서브임계값에서 바이어스 될 때, 점선 라인들은 약 14.5dB의 선형 레인지를 보여준다. 증강된 ED 코어(102)가 서브임계값에서 바이어스될 때 및 그것의 바이어싱 트랜지스터들이 선형화기(104)에 의해 구동될 때 점선/파선은 약 20dB의 선형 레인지를 보여준다. 통상의 ED 코어가 서브임계값 영역들에서 바이어스될 때에도, 20dB의 선형 레인지는 통상의 ED 코어(60)에 대하여 상당한 개선이다.

도 16 는 도 5의 각각의 게인 증폭기 스테이지들에 의해 더해진 추가의 선형 레인지를 보여주는, 증강된 ED(100)를 위해 제조된 마이크로 칩에서 데시벨로의 (dB) ED 출력 기울기 대 TX 출력 파워 측정 그래프이다. ED(100)에 대한 총 선형 레인지(total linear range)는 게인 증폭기 스테이지들 사이에서 4dB보다 더 큰 가변적 중첩을 갖는 60dB이고, 게인 증폭기 스테이지들의 각각은 약 20dB 까지 제공할 수 있다. 상당한 양의 중첩이 폐루프 전력 제어 (CLPC:closed loop power control) 및 다른 캘리브레이션 알고리즘들에 의해 필요로 될 수 있다. 게인 스테이지 설정들은, 그러나, 더 적은 중첩을 가지면서 총 선형 레인지를 증가시키도록 설정될 수 있다.

출력(310)은 전체 게인 스테이지들의 사용을 보여준다. 출력 310에서, ED 증폭기들은 최저의 TX 파워에서 최대 게인을 달성할 수 있다. 출력 320 은 출력 310를 위해 사용된 것보다 적은 하나의 게인 스테이지의 사용을 보여준다. 출력 330은 출력 310를 위해 사용된 것보다 적은 두개의 게인 스테이지들의 사용을 보여준다. 출력 340은 출력 310를 위해 사용된 것보다 적은 세개의 게인 스테이지들의 사용을 보여준다. 마지막으로, 출력 350은 게인을 추가 감소시키기 위해 심지어 클래스-AB 증폭기(116)가 바이패스(bypass)되는 예를 보여주고, 및 따라서 ED 코어(102) 의 전체의 선형 레인지는 이 상황에서 활용될 수 없다. 출력 350 은 더 적은 선형성이 요구되는 더 높은 파워 애플리케이션들을 위한 선택적 설정을 제공할 수 있다.

도면들 17 및 17b 는 각각, (a) 도면들 5 및 9-11 의 ED 출력에서 감지된 예시적인 포락선 그래프; 및 (b) ED의 선형 레인지에 대하여 가변하는 포락선을 가진 ED에 대한 예시적인 진폭-변조된 전압 입력이다. 도 18 은 상이한 프로세스, 전압, 및 온도 (PVT) 코너들을 위한 시뮬레이션 동안의 선형화기(104)를 갖는 ED(100)의 V_out 대 V_in의 예시적인 그래프이다.

상기 설명된 방법들, 디바이스들 및 로직은 하드웨어, 소프트웨어, 또는 하드웨어 및 소프트웨어 둘 모두의 많은 상이한 조합들에서 많은 상이한 방식들로 구현될 수 있다. 예를 들면, 시스템의 전부 또는 일부들은 제어기, 마이크로프로세서, 또는 애플리케이션 특정 집적 회로(ASIC)내에 회로부를 포함할 수 있거나, 또는 단일 집적 회로 상에 결합되거나 또는 다수의 집적 회로들 가운데 분산된 이산 로직 또는 컴포넌트들, 또는 다른 유형들의 아날로그 또는 디지털 회로의 조합으로 구현될 수 있다.

본 발명의 다양한 실시예들이 기술되었지만, 본 발명의 범위 내에서 더 많은 실시예들 및 실행들이 가능한 것은 당업자들에게 자명할 것이다. 따라서, 본 발명은 첨부된 청구항들 및 그 등가물들을 고려하는 것을 제외하고 제한되지 않는다.

Claims (15)

1. 포락선 검출기(envelope detector)에 있어서,
   라디오 주파수 (RF) 신호 입력의 전압 포락선을 감지하기 위한 병렬 감지 트랜지스터들을 포함하는 전압-모드 포락선 검출기 (ED) 코어로서, 상기 RF 신호 입력은 셀룰러 송신기 (TX) 의 출력을 포함하는, 상기 전압-모드 포락선 검출기 코어(core); 및
   상기 포락선 검출기의 총 선형 전압 레인지(total linear voltage range)를 제공하기 위해서 상기 TX 출력 및 상기 ED 코어 사이의 게인 스테이지(gain stage)들에 직렬로 위치된 다수의 전압 증폭기들로서, 상기 다수의 전압 증폭기들 중 최종 전압 증폭기는 상기 ED 코어를 구동시키고 그리고 상기 ED 코어의 전체(full)의 선형 전압 레인지 내에서 동작하도록 구성된 클래스-AB RF 증폭기를 포함하는, 상기 다수의 전압 증폭기들;을 포함하는, 포락선 검출기.
2. 청구항 1에 있어서, 상기 클래스-AB 증폭기는
   일(one) 볼트 피크 또는 그이상까지의 큰 신호 스윙(signal swing)을 취급하도록 구성된, 포락선 검출기.
3. 청구항 1 또는 청구항 2에 있어서, 상기 TX 출력을 수신하는 제 1 게인 스테이지에 위치된 상기 전압 증폭기는 상기 TX 출력에 대하여 과도한 부하 변화들 및 상기 TX 출력에 관한 파워 점프들(power jump)을 방지하기 위한 동작 및 임의의 게인 설정들의 변화들 동안에 상기 TX 출력에 잔류하도록 구성되는, 포락선 검출기.
4. 청구항 1 내지 청구항 3 중 어느 하나의 청구항에 있어서, 상기 총 선형 전압 레인지는 약 60 데시벨 (dB)까지 포함하고 및 상기 ED 코어의 상기 전체의 선형 전압 레인지는 약 20dB까지 포함하는, 포락선 검출기.
5. 청구항 1 내지 청구항 4 중 어느 하나의 청구항에 있어서, 상기 감지 트랜지스터들은 하이-전압 트랜지스터들로서, 상기 하이-전압 트랜지스터들은 로우(low) 서플라이 전압으로 동작되어 상기 트랜지스터들은 큰 전압 스윙들을 확실히 허용할 수 있는, 포락선 검출기.
6. 청구항 1 내지 청구항 5 중 어느 하나의 청구항에 있어서,
   상기 클래스-AB 전압 증폭기는
   상호연결된 드레인(drain)들에서 음의 라디오 주파수 (RF) 출력을 제공하기 위한 상보적(complementary) 제 1 및 제 2 트랜지스터들;을 포함하는, 포락선 검출기.
7. 청구항 1 내지 청구항 6 중 어느 하나의 청구항에 있어서,
   상기 클래스-AB 전압 증폭기는
   상호연결된 드레인들에서 양의 RF 출력을 제공하기 위한 상보적 제 3 및 제 4 트랜지스터들;을 포함하는, 포락선 검출기.
8. 청구항 7에 있어서, 상기 클래스-AB 전압 증폭기는
   상기 차동의 양 및 음의 RF 출력들에 그리고 파워 서플라이 (Vdd)에 연결된 피드백 회로;를 포함하는, 포락선 검출기.
9. 청구항 8 에 있어서, 상기 피드백 회로는 약 절반의 상기 파워 서플라이 (Vdd) 전압을 갖는 상기 양 및 음의 RF 출력들에서 공통 전압(common voltage)을 설정하도록 구성된, 포락선 검출기.
10. 청구항 9 에 있어서, 상기 피드백 회로는 약 절반의 상기 파워 서플라이 (Vdd) 전압을 갖는 상기 양의 및 음의 RF 출력들에서 상기 공통 전압을 설정하도록 구성되어, 상기 양의 및 음의 RF 출력들은 대략 상기 파워 서플라이 전압만큼 큰 레인지를 통하여 스윙(swing)하고, 상기 ED 코어의 상기 전체의 선형 레인지에 걸쳐서 포락선 검출기(ED)코어를 구동시키는, 포락선 검출기.
11. 청구항 8 내지 10 중 어느 하나의 청구항에 있어서, 상기 클래스-AB 증폭기의 상기 피드백 회로는 상기 클래스-AB 증폭기의 두개의 음의 피드백 경로들을 통하여 상기 공통 전압을 제공하도록 구성된, 포락선 검출기.
12. 클래스-AB 전압 증폭기에 있어서,
    상호연결된 드레인(drain)들에서 음의 라디오 주파수 (RF) 출력을 제공하기 위한 상보적(complementary) 제 1 및 제 2 트랜지스터들;
    상호연결된 드레인들에서 양의 RF 출력을 제공하기 위한 상보적 제 3 및 제 4 트랜지스터들;
    양의 RF 입력은 상기 제 1 및 제 2 트랜지스터들의 게이트들과 결합되고 및 음의 RF 입력은 상기 제 3 및 제 4 트랜지스터들의 게이트들과 결합되고;
    양의 바이어스 전압을 상기 제 1 및 제 3 트랜지스터들에 제공하는 제 5 트랜지스터;
    음의 바이어스 전압을 상기 제 2 및 제 4 트랜지스터들에 제공하는 제 6 트랜지스터; 및
    상기 제 5 및 제 6 트랜지스터들에 그리고 상기 차동 양의 및 음의 RF 출력들에 연결된 피드백 회로로서, 상기 피드백 회로는 약 절반의 파워 서플라이 (Vdd) 전압을 갖는 상기 양 및 음의 RF 출력들에서 공통 전압(common voltage)을 설정하도록 구성되어, 상기 양의 및 음의 RF 출력들은 대략 상기 파워 서플라이 전압만큼 큰 레인지를 통하여 스윙하고, 상기 ED 코어의 전체의 선형 레인지에 걸쳐서 포락선 검출기 (ED) 코어를 구동시키는, 상기 피드백 회로를 포함하는, 클래스-AB 전압 증폭기.
13. 청구항 12에 있어서, 상기 제 1 및 제 3 트랜지스터들은 p형 트랜지스터들을 포함하고 그리고 상기 제 2 및 제 4 트랜지스터들은 n형 트랜지스터들을 포함하는, 클래스-AB 전압 증폭기.
14. 청구항 12 또는 청구항 13에 있어서, 상기 제 5 트랜지스터는 Vdd에 연결된 p형 트랜지스터를 포함하고 및 상기 제 6 트랜지스터는 그라운드(ground)에 연결된 n형 트랜지스터를 포함하되, 상기 피드백 회로는,
    바이어스 전류를 상기 제 5 트랜지스터에 제공하기 위해서 서로 직렬로 연결된 제 7 및 제 8 트랜지스터들로서, 상기 바이어스 전류는 상기 양의 바이어스 전압을 조정하고; 상기 제 6 트랜지스터와 상보적이며 그리고 상호 연결된 드레인들을 갖는 제 9 트랜지스터로서, 상기 음의 바이어스 전압은 상기 제 6 트랜지스터의 드레인으로부터 생성되는, 상기 제 9 트랜지스터;
    제 1 임피던스를 통하여 상호연결된 드레인들을 갖는 상보적 제 10 및 제 11 트랜지스터들로서, 상기 제 11 트랜지스터의 드레인은 상기 제 7 트랜지스터의 게이트를 구동시키고 및 상기 제 10 트랜지스터의 드레인은 상기 제 8 트랜지스터의 게이트를 구동시켜서, 상기 제 5 트랜지스터의 상기 바이어스 전류를 조정하는, 상보적인 상기 제 10 및 제 11 트랜지스터들;
    상기 제 9 및 상기 제 11 트랜지스터들의 소스들은 상호연결되고 및 상기 제 6 및 제 10 트랜지스터들의 소스들은 상호 연결되고; 및
    상기 양의 및 음의 RF 출력들의 조합으로부터 유도된 직류 전압 (DC) 출력은 상기 제 11 트랜지스터의 게이트를 구동시키는, 클래스-AB 전압 증폭기.
15. 포락선 검출기를 위한 클래스-AB 전압 증폭기의 피드백 회로에 있어서,
    상기 클래스-AB 전압 증폭기의 제 1 쌍의 차동 트랜지스터들을 구동시키기 위해서 양의 바이어스 전압을 제공하는 제 1 트랜지스터;
    바이어스 전류를 상기 제 1 트랜지스터에 제공하기 위해서 서로 직렬로 연결된 제 2 및 제 3 트랜지스터들로서, 상기 바이어스 전류는 상기 양의 바이어스 전압을 조정하는, 상기 제 2 및 제 3 트랜지스터들; 및
    임피던스를 통하여 상호 연결된 드레인들을 갖는 제 4 및 제 5 상보적 트랜지스터들로서, 상기 제 5 트랜지스터의 드레인은 상기 클래스-AB 전압 증폭기의 제 2 쌍의 차동 트랜지스터들을 구동시키는 음의 바이어스 전압을 생성하도록 구성되고, 그리고 상기 제 4 트랜지스터의 게이트는 양의 및 음의 파워 서프라이들 (Vdd 및 Vss)사이의 전압 분배기의 출력 (Cmref)에 의해 제어되는, 상기 제 4 및 제 5 상보적 트랜지스터;를 포함하는, 피드백 회로.

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