KR20140028751A - Method for manufacturing semiconductor device with node array - Google Patents

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Abstract

Disclosed is a method for manufacturing a semiconductor device that includes forming a preliminary mask pattern according to a layout where wave line patterns including connecting bar pattern portions which connects the main pattern portions on an etch object layer are arranged in a line; providing the arrangement of additional space portions by removing the main pattern portions after a node separation wall is formed in a sidewall; and arranging the nodes which etch the etch object layer using the node separation wall as a barrier.

Description

노드 배열을 포함하는 반도체 소자 제조 방법{Method for manufacturing semiconductor device with node array}A method for manufacturing a semiconductor device including a node array {Method for manufacturing semiconductor device with node array}

본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 미세 크기의 전극 노드(node) 배열을 포함하는 반도체 소자의 제조 방법에 관한 것이다. The present application relates to a semiconductor technology, and more particularly, to a method for manufacturing a semiconductor device including an electrode node array of a fine size.

메모리(memory) 소자와 같은 반도체 소자의 집적도가 증가되고 기술 단계(technology)가 점차 축소(shrink)됨에 따라, 20㎚ 이하 급 디램(DRAM) 반도체 소자의 개발이 시도되고 있다. 반도체 소자의 메모리 회로를 이루는 전극 노드(node)와 같은 구성 요소들의 크기가 축소되며, 이들 전극 노드들을 보다 제한된 면적에 보다 많이 밀집시키면서 개별 전극의 크기를 보다 크게 확보하고자 노력하고 있다.As the degree of integration of semiconductor devices such as memory devices increases and technology gradually shrinks, development of DRAM semiconductor devices of 20 nm or less is attempted. The size of components such as electrode nodes constituting a memory circuit of a semiconductor device is reduced, and efforts are made to secure larger sizes of individual electrodes while densifying these electrode nodes in a more limited area.

디램 반도체의 단위 셀 메모리(cell memory)를 이루는 셀 커패시터 및 셀 트랜지스터를 포함하여 이루어질 수 있다. 반도체 소자의 크기가 점차 작아지며, 디램 메모리 셀(memory cell)에 대한 센싱 마진(sensing margin)이 감소하고 있어, 이를 보완하고자 셀 커패시터(cell capacitor)의 커패시턴스(capacitance)를 더 확보하는 방법을 개발하고자 노력하고 있다. 제한된 반도체 기판 면적 내에 보다 높은 커패시턴스를 확보하기 위해서, 커패시터의 스토리지 노드(storage node)의 높이를 증가시키려하고 있으나, 공정 한계에 의해 스토리지 노드의 높이를 증가시키는 데 제약들이 유발되고 있다. A cell capacitor and a cell transistor constituting a unit cell memory of the DRAM semiconductor may be included. As semiconductor devices become smaller in size and sensing margins for DRAM memory cells are decreasing, a method of securing more capacitance of a cell capacitor is developed to compensate for this. I'm trying to. In order to secure higher capacitance within the limited semiconductor substrate area, the height of the storage node of the capacitor is being increased, but process limitations cause constraints to increase the height of the storage node.

커패시터의 높이가 높아지며, 커패시터를 형성하는 식각 과정에서의 공정 마진(etch margin)이 협소해지고, 커패시터의 스토리지 노드의 컨택 마진(contact margin) 또한 협소해질 수 있다. 스토리지 노드를 위한 몰드층(mold layer)을 관통하는 관통홀(through hole)이 오픈(open)되지 못하는 불량 또한 빈번해질 수 있다. 스토리지 노드의 높이가 높아지며, 몰드층을 제거하는 과정에서 스토리지 노드가 쓰러지거나 기울어지는 리닝(leaning) 현상도 빈번해질 수 있다. 이러한 공정 상의 제약에 의해 커패시터의 스토리지 높이를 증가시키기가 어려워지고 있다. 이에 따라, 스토리지 노드의 크기를 증가시켜 커패시턴스를 개선하고자 하는 시도들이 고려될 수 있다. 스토리지 노드들이 보다 밀집되어 배열되면서도 개별 스토리지 노드의 크기를 증가시킬 수 있는 패터닝(patterning) 기술의 개발이 요구되고 있다. As the height of the capacitor increases, the process margin during the etching process of forming the capacitor may be narrowed, and the contact margin of the storage node of the capacitor may also be narrowed. Defects that do not open through holes through the mold layer for the storage node may also become frequent. As the height of the storage node increases, the storage node may collapse or lean while the mold layer is removed. These process constraints make it difficult to increase the storage height of capacitors. Accordingly, attempts to improve the capacitance by increasing the size of the storage node can be considered. There is a demand for the development of a patterning technique that can increase the size of individual storage nodes while arranging the storage nodes more densely.

본 출원은 커패시터의 스토리지 노드(storage node)의 크기를 증가시켜 스토리지 노드의 표면적을 증가시킬 수 있어, 커패시터의 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 반도체 소자 제조 방법을 제시하고자 한다. The present application is to increase the size of the storage node (storage node) of the capacitor to increase the surface area of the storage node, to propose a semiconductor device manufacturing method that can ensure a larger capacitance of the capacitor (capacitance).

본 출원의 일 관점은, 반도체 기판 상에 식각 대상층을 형성하는 단계; 상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계; 상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계; 상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계; 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계; 및 상기 관통홀들 각각에 위치하는 노드(node)들의 배열을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다. One aspect of the present application, forming an etching target layer on a semiconductor substrate; Preliminary along a layout in which wave line patterns including connecting bar pattern portions connecting between main pattern portions on the etch target layer are arranged side by side Forming a mask pattern; Forming a node separation wall attached to a sidewall of the preliminary mask pattern to provide an arrangement of main space portions respectively located at both sides of the connection bar pattern portion; Removing the main pattern portions to provide an arrangement of additional space portions that are isolated from the main space portions by the node separation barrier; An etching step of forming an array of through holes penetrating through the etching target layer by using the node separation barrier as a barrier; And forming an array of nodes positioned in each of the through-holes.

본 발명의 다른 일 관점은, 반도체 기판 상에 식각 대상층을 형성하는 단계; 상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계; 상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계; 상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계; 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계; 상기 관통홀의 프로파일(profile)을 따르는 커패시터의 스토리지 노드(storage node of capacitor)들 배열을 형성하는 단계; 상기 식각 대상층을 선택적으로 제거하는 단계; 및 상기 스토리지 노드를 덮는 유전층 및 플레이트 노드(plate node)를 형성하여 커패시터들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다. Another aspect of the invention, forming an etching target layer on a semiconductor substrate; Preliminary along a layout in which wave line patterns including connecting bar pattern portions connecting between main pattern portions on the etch target layer are arranged side by side Forming a mask pattern; Forming a node separation wall attached to a sidewall of the preliminary mask pattern to provide an arrangement of main space portions respectively located at both sides of the connection bar pattern portion; Removing the main pattern portions to provide an arrangement of additional space portions that are isolated from the main space portions by the node separation barrier; An etching step of forming an array of through holes penetrating through the etching target layer by using the node separation barrier as a barrier; Forming an array of storage nodes of capacitors along the profile of the through hole; Selectively removing the etching target layer; And forming capacitors by forming a dielectric layer and a plate node covering the storage node.

상기 연결바 패턴부는 상기 메인 패턴부의 선폭 보다 좁은 선폭을 가질 수 있다. The connection bar pattern part may have a line width narrower than the line width of the main pattern part.

상기 웨이브 라인 패턴(wave line pattern)은 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이에 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)가 제공되도록 상기 다른 웨이브 라인 패턴에 이격되어 배치될 수 있다. The wave line pattern may include a bar space portion provided with a line width narrower than the line width of the main space portion between the main pattern portion and the main pattern portion of another neighboring wave line pattern. The lines may be spaced apart from each other.

상기 노드 분리 격벽(node separation wall)은 상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리할 수 있다. The node separation wall may fill the bar space part to isolate two neighboring main space parts from each other.

상기 노드 분리 격벽(node separation wall)은 상기 바 스페이스부를 채우도록 상기 바 스페이스부의 선폭 크기의 1/2배 보다 넓은 선폭을 가지게 형성될 수 있다. The node separation wall may be formed to have a line width wider than 1/2 the line width of the bar space portion to fill the bar space portion.

상기 메인 패턴부는 사각형, 마름모, 원형, 타원형, 장방형 또는 십자형 도형을 포함하도록 설계될 수 있다. The main pattern portion may be designed to include a quadrangle, rhombus, circle, oval, rectangle or cross shape.

상기 메인 패턴부들을 제거하는 단계는 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고, 상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류할 수 있다. The removing of the main pattern portions may include etching the preliminary mask pattern using the node isolation barrier as a barrier, and the connection bar pattern portion is sandwiched by the node isolation barrier and neighbors. The two additional space portions may remain to insulate each other.

상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고, 상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행될 수 있다. Before forming the preliminary mask pattern, forming a main mask layer having the node isolation barrier and an etch selectivity between the preliminary mask pattern and the etching target layer; And etching the main mask layer using the node isolation barrier as a barrier to form a main mask according to the layout of the node isolation barrier, wherein the etching step uses the main mask as a barrier. Can be performed.

상기 메인 마스크는 실리콘 질화물층을 포함하여 형성되고, 상기 노드 분리 격벽은 극저온 산화물(ULTO)층을 포함하여 형성되고, 상기 에비 마스크 패턴은 스핀온카본(SOC)층을 포함하여 형성될 수 있다. The main mask may include a silicon nitride layer, the node isolation barrier may include a cryogenic oxide (ULTO) layer, and the evi mask pattern may include a spin on carbon (SOC) layer.

상기 관통홀은 상기 연결바 패턴부에 의해 영향을 받아 마름모 또는 타원 형상을 가지게 형성될 수 있다. The through hole may be formed to have a rhombus or ellipse shape by being affected by the connection bar pattern part.

상기 노드(node)는 상기 관통홀의 프로파일(profile)을 따르는 실린더(cylinder) 형상 또는 필라(pilla) 형상으로 형성될 수 있다. The node may be formed in a cylinder shape or a pillar shape along a profile of the through hole.

상기 예비 마스크 패턴(mask pattern)을 형성하는 단계는 상기 식각 대상층 상에 예비 마스크층을 형성하는 단계; 상기 연결바 패턴부의 선폭이 상기 메인 패턴부의 선폭 보다 좁게 상기 웨이브 라인 패턴을 설계(design)하는 단계; 상기 웨이브 라인 패턴의 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이의 이격 부분이 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)를 제공되도록 상기 웨이브 라인 패턴들을 반복 배치한 레이아웃을 얻는 단계; 및 상기 웨이브 라인 패턴들의 레이아웃을 리소그래피(lithography) 과정으로 상기 예비 마스크층에 패턴 전사하는 단계를 포함할 수 있다. The forming of the preliminary mask pattern may include forming a preliminary mask layer on the etching target layer; Designing the wave line pattern such that the line width of the connection bar pattern portion is narrower than the line width of the main pattern portion; The wave line patterns may be provided such that a spaced portion between the main pattern portion of the wave line pattern and the main pattern portion of another neighboring wave line pattern provides a bar space portion with a line width narrower than the line width of the main space portion. Obtaining a layout arranged repeatedly; And pattern transferring the layout of the wave line patterns to the preliminary mask layer by a lithography process.

상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고, 상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행될 수 있다. Before forming the preliminary mask pattern, forming a main mask layer having the node isolation barrier and an etch selectivity between the preliminary mask pattern and the etching target layer; And etching the main mask layer using the node isolation barrier as a barrier to form a main mask according to the layout of the node isolation barrier, wherein the etching step uses the main mask as a barrier. Can be performed.

상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 식각 대상층과 상기 예비 마스크 패턴 사이에 상기 스토리지 노드를 잡아 고정할 부유 고정층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming a floating pin layer to hold and hold the storage node between the etching target layer and the preliminary mask pattern before the forming of the preliminary mask pattern.

상기 식각 대상층을 선택적으로 제거하는 단계는 상기 부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 식각 대상층의 일부를 노출하는 윈도(window)를 형성하는 단계; 및 상기 윈도를 통해 상기 식각 대상층을 선택적으로 제거하는 단계를 포함할 수 있다. Selectively removing the etch target layer may include selectively removing a portion of the floating pinned layer to form a window exposing a portion of the etch target layer below; And selectively removing the etching target layer through the window.

상기 윈도(window)를 형성하는 단계는 상기 스토리지 노드들을 덮어 보호하는 식각 마스크층을 형성하는 단계; 상기 식각 마스크층 상에 상기 윈도에 중첩되는 부분을 열어주는 부유 고정층 마스크를 형성하는 단계; 및 상기 부유 고정층 마스크를 배리어로 이용하여 상기 식각 마스크층 부분 및 하부의 상기 부유 고정층 부분을 선택적으로 식각 제거하는 단계를 포함할 수 있다. The forming of the window may include forming an etch mask layer covering and protecting the storage nodes; Forming a floating pinned layer mask on the etch mask layer to open a portion overlapping the window; And selectively etching away the etch mask layer portion and the floating pinned layer portion below using the floating pinned layer mask as a barrier.

상기 스토리지 노드들을 형성하는 단계는 상기 관통홀의 프로파일(profile)을 따르는 스토리지 노드층을 증착하는 단계; 상기 관통홀 내의 상기 스토리지 노드층 부분을 덮어 보호하고 상기 식각 대상층 상을 덮는 상기 스토리지 노드층 부분을 노출하는 보호층을 형성하는 단계; 및 상기 스토리지 노드층의 상기 보호층에 노출된 부분을 제거하는 단계를 포함할 수 있다. The forming of the storage nodes includes depositing a storage node layer along a profile of the through hole; Forming a protective layer covering and protecting the storage node layer portion in the through hole and exposing the portion of the storage node layer covering the etch target layer; And removing a portion exposed to the protective layer of the storage node layer.

본 출원의 실시예에 따르면 커패시터의 스토리지 노드(storage node)가 차지하는 면적의 크기를 증가시킬 수 있다. 셀 커패시터의 스토리지 노드(storage node)의 높이가 제한되어도, 단위 면적 당 스토리지 노드가 차지하는 면적을 증가시킬 수 있어, 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 커패시터 제조 방법을 제시할 수 있다. 커패시턴스의 확보에 의해 커패시터의 스토리지 노드의 높이를 상대적으로 낮출 수 있어, 스토리지 노드를 패터닝할 때의 공정 마진을 보다 크게 확보할 수 있고, 스토리지 노드가 쓰러지거나 기울러지는 리닝 현상 또는 콘택 오픈 불량(contact open failure)과 같은 공정 불량을 유효하게 억제할 수 있다. According to the exemplary embodiment of the present application, the size of the area occupied by the storage node of the capacitor may be increased. Even if the height of the storage node of the cell capacitor is limited, the area occupied by the storage node per unit area can be increased, thereby providing a capacitor manufacturing method capable of securing a larger capacitance. By securing the capacitance, the height of the storage node of the capacitor can be relatively lowered, so that the process margin when patterning the storage node can be secured, and the lining phenomenon or contact open failure (falling or tilting of the storage node) can be achieved. Process failures such as contact open failures can be effectively suppressed.

도 1 및 도 21은 본 출원의 실시예에 따른 반도체 소자 제조 방법을 보여주는 도면들이다.1 and 21 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present application.

본 출원은 웨이브 라인(wave line) 패턴들이 상호 이격된 배열의 예비 마스크 레이아웃(mask layout)을 이용하는 패턴 형성 과정을 수행하여 예비 마스크(mask) 패턴을 형성하고, 예비 마스크 패턴의 측벽에 스페이서(spacer) 형태로 노드 분리 격벽(node separating wall)을 형성한 후, 노드 분리 격벽를 이용하는 식각 과정으로 노드(node)들의 배열을 제공하는 메인 마스크(maim mask)를 형성하는 반도체 소자 제조 방법을 제시한다. 웨이브 라인 패턴들은 선폭(CD: Critical Dimension)이 상대적으로 큰 부분인 메인 패턴(main pattern)들 사이에 이들을 연결하는 상대적으로 좁은 선폭의 연결바(connecting bar) 패턴들이 배치되어, 라인 패턴의 측벽이 웨이브(wave)를 가지는 형상으로 형성된 라인 형상의 패턴을 의미하며, 그 평면적 형상은 아령 형태 또는 도그본(dog bone) 형태들이 반복된 라인(line) 패턴 형태일 수 있다. The present application forms a preliminary mask pattern by performing a pattern forming process using a preliminary mask layout of an array in which wave line patterns are spaced apart from each other, and forms a spacer on a sidewall of the preliminary mask pattern. A method of fabricating a semiconductor device for forming a main mask for providing an array of nodes by forming a node separating wall in the form of a) and then performing an etching process using the node separating partition. The wave line patterns have relatively narrow line width connecting bar patterns arranged between the main patterns having a relatively large critical dimension (CD), so that the sidewalls of the line pattern It refers to a line-shaped pattern formed in the shape having a wave (wave), the planar shape may be in the form of a line (line) pattern in which the dumbbell form or dog bone (dog bone) form is repeated.

노드 분리 격벽 또는 메인 마스크에 의해 제공되는 노드의 평면 형상은, 연결바가 메인 패턴의 상하에 위치하여 메인 패턴의 이미지(image)가 패턴 전사될 때 영향을 주어 좌우 보다는 상하로 늘려진 형상, 예컨대 오벌(oval) 또는 마름모 형상을 가질 수 있다. 노드가 마름모 형상을 가지게 유도될 수 있어, 노드와 이웃하는 노드가 보다 더 가까이 배치되어 노드들의 배열 밀집도가 증가될 수 있고, 개별 노드가 차지하는 면적 및 크기의 증가가 유도될 수 있다. 디램 메모리 소자의 커패시터의 스토리지 노드를 형성할 경우, 스토리지 노드의 크기가 증가될 수 있어 스토리지 노드의 표면적 증가 및 커패시턴스의 증가를 유도할 수 있다. 상전이 소자(PCRAM)나 저항 메모리 소자(ReRAM)과 같이 저항 변화를 이용한 비휘발성 메모리 소자의 경우, 저항 소자의 전극을 보다 밀집되게 배열시키는 데 적용될 수 있다. The planar shape of the node provided by the node separation barrier or main mask is influenced when the connecting bar is positioned above and below the main pattern and the image of the main pattern is transferred to the pattern, such as an oval. It may have an oval or rhombus shape. Nodes can be induced to have a rhombus shape, so that nodes and neighboring nodes can be placed closer together, increasing the array density of nodes, and increasing the area and size occupied by individual nodes. When the storage node of the capacitor of the DRAM memory device is formed, the size of the storage node may be increased, thereby inducing an increase in surface area and capacitance of the storage node. In the case of a nonvolatile memory device using a resistance change, such as a phase change device (PCRAM) or a resistive memory device (ReRAM), it may be applied to more densely arrange electrodes of the resistor.

설명의 기재에서 "제1" 또는 "제2" 등의 기재는 부재의 구별을 위한 것으로 순서나 부재를 특별히 한정하기 위해 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 본 출원의 실시예를 디램 소자의 셀 커패시터의 스토리지 노드들의 배열을 형성하는 과정을 예시하여 설명하지만, 노드들의 배열을 적용하는 반도체 소자에서 본 출원의 공정 과정이 적용될 수 있다. In the description, the descriptions such as "first" or "second" are for distinguishing the members and are not used to specifically limit the order or the members. In addition, the description to be located "above" or "below" of a member means a relative positional relationship, and does not limit the specific case where another member is further introduced into the interface directly or between the members. Although an embodiment of the present application is described with reference to a process of forming an array of storage nodes of a cell capacitor of a DRAM device, the process of the present application may be applied to a semiconductor device to which the array of nodes is applied.

도 1은 반도체 소자의 커패시터의 스토리지 노드(storage node: 11, 13)의 배열 레이아웃(layout 10)을 보여준다. 커패시터의 스토리지 노드(11, 13)들은 제한된 반도체 기판의 표면적 내에 밀집된 배열을 이루게 레이아웃 설계된다. 제1스토리지 노드(11)들이 일정 방향으로 제1열을 이루게 배치되고, 제2스토리지 노드(13)들이 제1스토리지 노드(11)에 대해 사선 방향에 위치하게 배치되어 제1열 옆에 제2열을 이루게 배치될 수 있다. 이러한 제1스토리지 노드(11)의 제1열과 제2스토리지 노드(13)의 제2열이 반복 배치되어 스토리지 노드(11, 13)의 배열 레이아웃(10)이 설계될 수 있다. FIG. 1 illustrates an array layout of storage nodes 11 and 13 of a capacitor of a semiconductor device. The storage nodes 11, 13 of the capacitor are designed to form a dense arrangement within the surface area of the limited semiconductor substrate. The first storage nodes 11 are arranged in a first row in a predetermined direction, and the second storage nodes 13 are disposed in an oblique direction with respect to the first storage node 11 to be arranged next to the first column. It may be arranged in a row. The first column of the first storage node 11 and the second column of the second storage node 13 may be repeatedly arranged to design the arrangement layout 10 of the storage nodes 11 and 13.

도 2는 스토리지 노드 형성을 위한 예비 마스크의 설계 레이아웃(20)을 보여준다. 스토리지 노드의 배열 레이아웃(도 1의 10)에서 어느 하나의 스토리지 노드의 열, 예컨대, 제1스토리지 노드(11)의 제1열의 형상을 제공하도록 예비 마스크의 설계 레이아웃(20)을 설계한다. 예비 마스크의 설계 레이아웃(20)은 웨이브 라인(wave line) 패턴(23, 25)들이 상호 이격되어 배열된 레이아웃으로 설계될 수 있다. 2 shows a design layout 20 of a preliminary mask for forming a storage node. The design layout 20 of the preliminary mask is designed to provide the shape of a row of one storage node, for example, the first row of the first storage node 11, in an array layout of the storage nodes (10 in FIG. 1). The design layout 20 of the preliminary mask may be designed in a layout in which wave line patterns 23 and 25 are spaced apart from each other.

제1스토리지 노드(11)에 해당되는 위치에 제1스토리지 노드(11)을 형상을 제공하기 위한 메인 패턴부(main pattern portion: 23)들을 배치하고, 메인 패턴부(23)들 사이를 이어주는 라인(line)형상의 연결바 패턴부(connecting bar pattern portion: 25)를 배치한다. 메인 패턴부(23)는 제1스토리지 노드(11)의 형상을 제공하는 주된 패턴이므로, 연결바 패턴부(25)에 비해 넓은 선폭(CD: Critical Dimension)을 가지는 패턴으로 설계되고, 연결바 패턴부(25)는 상대적으로 좁은 선폭을 가지는 라인으로 설계될 수 있다. 메인 패턴부(23) 및 연결바 패턴부(25)가 라인의 연장 방향으로 반복 배치되게 설계되므로, 전체적인 형상은 넓은 선폭 부분과 좁은 선폭 부분이 반복된 형상으로 웨이브(wave) 라인 형상의 웨이브 라인 패턴(23, 25)이 설계될 수 있다. Lines arranging main pattern portions 23 for providing the shape of the first storage node 11 at positions corresponding to the first storage nodes 11 and connecting the main pattern portions 23. A connecting bar pattern portion 25 of a line shape is disposed. Since the main pattern part 23 is a main pattern providing the shape of the first storage node 11, the main pattern part 23 is designed in a pattern having a wider line width (CD) than the connection bar pattern part 25. The part 25 may be designed as a line having a relatively narrow line width. Since the main pattern portion 23 and the connecting bar pattern portion 25 are designed to be repeatedly arranged in the extending direction of the line, the overall shape is a wave line in which the wide line width portion and the narrow line width portion are repeated. Patterns 23 and 25 can be designed.

웨이브 라인 패턴(23, 25)의 라인 연장 방향에 수직한 방향, 예컨대 측 방향으로 반복 배치되게 설계될 수 있다. 웨이브 라인 패턴(23, 25)의 설계 레이아웃(20)은 리소그래피 과정(lithography process)에서 노광 광원에 이미지(image)를 제공하는 포토 마스크(photo mask)을 제작하는 데 사용될 수 있으며, 웨이브 라인 패턴(23, 25)은 이미지를 제공하기 위해 하부층(21) 상에 형성되는 이미지 피처(image featrue)로 실제 구현될 수 있다. 포토 마스크가 투명한 기판 상에 크롬(Cr)층과 같은 차광층을 포함하여 구성될 때, 이미지 피처는 크롬층의 패턴으로 이루어질 수 있고, 하부층(21)은 크롬층 패턴에 의해 노출되는 투명한 기판 부분으로 이루어질 수 있다. EUV 마스크의 경우, 이미지 피처는 EUV 흡수층 패턴으로 이루어지고 하부층(21)은 반사 거울층 부분으로 이루어질 수 있다. It may be designed to be repeatedly arranged in a direction perpendicular to the line extending direction of the wave line patterns 23 and 25, for example, in a lateral direction. The design layout 20 of the wave line patterns 23 and 25 can be used to fabricate a photo mask that provides an image to an exposure light source in a lithography process. 23 and 25 may be actually implemented with image featrue formed on the underlying layer 21 to provide an image. When the photomask comprises a light shielding layer, such as a chromium (Cr) layer, on a transparent substrate, the image feature may be in a pattern of chromium layers, and the lower layer 21 is a transparent substrate portion exposed by the chromium layer pattern. Can be made. In the case of an EUV mask, the image feature may consist of an EUV absorbing layer pattern and the bottom layer 21 may consist of a reflective mirror layer portion.

웨이브 라인 패턴(23, 25)들 사이 부분은 제2스토리지 노드(도 1의 13)의 제2배열을 형상을 제공하게 설계된다. 웨이브 라인 패턴(23, 25)들의 연결바 패턴부(25)들 사이의 메인 스페이스부(main spacing portion: 27)는 제2스토리지 노드(13)의 형상을 제공하는 공간으로 설계되고, 메인 패턴부(23)들 사이의 바 스페이스부(bar spacing portion: 22)는 상하 방향으로 반복 배치된 메인 스페이스부(27)들 사이를 연결하는 바 형태 또는 라인 형태의 스페이스 부분으로 설계될 수 있다. The portion between the wave line patterns 23, 25 is designed to provide a shape for the second array of second storage nodes (13 in FIG. 1). The main spacing portion 27 between the connecting bar pattern portions 25 of the wave line patterns 23 and 25 is designed as a space providing the shape of the second storage node 13, and the main pattern portion The bar spacing portion 22 between the portions 23 may be designed as a bar portion or a line portion that connects the main space portions 27 repeatedly arranged in the vertical direction.

제1스토리지 노드(11)와 제2스토리지 노드(13)가 실질적으로 동일한 형상으로 구현되는 것이 유효할 것이므로, 메인 스페이스부(27)는 메인 패턴부(23)와 대등하거나 실질적으로 동일한 형상 레이아웃으로 설계되고, 바 스페이스부(22)는 연결바 패턴부(25)와 대등하거나 실질적으로 동일한 형상 레이아웃으로 설계될 수 있다. 웨이브 라인 패턴(23, 25)의 레이아웃을 따라 반도체 기판 상에 실제 형성될 예비 마스크 패턴의 측벽에 노드 분리 격벽이 스페이서(spacer) 형태로 부착될 것이므로, 노드 분리 격벽의 선폭을 고려하여 바 스페이스부(22)의 수평 방향의 선폭이 연결바 패턴부(25)의 선폭보다 더 크게 설계될 수도 있다. 이 경우 메인 스페이스부(27)의 수평 방향의 선폭 또한 메인 패턴부(23)의 선폭보다 다소 더 크게 설계될 수 있다. 예컨대, 노드 분리 격벽의 선폭의 2배 정도로 바 스페이스부(22)의 선폭이 설정될 수 있고, 연결바 패턴부(25)는 제2스페이스부(22)의 선폭의 1/2배 또는 그 이하로 설정될 수도 있다. Since it is effective that the first storage node 11 and the second storage node 13 are implemented in substantially the same shape, the main space portion 27 has a shape layout that is equivalent to or substantially the same as the main pattern portion 23. The bar space portion 22 may be designed in a shape layout that is equivalent to or substantially the same as the connecting bar pattern portion 25. Since the node isolation barrier is attached to the sidewall of the preliminary mask pattern to be actually formed on the semiconductor substrate along the layout of the wave line patterns 23 and 25 in the form of a spacer, the bar space portion is considered in consideration of the line width of the node isolation barrier. The line width in the horizontal direction of 22 may be designed to be larger than the line width of the connecting bar pattern portion 25. In this case, the line width in the horizontal direction of the main space portion 27 may also be designed to be somewhat larger than the line width of the main pattern portion 23. For example, the line width of the bar space portion 22 may be set to about twice the line width of the node separation partition, and the connecting bar pattern portion 25 may be 1/2 or less of the line width of the second space portion 22. May be set.

예비 마스크의 설계 레이아웃(20)은 웨이브 라인 패턴(23, 25)을 설계하고 라인 연장 방향에 대해 수직한 방향인 수평 방향으로 웨이브 라인 패턴(23, 25)을 일정 간격 이격시켜 반복 배치함으로써 구현될 수 있다. 이때, 웨이브 라인 패턴(23, 25)은 메인 패턴부(23)와 연결바 패턴부(25)의 선폭이 상호 다르므로, 마치 아령 형상 또는 도그본 형상이 반복된 라인 패턴으로 설정될 수 있다. 이후에, 예비 마스크의 설계 레이아웃(20)을 따르는 이미지 피처를 제공하는 포토 마스크를 제작하고, 포토 마스크를 이용하는 리소그래피 공정으로 예비 마스크를 반도체 기판 상에 형성하는 과정을 수행한다. 메인 패턴부(23)는 도 2에 제시된 바와 같이 십자 형상(cross type)으로 설계될 수 있으며, 메인 패턴부(23)에 의해 반도체 기판 상에 형성될 패턴 형상이 오벌(oval) 형상 또는 마름모 형상 또는 이들 형상에 유사한 환형체(annuli) 형상을 가지게 유도하는 데 유효하다. 그럼에도 불구하고, 메인 패턴부(23)의 형상은 도 3에 제시된 바와 같이 정사각형 또는 라인 연장 방향으로 긴 장방형과 같은 사각 형상(24)으로 설계되거나, 또는 도 4에 제시된 바와 같이 원형(26) 또는 라인 연장 방향으로 긴 타원형으로 설계되거나 또는 도 5에 제시된 바와 같은 마름모(28) 형상으로 설계될 수도 있다. The design layout 20 of the preliminary mask may be implemented by designing the wave line patterns 23 and 25 and repeatedly placing the wave line patterns 23 and 25 at regular intervals in a horizontal direction that is perpendicular to the line extension direction. Can be. In this case, since the line widths of the main pattern portion 23 and the connection bar pattern portion 25 are different from each other, the wave line patterns 23 and 25 may be set to a line pattern in which a dumbbell shape or a dogbone shape is repeated. Thereafter, a photomask is provided that provides an image feature along the design layout 20 of the preliminary mask, and a lithography process using the photomask is performed to form the preliminary mask on the semiconductor substrate. The main pattern part 23 may be designed in a cross type as shown in FIG. 2, and the pattern shape to be formed on the semiconductor substrate by the main pattern part 23 may have an oval shape or a rhombus shape. Or to induce an annuli shape similar to these shapes. Nevertheless, the shape of the main pattern portion 23 is designed as a square or a rectangular shape 24 such as a square or a long rectangle in a line extending direction as shown in FIG. 3, or a circular 26 or as shown in FIG. 4. It may be designed as a long oval in the line extending direction or as a rhombus 28 shape as shown in FIG. 5.

도 6은 스토리지 노드를 위한 층스택(layered stack)을 형성하는 과정을 보여준다. 도 6은 도 2의 A-A', B-B' 및 C-C' 절단선에 해당되는 단면 형상들을 개략적으로 도시하고 있다. 실리콘(Si) 기판과 같은 반도체 기판(100) 상에 식각 대상층으로 커패시터의 스토리지 노드를 위한 형틀(template) 또는 몰드(mold)를 위한 몰드층(230)을 형성한다. 몰드층(230)은 식각 대상층(etch target layer)으로 형성될 수 있다. 반도체 기판(100)에는 디램(DRAM) 소자와 같은 메모리(memory) 소자의 경우에, 커패시터와 함께 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor) 트랜지스터 구조(도시되지 않음)가 형성될 수 있다. 트랜지스터 구조를 덮는 절연층(110)이 반도체 기판(100) 상에 형성되고, 절연층(110)을 관통하여 셀 트랜지스터에 전기적으로 연결되는 연결 콘택(contact: 120)이 형성될 수 있다. 연결 콘택(120)은 도전성 폴리 실리콘층과 같은 도전층을 포함하여 형성될 수 있다. 연결 콘택(120)은 스토리지 노드와 반도체 기판(100)을 전기적 또는 신호적으로 접속하도록 형성될 수 있다. 6 shows a process of forming a layered stack for a storage node. FIG. 6 schematically illustrates cross-sectional shapes corresponding to cut lines A-A ', B-B', and C-C 'of FIG. 2. A mold layer 230 for a storage node of a capacitor or a mold layer 230 for a mold is formed on the semiconductor substrate 100, such as a silicon (Si) substrate, as an etching target layer. The mold layer 230 may be formed as an etch target layer. In the semiconductor substrate 100, in the case of a memory device such as a DRAM device, a cell transistor transistor structure (not shown) constituting a memory cell together with a capacitor is formed. Can be. An insulating layer 110 covering the transistor structure may be formed on the semiconductor substrate 100, and a connection contact 120 may be formed through the insulating layer 110 to be electrically connected to the cell transistor. The connection contact 120 may include a conductive layer such as a conductive polysilicon layer. The connection contact 120 may be formed to electrically or signally connect the storage node to the semiconductor substrate 100.

절연층(110) 상에 연결 콘택(120)을 덮는 몰드층(230: 231, 235)를 형성할 수 있다. 몰드층(230)과 절연층(110)의 계면에 스토리지 노드에 형상을 부여하는 관통홀(through hole)을 형성하는 식각 과정 및 스토리지 노드 형성 후 몰드층(230)을 제거하는 습식 식각을 이용한 제거 과정, 예컨대, 딥 아웃(dip out) 과정에서 식각 종료점 또는 절연층(110)을 보호하는 보호층으로 이용될 식각 정지층(etch stop layer: 210)을 형성할 수 있다. 식각 정지층(210)은 관통홀을 형성하는 식각 과정에서 식각 종료점을 제공하도록, 몰드층(230)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다. Mold layers 230 (231 and 235) covering the connection contact 120 may be formed on the insulating layer 110. An etching process for forming a through hole at the interface between the mold layer 230 and the insulating layer 110 to form a through hole, and a wet etching process for removing the mold layer 230 after the storage node is formed. An etch stop layer 210 may be formed to be used as a protective layer protecting the etch endpoint or the insulating layer 110 in a process, for example, a dip out process. The etch stop layer 210 is an insulating material having an etching selectivity with a silicon oxide (SiO 2 ) layer constituting the mold layer 230 to provide an etch end point in the etching process of forming the through hole, for example, silicon nitride (Si). 3 N 4 ) may be formed to a thickness of 200 μs to 1000 μs.

식각 정지층(210) 상에 스토리지 노드에 형상을 부여하기 위한 몰드층(230)을 희생층으로 형성한다. 몰드층(230)은 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass)층을 포함하는 제1몰드층(231) 및 플라즈마 개선 테스라에틸올쏘실리케이트(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층을 포함하는 제2몰드층(235)의 이중층을 포함하여 형성할 수 있다. 제1 및 제2몰드층(231, 235)은 실리콘 산화물층을 기본으로 하지만, 관통홀을 형성하는 식각 과정에서 서로 다른 식각율을 나타낼 수 있는 절연 물질의 층들로 형성될 수 있다. PSG층은 PE-TEOS층에 비해 식각율이 상대적으로 높게 나타날 수 있어, 관통홀의 바닥 부분의 선폭을 확보하는 데 유리할 수 있다. 몰드층(230)은 복합층으로 형성할 수 있지만, 단일층으로도 형성할 수 있다. 몰드층(230)의 전체 두께는 커패시턴스를 고려하여 스토리지 노드의 높이에 의존하는 두께로 설정될 수 있으며, 대략 10000Å 내지 14000Å 정도 두께로 형성될 수 있다. The mold layer 230 is formed as a sacrificial layer on the etch stop layer 210 to impart a shape to the storage node. The mold layer 230 may include a first mold layer 231 including a Phosphorous Silicate Glass (PSG) layer and a plasma enhanced TetraEthylOrthoSilicate (PE-TEOS) layer. A double layer of the two mold layers 235 may be included. The first and second mold layers 231 and 235 are based on the silicon oxide layer, but may be formed of layers of insulating materials that may exhibit different etching rates in the etching process of forming the through holes. Since the PSG layer may have a relatively high etching rate compared to the PE-TEOS layer, it may be advantageous to secure the line width of the bottom portion of the through hole. The mold layer 230 may be formed as a composite layer, but may also be formed as a single layer. The overall thickness of the mold layer 230 may be set to a thickness depending on the height of the storage node in consideration of capacitance, and may be formed to a thickness of about 10000 kPa to 14000 kPa.

몰드층(230) 상에 스토리지 노드의 높은 높이 및 높은 종횡비에 의해 스토리지 노드가 공정 중에 쓰러지거나 기울어지는 불량, 예컨대, 리닝(leaning) 현상을 억제하기 위해, 스토리지 노드를 잡아 고정하는 NFC와 같은 부유 고정층(250)을 형성할 수 있다. 부유 고정층(250)은 몰드층(230)을 이루는 절연 물질과 식각 선택비를 가지는 절연층, 예컨대, 실리콘 질화물층을 포함하여 형성할 수 있다. 부유 고정층(250)은 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다. Due to the high height and high aspect ratio of the storage node on the mold layer 230, the storage node is suspended, such as NFC, which holds and secures the storage node in order to suppress defects such as falling or tilting during the process. The pinned layer 250 may be formed. The floating pinned layer 250 may include an insulating layer constituting the mold layer 230 and an insulating layer having an etching selectivity, for example, a silicon nitride layer. The floating pinned layer 250 may be formed to have a thickness of 200 μs to 1000 μs including silicon nitride (Si 3 N 4 ).

부유 고정층(250) 상에 몰드층(230)을 관통할 관통홀을 형성하는 식각 과정 및 후속 딥 아웃 과정 등에서 부유 고정층(250)이 손상되거나 또는 스토리지 노드의 상단 단부가 손상되는 것을 억제하기 위한 버퍼층(buffer layer: 260)을 형성한다. 버퍼층(260)은 부유 고정층(250)을 보호하는 보호층으로 PE-TEOS층과 같은 실리콘 산화물층을 포함하여 형성될 수 있다. Buffer layer for preventing the floating fixed layer 250 from being damaged or the top end of the storage node from being damaged during an etching process and a subsequent deep-out process for forming a through hole to penetrate the mold layer 230 on the floating fixed layer 250. (buffer layer: 260). The buffer layer 260 is a protective layer protecting the floating pinned layer 250 and may include a silicon oxide layer such as a PE-TEOS layer.

버퍼층(260) 상에 관통홀을 식각하는 과정에서 실질적으로 식각 마스크(etch mask)로 이용될 메인 마스크층(main mask layer: 310)를 형성한다. 메인 마스크층(310)은 하드 마스크(hard mask)로 형성될 수 있으며, 예컨대, 몰드층(231, 235)와 식각 선택비를 가질 수 있는 실리콘 질화물층을 포함하여 형성할 수 있다. 실리콘 질화물층은 수백 Å 내지 수천 Å 두께 두께로 형성될 수 있다. In the process of etching through holes on the buffer layer 260, a main mask layer 310 to be used as an etch mask is formed. The main mask layer 310 may be formed as a hard mask and may include, for example, a silicon nitride layer having an etching selectivity with the mold layers 231 and 235. The silicon nitride layer may be formed to a thickness of several hundred microseconds to several thousand microseconds.

메인 마스크층(310) 상에 노드 분리 격벽(node separating wall) 형성을 위한 예비 마스크층(320)을 형성한다. 예비 마스크층(320)은 메인 마스크층(310)과 식각 선택비를 가질 수 있는 희생층으로 형성될 수 있다. 예컨대, 스핀 온 카본층(SOC: Spin On Carbon layer)를 코팅(coating)하여 형성할 수 있다. SOC층은 수백 Å 내지 수천 Å 두께로 형성될 수 있다. SOC층 상에 후속 포토레지스트 패턴과 카본층 간의 분리를 도모하고, 리소그래피 노광 과정에서의 난반사를 방지하기 위한 반사방지층으로서 보호층을 더 형성할 수 있다. SOC층 상에 실리콘산질화물층(SiON)과 같은 보호층을 더 형성할 수 있다. A preliminary mask layer 320 for forming a node separating wall is formed on the main mask layer 310. The preliminary mask layer 320 may be formed as a sacrificial layer that may have an etching selectivity with the main mask layer 310. For example, it may be formed by coating a spin on carbon layer (SOC). The SOC layer can be formed from hundreds of millimeters to thousands of millimeters thick. A protective layer can be further formed on the SOC layer as an antireflection layer for achieving separation between the subsequent photoresist pattern and the carbon layer and preventing diffuse reflection in the lithography exposure process. A protective layer, such as a silicon oxynitride layer (SiON), may be further formed on the SOC layer.

도 7은 예비 마스크층(320)을 식각하기 위한 레지스트 패턴(400)을 형성하는 과정을 보여준다. 예비 마스크층(320) 상에 도 2의 예비 마스크의 설계 레이아웃(20)을 패턴 전사한 레지스트 패턴(400)을 형성한다. 예컨대, 예비 마스크층(320) 상에 포토 레지스트(photo resist)층을 형성하고, 포토 레지스트층에 리소그래피 과정의 노광 및 현상을 수행하여 레지스트 패턴(400)을 형성한다. 레지스트 패턴(400)은 도 2의 예비 마스크의 설계 레이아웃(20)을 따르는 형상으로 노광 패터닝될 수 있다. 도 2의 예비 마스크의 설계 레이아웃(20)을 이용하여 포토 마스크를 제작하고, 포토 마스크를 이용한 노광 과정을 포토 레지스트층에 수행하여 설계 레이아웃(20)의 패턴 이미지를 포토 레지스트층에 패턴 전사한다. 7 illustrates a process of forming a resist pattern 400 for etching the preliminary mask layer 320. A resist pattern 400 obtained by pattern-transferring the design layout 20 of the preliminary mask of FIG. 2 is formed on the preliminary mask layer 320. For example, a photo resist layer is formed on the preliminary mask layer 320, and a resist pattern 400 is formed by performing exposure and development of a lithography process on the photo resist layer. The resist pattern 400 may be exposed patterned into a shape that follows the design layout 20 of the preliminary mask of FIG. 2. A photomask is fabricated using the design layout 20 of the preliminary mask of FIG. 2, and an exposure process using the photomask is performed on the photoresist layer to transfer the pattern image of the design layout 20 to the photoresist layer.

패턴 전사에 의해서 레지스트 패턴(400)은, 설계 레이아웃(20)의 메인 패턴부(23)의 형상을 따라 예비 마스크층(320)을 덮는 마스킹부(masking portion)로 패터닝된 레지스트 패턴 메인 패턴부(423), 설계 레이아웃(20)의 메인 스페이스부(27)의 형상을 따르는 레지스트 패턴 메인 스페이스부(427), 설계 레이아웃(20)의 연결바 패턴부(25)의 형상을 따르는 레지스트 패턴 연결바 패턴부(425) 및 설계 레이아웃(20)의 바 스페이스부(423)의 형상을 따르는 레지스트 패턴 바 스페이스부(422)를 제공하는 패턴으로 패터닝될 수 있다. By pattern transfer, the resist pattern 400 is patterned with a masking portion covering the preliminary mask layer 320 along the shape of the main pattern portion 23 of the design layout 20. 423, a resist pattern connecting bar pattern along the shape of the main space part 27 of the design layout 20, and a resist pattern connecting bar pattern along the shape of the connection bar pattern part 25 of the design layout 20. Patterns may be patterned to provide a resist pattern bar space portion 422 that conforms to the shape of the portion 425 and the bar space portion 423 of the design layout 20.

도 8 및 도 9는 각각 예비 마스크 패턴(321)을 형성하는 과정을 보여주는 단면도 및 평면도이다. 레지스트 패턴(400)에 의해 노출된 예비 마스크층(320) 부분을 선택적으로 식각 제거하여 예비 마스크 패턴(321)을 형성한다. 예비 마스크 패턴(321)은 레지스트 패턴(400)의 형상을 따라 형성되며, 레지스트 패턴 메인 패턴부(423)의 형상을 따르는 예비 마스크 패턴 메인 패턴부(323), 레지스트 패턴 메인 스페이스부(427)의 형상을 따르는 예비 마스크 패턴 메인 스페이스부(327), 레지스트 패턴 연결바 패턴부(425)의 형상을 따르는 예비 마스크 패턴 연결바 패턴부(325) 및 레지스트 패턴 바 스페이스부(422)의 형상을 따르는 예비 마스크 패턴 바 스페이스부(322)를 제공하도록 도 9에 제시된 평면 형상과 같은 패턴 형상으로 패터닝될 수 있다. 8 and 9 are cross-sectional views and a plan view illustrating a process of forming the preliminary mask pattern 321, respectively. A portion of the preliminary mask layer 320 exposed by the resist pattern 400 is selectively etched away to form a preliminary mask pattern 321. The preliminary mask pattern 321 is formed along the shape of the resist pattern 400, and the preliminary mask pattern main pattern part 323 and the resist pattern main space part 427 that follow the shape of the resist pattern main pattern part 423. The preliminary mask pattern connecting the pattern space bar pattern portion 325 and the resist pattern bar space pattern 422 along the shape of the preliminary mask pattern main space portion 327, the resist pattern connecting bar pattern portion 425 It may be patterned into a pattern shape such as the planar shape shown in FIG. 9 to provide a mask pattern bar space portion 322.

도 2의 예비 마스크의 설계 레이아웃(20)이 예비 마스크 패턴(321)으로 패턴 전사되는 노광 및 식각 과정에서, 패턴의 가장자리(edge) 부분은 광근접 효과(OPE) 및 식각 과정에 의해 트리밍(trimming)될 수 있어, 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 마름모 형태로 패터닝될 수 있다. 예비 마스크의 설계 레이아웃(20)의 메인 패턴부(도 2의 23)는 십자 형상으로 설계될 수 있지만, 노광 및 식각 과정에서 패턴 가장자리 부분이 트리밍되어, 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 마름모 형상을 가지게 유도될 수 있다. In the exposure and etching process in which the design layout 20 of the preliminary mask of FIG. 2 is pattern-transferred into the preliminary mask pattern 321, the edge portion of the pattern is trimmed by an optical proximity effect and an etching process. The preliminary mask pattern main pattern portion 323 or the main space portion 327 may be patterned in a rhombus shape. The main pattern portion 23 of FIG. 2 of the design layout 20 of the preliminary mask may be designed in a cross shape, but the pattern edge portion is trimmed during the exposure and etching process, so that the preliminary mask pattern main pattern portion 323 or the main The space portion 327 may be induced to have a rhombus shape.

예비 마스크의 설계 레이아웃(20)의 연결바 패턴부(도 2의 25)가 메인 패턴부(도 2의 23)의 상하측에 연장되게 설계되고 있으므로, 연결바 패턴부(25)가 메인 패턴부(23)의 노광 이미지(image)에 영향을 미치고 또한, 식각 과정에서 영향을 미쳐 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 좌우 폭 보다 상하 폭이 상대적으로 더 큰 상하로 늘어진 마름모 형상으로 패터닝될 수 있다. 트리밍되는 정도가 더 심화될 경우 마름모 형상이 오벌(oval)한 형상으로 유도될 수도 있다. 도 3 내지 도 5에 제시된 바와 같이 메인 패턴부(23)의 변형된 형상들(24, 26, 28)은 다소 간의 차이가 있으나 마름모 형상 또는 오벌 형상으로 예비 마스크 패턴 메인 패턴부(323)를 제공할 수 있다. Since the connecting bar pattern portion (25 in FIG. 2) of the design layout 20 of the preliminary mask is designed to extend above and below the main pattern portion (23 in FIG. 2), the connecting bar pattern portion 25 is the main pattern portion. Affects the exposure image of (23), and also affects the etching process, so that the preliminary mask pattern main pattern portion 323 or the main space portion 327 has a top and bottom width larger than the left and right widths. It can be patterned into elongated rhombus shapes. If the degree of trimming is further deepened, the rhombus shape may be induced to an oval shape. As shown in FIGS. 3 to 5, the deformed shapes 24, 26, and 28 of the main pattern part 23 are slightly different, but provide the preliminary mask pattern main pattern part 323 in a rhombus shape or an oval shape. can do.

도 10은 노드 분리 격벽층(500)을 형성하는 과정을 보여준다. 예비 마스크 패턴(321)을 덮는 노드 분리 격벽층(500)을 형성한다. 노드 분리 격벽층(500)은 예비 마스크 패턴(321) 및 하부의 메인 마스크층(310)과 식각 선택비를 가질 수 있는 물질, 예컨대, 실리콘 산화물과 같은 절연 물질을 포함하여 형성할 수 있다. 노드 분리 격벽층(500)은 극저온산화물(ULTO: Ultra-Low Temperature Oxide)을 포함하여 형성될 수 있다. 예비 마스크 패턴(321)의 연결바 패턴부(325)는 대략 수십Å 내지 수백Å의 매우 좁은 선폭을 가지게 설계되며, 바 스페이스부(322) 또한 수십Å 내지 수백Å의 매우 좁은 선폭을 가지게 설계된다. 극저온산화물층은 예비 마스크 패턴(321)의 바 스페이스부(322)와 같은 좁은 선폭의 갭(gap) 부분을 유효하게 채울 수 있는 채움 특성을 나타낼 수 있어, 노드 분리 격벽층(500)을 형성하는 데 유효하게 이용될 수 있다. 10 shows a process of forming the node separation barrier layer 500. The node isolation barrier layer 500 covering the preliminary mask pattern 321 is formed. The node isolation barrier layer 500 may include a preliminary mask pattern 321 and a material having an etching selectivity with the lower main mask layer 310, for example, an insulating material such as silicon oxide. The node isolation barrier layer 500 may include ultra-low temperature oxide (ULTO). The connection bar pattern portion 325 of the preliminary mask pattern 321 is designed to have a very narrow line width of about tens of Å to several hundreds of Å, and the bar space portion 322 is also designed to have a very narrow line width of about tens of 수 to hundreds of Å. . The cryogenic oxide layer may exhibit a filling characteristic capable of effectively filling a narrow line width gap portion such as the bar space portion 322 of the preliminary mask pattern 321, thereby forming the node isolation barrier layer 500. Can be used effectively.

도 11 및 도 12는 각각 노드 분리 격벽(510)을 패터닝하는 과정을 보여주는 단면도 및 평면도이다. 노드 분리 격벽층(500)을 에치백(etch back) 또는 이방성 식각하여, 예비 마스크 패턴(321)의 측벽에 스페이서(spacer) 형태로 노드 분리 격벽(510)을 패터닝한다. 에치백 또는 이방성 식각에 의해서 노드 분리 격벽층(500)의 예비 마스크 패턴(321)의 상측 표면을 덮는 부분 및 메인 마스크층(310)을 덮는 부분이 제거되어, 예비 마스크 패턴(321)의 상측 표면 및 메인 마스크층(310)의 상측 표면을 노출하는 노드 분리 격벽(510)이 패터닝된다. 예비 마스크 패턴(321)의 바 스페이스부(322)를 채우는 노드 분리 격벽(510)의 제1부분(522)은, 바 스페이스부(322)에 의해 연결되어 있던 두 메인 스페이스부(327)들을 분리하게 잔존한다. 또한, 예비 마스크 패턴(321)의 연결바 패턴부(325)의 양 측벽에 위치하는 노드 분리 격벽(510)의 제2부분(525)는 후속 과정에서 연결바 패턴부(325)가 잔존할 수 있는 기하학적 구조, 예컨대 연결바 패턴부(325)가 제2부분(525)들에 의해 샌드위치(sandwitch)된 구조를 제공한다. 11 and 12 are a cross-sectional view and a plan view showing a process of patterning the node isolation partition 510, respectively. The node isolation barrier layer 500 is etched back or anisotropically etched to pattern the node isolation barrier 510 in the form of a spacer on the sidewall of the preliminary mask pattern 321. By etching back or anisotropic etching, the portion covering the upper surface of the preliminary mask pattern 321 of the node isolation barrier layer 500 and the portion covering the main mask layer 310 are removed, and the upper surface of the preliminary mask pattern 321 is removed. And a node isolation barrier 510 that exposes an upper surface of the main mask layer 310. The first portion 522 of the node separation partition 510 filling the bar space portion 322 of the preliminary mask pattern 321 separates the two main space portions 327 connected by the bar space portion 322. To remain. In addition, the second bar 525 of the node separation partition 510 positioned on both sidewalls of the connection bar pattern part 325 of the preliminary mask pattern 321 may have the connection bar pattern part 325 remaining in a subsequent process. Geometry, such as connecting bar pattern portion 325, provides a structure sandwiched by second portions 525.

도 13 및 도 14는 각각 예비 마스크 패턴(321)을 제거하는 과정을 보여주는 단면도 및 평면도이다. 노드 분리 격벽(510)을 식각 마스크로 이용하여 예비 마스크 패턴(321)을 선택적으로 제거한다. 예비 마스크 패턴(321)이 스핀온카본층과 같은 카본층으로 이루어진 겨우, 산소 플라즈마(O2 plasma)를 이용한 식각 과정으로 예비 마스크 패턴(321)을 제거하는 과정을 수행할 수 있다. 이때, 노드 분리 격벽(510)의 제2부분(525)들 사이에 샌드위치되어 있는 연결바 패턴부(325)는, 제2부분(525)들 사이에 잔류될 수 있다. 연결바 패턴부(325)가 매우 좁은 수십Å 내지 수백Å 선폭을 가지게 설계되어 있으므로, 양 측벽의 제2부분(525)들에 의해 제공되는 모세관 구조에 의해 모세관 현상이 유발되어, 연결바 패턴부(325)가 식각제(etchant)에 의해 제거되지 못하고 잔류할 수 있다. 13 and 14 are cross-sectional views and plan views illustrating a process of removing the preliminary mask pattern 321, respectively. The preliminary mask pattern 321 is selectively removed using the node isolation barrier 510 as an etching mask. If the preliminary mask pattern 321 is formed of a carbon layer such as a spin-on carbon layer, the preliminary mask pattern 321 may be removed by an etching process using an oxygen plasma (O 2 plasma). In this case, the connection bar pattern portion 325 sandwiched between the second portions 525 of the node separation partition 510 may remain between the second portions 525. Since the connecting bar pattern portion 325 is designed to have a very narrow line width of several tens of micrometers to several hundreds of micrometers, capillary phenomenon is caused by the capillary structure provided by the second portions 525 of both sidewalls. 325 may remain unremoved by the etchant.

잔류된 연결바 패턴부(325)와 노드 분리 격벽의 제2부분(525)들은, 예비 마스크 패턴(321)의 메인 패턴부(323)들의 제거에 의해서 열리는 공간인 추가 스페이스부(324)들을 분리하는 역할을 한다. 잔류하는 연결바 패턴부(325)들과 함께 노드 분리 격벽(510)은 추가 스페이스부(324) 및 메인 스페이스부(327)들 각각이 독립된 홀(hole) 형상을 제공하게 유도한다. 추가 스페이스부(324) 및 메인 스페이스부(327)들 각각이 제공하는 홀들은 실질적으로 노드 분리 격벽(510)에 의해 노드 분리되고 있으므로, 반도체 기판 상에 제한된 면적 내에 홀들의 유효하게 밀집되게 배치될 수 있고 이에 따라 홀의 면적은 유효하게 증가될 수 있다. The remaining connection bar pattern portion 325 and the second portion 525 of the node separation partition separate the additional space portions 324, which are spaces opened by the removal of the main pattern portions 323 of the preliminary mask pattern 321. It plays a role. The node separation partition 510 along with the remaining connection bar pattern portions 325 cause each of the additional space portion 324 and the main space portion 327 to provide an independent hole shape. Since the holes provided by each of the additional space portion 324 and the main space portion 327 are substantially node-separated by the node separation partition 510, the holes to be effectively densely arranged within a limited area on the semiconductor substrate. And thus the area of the hole can be effectively increased.

도 15는 노드 분리 격벽(510)을 이용하여 메인 마스크 패턴(311)을 패터닝하는 과정을 보여준다. 노드 분리 격벽(510)에 의해 노출된 메인 마스크층(도 13의 310) 부분을 선택적으로 제거하는 식각 과정을 수행하여, 노드 분리 격벽(510)의 형상을 따르는 메인 마스크 패턴(311)을 패터닝한다. 노드 분리 격벽(510)은 잔류된 연결바 패턴부(325)와 함께 배리어(barrier)로 메인 마스크 패턴(311)의 식각 과정에 이용된다. FIG. 15 illustrates a process of patterning the main mask pattern 311 using the node isolation barrier 510. An etching process of selectively removing a portion of the main mask layer 310 of FIG. 13 exposed by the node isolation barrier 510 is performed to pattern the main mask pattern 311 that follows the shape of the node isolation barrier 510. . The node isolation barrier 510 is used to etch the main mask pattern 311 as a barrier along with the remaining connection bar pattern portion 325.

도 16 및 도 17은 몰드층(230)을 관통하는 관통홀(233)들을 형성하는 과정을 보여주는 단면도 및 평면도이다. 메인 마스크 패턴(311)을 배리어로 이용하여 하부의 버퍼층(260)의 노출된 부분을 식각 제거하고, 이어 노출되는 부유 고정층(250) 부분을 식각 제거한다. 메인 마스크 패턴(311)을 배리어로 이용하여 노출되는 몰드층(230) 부분을 선택적으로 식각 제거하여 몰드층(230)을 관통하는 관통홀(233)을 형성한다. 이때, 관통홀(233)을 형성하는 식각 과정은 식각 정지층(210)을 식각 종료점으로 이용하여 수행될 수 있다. 관통홀(233)에 의해 노출된 식각 정지층(210) 부분을 선택적으로 제거하여, 하부의 연결 콘택(120)을 바닥 부분에 열도록 연결 콘택(120)에 정렬된 관통홀(233)들을 형성한다. 16 and 17 are cross-sectional views and plan views illustrating a process of forming the through holes 233 passing through the mold layer 230. The exposed portion of the lower buffer layer 260 is etched away using the main mask pattern 311 as a barrier, and then the exposed portion of the floating pinned layer 250 is etched away. Using the main mask pattern 311 as a barrier, the exposed portion of the mold layer 230 is selectively etched to form a through hole 233 penetrating the mold layer 230. In this case, the etching process of forming the through hole 233 may be performed using the etch stop layer 210 as an etching end point. A portion of the etch stop layer 210 exposed by the through hole 233 is selectively removed to form through holes 233 aligned with the connection contact 120 to open the lower connection contact 120 at the bottom. do.

도 18은 스토리지 노드층(600)을 형성하는 과정을 보여준다. 메인 마스크 패턴(도 16의 311)을 선택적으로 제거하고, 관통홀(233)의 프로파일(profile)을 따르는 도전층, 예컨대, 티타늄 질화물(TiN)과 같은 금속층을 증착하여 실린더(cylinder) 형상을 가지는 스토리지 노드층(600)을 형성한다. 스토리지 노드층(600)은 커패시터의 스토리지 노드의 표면적을 확대시키기 위해서 실린더 형상을 가지게 형성할 수 있으나, 경우에 따라 콘택홀(233)을 채우는 필라(pilla) 형상을 가지게 형성될 수도 있다. 또한, 커패시터의 스토리지 노드가 PCRAM이나 ReRAM의 저항 소자의 하부 노드를 형성할 경우, 필라 형상의 노드를 제공하도록 스토리지 노드층(600)이 증착될 수도 있다. 18 illustrates a process of forming the storage node layer 600. 16. The main mask pattern 311 of FIG. 16 is selectively removed, and a metal layer, such as titanium nitride (TiN), is deposited along the profile of the through hole 233 to have a cylinder shape. The storage node layer 600 is formed. The storage node layer 600 may be formed to have a cylindrical shape in order to enlarge the surface area of the storage node of the capacitor, but in some cases, the storage node layer 600 may be formed to have a pillar shape filling the contact hole 233. In addition, when the storage node of the capacitor forms a lower node of the resistive element of the PCRAM or ReRAM, the storage node layer 600 may be deposited to provide a pillar-shaped node.

도 19는 관통홀(233) 내부의 스토리지 노드층(600) 부분을 보호하는 보호층(610)을 형성하는 과정을 보여준다. 스토리지 노드층(600)을 노드 분리하는 후속 과정에서, 관통홀(233) 내측에 위치하는 스토리지 노드층(600) 부분을 보호하기 위해서, 관통홀(233) 내의 스토리지 노드층(600) 부분이 이루는 오목한 홈 형상을 채우는 보호층(610)을 형성한다. 스토리지 노드층(600)을 덮는 희생층으로 스핀온카본(SOC)층을 코팅(coating)하여, SOC층이 관통홀(233) 내부의 스토리지 노드층(600) 부분을 덮고, 버퍼층(260) 또는 부유 고정층(250) 상측으로 연장된 스토리지 노드층(600)의 다른 부분을 노출하도록 한다. SOC층 코팅 후 버퍼층(260)을 덮는 스토리지 노드층(600) 부분이 노출되도록 에치백 과정을 추가로 수행할 수 있다. 19 illustrates a process of forming a protective layer 610 that protects a portion of the storage node layer 600 inside the through hole 233. In a subsequent process of node separation of the storage node layer 600, in order to protect a portion of the storage node layer 600 located inside the through hole 233, a portion of the storage node layer 600 formed in the through hole 233 is formed. A protective layer 610 is formed to fill the concave groove shape. The spin-on carbon (SOC) layer is coated with a sacrificial layer covering the storage node layer 600 so that the SOC layer covers a portion of the storage node layer 600 inside the through hole 233, and the buffer layer 260 or The other portion of the storage node layer 600 extending above the floating pinned layer 250 is exposed. After coating the SOC layer, an etch back process may be further performed to expose a portion of the storage node layer 600 covering the buffer layer 260.

도 20 및 도 21은 각각 스토리지 노드(601)들로 노드 분리하는 과정을 보여주는 단면도 및 평면도이다. 보호층(도 19의 610)에 의해 노출된 스토리지 노드층(도 19의 600)의 노출 부분을 선택적으로 식각 제거하여 노드 분리한다. 이러한 노드 분리는 에치백 과정이나 CMP(Chemical Mechanical Polishing)과 같은 평탄화 과정으로 수행될 수 있다. 노드 분리 과정에서 관통홀(233) 내측에 위치하는 스토리지 노드층(600) 부분을 보호하고 있던 보호층(610)을 제거한다. 20 and 21 are cross-sectional views and a plan view illustrating a process of separating a node into storage nodes 601, respectively. The exposed portions of the storage node layer 600 of FIG. 19 exposed by the protective layer 610 of FIG. 19 are selectively etched away to separate the nodes. Such node separation may be performed by an etch back process or a planarization process such as chemical mechanical polishing (CMP). During the node separation process, the protective layer 610 that protects the portion of the storage node layer 600 positioned inside the through hole 233 is removed.

도 22는 부유 고정층(250)을 패터닝하기 위한 식각 마스크를 제공하는 층(700)을 형성하는 과정을 보여준다. 부유 고정층(250)에 하부의 몰드층(230)을 노출하는 윈도(window)를 형성하기 위해서, 부유 고정층(250)의 일부를 노출하는 부유 고정층 식각 마스크가 요구될 수 있다. 이러한 식각 마스크를 형성하기 위한 식각 마스크층(700)을 스토리지 노드(601)을 덮도록 형성한다. 식각 마스크층(700)은 몰드층(230)을 딥 아웃(dip out)으로 제거할 때 제거되도록 몰드층(230)을 이루는 절연 물질, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다. 22 shows a process of forming a layer 700 that provides an etch mask for patterning the floating pinned layer 250. In order to form a window exposing the lower mold layer 230 in the floating pinned layer 250, a floating pinned etching mask exposing a portion of the floating pinned layer 250 may be required. An etching mask layer 700 for forming the etching mask is formed to cover the storage node 601. The etching mask layer 700 may include an insulating material, for example, a silicon oxide layer, which forms the mold layer 230 to be removed when the mold layer 230 is removed through a dip out.

도 23 및 도 24는 각각 식각 마스크층(700) 상에 부유 고정층 마스크(710)을 형성하는 과정을 보여주는 단면도 및 평면도이다. 식각 마스크층(700) 상에 부유 고정층(250)에 형성될 윈도가 위치할 부분에 제1윈도(711)를 열어주는 부유 고정층 마스크(710)을 형성한다. 부유 고정층 마스크(710)는 포토레지스트층을 도포하고, 노광 및 현상하는 리소그래피 과정으로 형성된 포토레지스트 패턴을 포함하여 형성될 수 있다. 제1윈도(711)는 부유 고정층(250)의 일부를 열어줄 위치에 위치하게 설계될 수 있다.23 and 24 are cross-sectional views and plan views illustrating a process of forming the floating pinned layer mask 710 on the etching mask layer 700, respectively. A floating pinned layer mask 710 is formed on the etch mask layer 700 to open the first window 711 at a portion where a window to be formed in the floating pinned layer 250 is to be located. The floating pinned layer mask 710 may be formed to include a photoresist pattern formed by a lithography process of applying, exposing and developing a photoresist layer. The first window 711 may be designed to be positioned at a position to open a part of the floating pinned layer 250.

제1윈도(711)에 열린 식각 마스크층(700) 부분을 선택적으로 제거하는 식각 과정을 수행한다. 식각이 진행되며 노출된 버퍼층(260) 부분 또한 식각 제거하여 하부의 부유 고정층(250)의 일부를 노출한다. 이후에, 식각 마스크층(700)을 배리어로 이용하여 제1윈도(711)에 중첩되어 식각의 진행에 따라 노출된 부유 고정층(250) 부분을 선택적으로 식각 제거한다. 이에 따라, 도 25에 제시된 바와 같이 하부의 몰드층(230) 부분을 노출하는 제2윈도(251)가 유도된다. An etching process of selectively removing a portion of the etching mask layer 700 opened in the first window 711 is performed. As the etching proceeds, the exposed buffer layer 260 is also etched away to expose a portion of the floating pinned layer 250 at the bottom. Thereafter, the portion of the floating pinned layer 250 overlapped with the first window 711 and exposed as the progress of etching is selectively removed by using the etching mask layer 700 as a barrier. Accordingly, as shown in FIG. 25, a second window 251 exposing a portion of the lower mold layer 230 is induced.

도 25 및 도 26은 각각 몰드층(도 23의 230)을 딥 아웃으로 제거하는 과정을 보여주는 단면도 및 평면도이다. 부유 고정층(250)의 제2윈도(251)를 통해 몰드층(230)을 선택적으로 제거하는 딥 아웃 과정을 습식 식각으로 수행한다. 이때, 잔류하는 식각 마스크층(도 24의 700) 또한 몰드층(230) 제거시 함께 제거되어, 부유 고정층(250)에 의해 고정되고 있는 스토리지 노드(601)의 외측 측벽 표면이 노출될 수 있다. 하부의 절연층(110)은 식각 정지층(210))에 의해 제2딥 아웃에 사용되는 습식 식각액으로부터 보호될 수 있어, 침식 등의 불량이 유발되는 것이 유효하게 억제될 수 있다. 25 and 26 are cross-sectional views and plan views illustrating a process of removing the mold layer 230 of FIG. 23 by a dip out, respectively. The deep-out process of selectively removing the mold layer 230 through the second window 251 of the floating pinned layer 250 is performed by wet etching. In this case, the remaining etch mask layer 700 (refer to 700 of FIG. 24) may also be removed when the mold layer 230 is removed to expose the outer sidewall surface of the storage node 601 that is being fixed by the floating pin layer 250. The lower insulating layer 110 may be protected from the wet etchant used for the second dip out by the etch stop layer 210, so that a defect such as erosion may be effectively suppressed.

도 27은 스토리지 노드(601)의 노출된 표면을 덮는 커패시터의 유전층(620) 및 플레이트 노드(plate node: 630)을 형성하는 과정을 보여준다. 커패시터 유전층(620)은 고유전율 상수(k)를 가지는 고유전 물질층, 예컨대, 지르코늄 산화물(ZrO2)층을 포함하여 형성될 수 있고, 또한, 알루미늄 산화물(Al2O3) 또는 탄탈륨 산화물(Ta2O5) 등을 포함하거나 이들의 복합층을 포함하여 형성될 수 있다. 커패시터 유전층(620) 상에 커패시터의 플레이트 노드(630)을 형성하여 셀 커패시터들을 구성한다. 플레이트 노드(630)는 TiN층을 포함하여 형성될 수 있고, 또한, TaN, ZrN, WN, Ru, RuO2, Ir, IrO2, Pt, Ru 및 RuO2의 이중층 Ir 및 IrO2의 이중층, SrRuO3층과 같은 금속층 또는 금속 질화물층, 금속 산화물층 또는 이들의 복합층을 포함하여 형성될 수 있다.27 illustrates a process of forming a dielectric layer 620 and a plate node 630 of a capacitor covering an exposed surface of the storage node 601. The capacitor dielectric layer 620 may include a high dielectric material layer having a high dielectric constant (k), for example, a zirconium oxide (ZrO 2 ) layer, and may also be formed of aluminum oxide (Al 2 O 3 ) or tantalum oxide ( Ta 2 O 5 ), or the like, or a composite layer thereof. Cell capacitors are formed by forming a plate node 630 of the capacitor on the capacitor dielectric layer 620. The plate node 630 may be formed including a TiN layer, and further, a bilayer of TaN, ZrN, WN, Ru, RuO 2 , Ir, IrO 2 , Pt, Ru, and RuO 2 bilayers of Ir and IrO 2 , SrRuO It may be formed by including a metal layer or a metal nitride layer, a metal oxide layer or a composite layer thereof, such as three layers.

스토리지 노드(601)와 같은 노드 배열이 노드 분리 격벽(도 10의 510)에 자기 정렬되게 패터닝될 수 있다. 노드 분리 격벽(510)에 의해 실질적으로 스토리지 노드(601)가 이웃하는 다른 스토리지 노드(601)와 실질적으로 분리되므로, 스토리지 노드(601)와 스토리지 노드(601) 사이의 이격 간격은 보다 짧은 거리로 유도될 수 있다. 따라서, 반도체 기판(100)의 제한된 면적 상에 배열되는 스토리지 노드(601)들 개개가 차지하는 면적은 보다 넓게 확보될 수 있다. 이에 따라, 스토리지 노드(601)의 바닥 면적 대비 높이의 종횡비를 상대적으로 낮출 수 있어 리닝 현상을 유효하게 억제할 수 있다. 또한, 스토리지 노드(601)의 바닥 면적의 증가에 따른 커패시턴스의 추가적인 확보를 유도할 수 있다. 스토리지 노드(601)와 하부의 연결 콘택(120)의 접촉 면적의 증가시켜 저항 개선에 의한 반도체 소자의 특성 향상을 유도할 수 있다. A node array, such as storage node 601, may be patterned to self-align with node isolation barriers (510 of FIG. 10). Since the storage node 601 is substantially separated from other neighboring storage nodes 601 by the node isolation partition 510, the separation distance between the storage node 601 and the storage node 601 is shorter. Can be induced. Therefore, the area occupied by each of the storage nodes 601 arranged on the limited area of the semiconductor substrate 100 can be more secured. Accordingly, the aspect ratio of the height to the floor area of the storage node 601 can be relatively lowered, thereby effectively suppressing the lining phenomenon. In addition, as the bottom area of the storage node 601 is increased, additional capacitance may be induced. Increasing the contact area between the storage node 601 and the lower connection contact 120 may lead to improved characteristics of the semiconductor device due to improved resistance.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.

23, 25: 웨이브 라인 패턴, 510: 노드 분리 격벽,
601: 스토리지 노드. 23, 25: wave line pattern, 510: node separation bulkhead,
601: Storage node.

Claims (20)

반도체 기판 상에 식각 대상층을 형성하는 단계;
상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계;
상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계;
상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계;
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들의 배열을 형성하는 식각 단계; 및
상기 관통홀들 각각에 위치하는 노드(node)들의 배열을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
Forming an etching target layer on the semiconductor substrate;
Preliminary along a layout in which wave line patterns including connecting bar pattern portions connecting between main pattern portions on the etch target layer are arranged side by side Forming a mask pattern;
Forming a node separation wall attached to a sidewall of the preliminary mask pattern to provide an arrangement of main space portions respectively located at both sides of the connection bar pattern portion;
Removing the main pattern portions to provide an arrangement of additional space portions that are isolated from the main space portions by the node separation barrier;
An etching step of forming an array of through holes penetrating through the etching target layer by using the node separation barrier as a barrier; And
And forming an array of nodes located in each of the through holes.
제1항에 있어서,
상기 연결바 패턴부는
상기 메인 패턴부의 선폭 보다 좁은 선폭을 가지는 반도체 소자 제조 방법.
The method of claim 1,
The connecting bar pattern portion
A semiconductor device manufacturing method having a line width narrower than the line width of the main pattern portion.
제1항에 있어서,
상기 웨이브 라인 패턴(wave line pattern)은
상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이에 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)가 제공되도록 상기 다른 웨이브 라인 패턴에 이격되어 배치되는 반도체 소자 제조 방법.
The method of claim 1,
The wave line pattern is
Manufacturing a semiconductor device spaced apart from the other wave line pattern so that a bar space portion is provided between the main pattern portion and the main pattern portion of another neighboring wave line pattern with a line width narrower than the line width of the main space portion. Way.
제3항에 있어서,
상기 노드 분리 격벽(node separation wall)은
상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리하는 반도체 소자 제조 방법.
The method of claim 3,
The node separation wall is
A method of manufacturing a semiconductor device by filling the bar space portion to insulate two adjacent main space portions from each other.
제3항에 있어서,
상기 노드 분리 격벽(node separation wall)은
상기 바 스페이스부를 채우도록 상기 바 스페이스부의 선폭 크기의 1/2배 보다 넓은 선폭을 가지게 형성되는 반도체 소자 제조 방법.
The method of claim 3,
The node separation wall is
And a line width wider than 1/2 the line width of the bar space portion so as to fill the bar space portion.
제1항에 있어서,
상기 메인 패턴부는
사각형, 마름모, 원형, 타원형, 장방형 또는 십자형 도형을 포함하도록 설계되는 반도체 소자 제조 방법.
The method of claim 1,
The main pattern portion
A semiconductor device manufacturing method designed to include square, rhombus, circular, elliptical, rectangular or cross shape.
제1항에 있어서,
상기 메인 패턴부들을 제거하는 단계는
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고,
상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류하는 반도체 소자 제조 방법.
The method of claim 1,
Removing the main pattern parts
Etching the preliminary mask pattern using the node separation barrier as a barrier,
And the connection bar pattern portion is sandwiched in the node separation barrier and remains to mutually isolate two neighboring additional space portions.
제1항에 있어서,
상기 예비 마스크 패턴을 형성하는 단계 이전에
상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고,
상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행되는 반도체 소자 제조 방법.
The method of claim 1,
Before forming the preliminary mask pattern
Forming a main mask layer between the preliminary mask pattern and the etching target layer and having an etch selectivity with the node isolation barrier; And
Etching the main mask layer by using the node isolation barrier as a barrier to form a main mask conforming to the layout of the node isolation barrier;
The etching step is performed using the main mask as a barrier.
제8항에 있어서,
상기 메인 마스크는
실리콘 질화물층을 포함하여 형성되고,
상기 노드 분리 격벽은 극저온 산화물(ULTO)층을 포함하여 형성되고,
상기 예비 마스크 패턴은 스핀온카본(SOC)층을 포함하여 형성되는 반도체 소자 제조 방법.
9. The method of claim 8,
The main mask is
Is formed including a silicon nitride layer,
The node isolation barrier is formed to include a cryogenic oxide (ULTO) layer,
The preliminary mask pattern includes a spin on carbon (SOC) layer.
제1항에 있어서,
상기 관통홀은
상기 연결바 패턴부에 의해 영향을 받아 마름모 또는 타원 형상을 가지게 형성되는 반도체 소자 제조 방법.
The method of claim 1,
The through-
The semiconductor device manufacturing method is formed to have a rhombus or ellipse shape affected by the connection bar pattern portion.
제1항에 있어서,
상기 노드(node)는
상기 관통홀의 프로파일(profile)을 따르는 실린더(cylinder) 형상 또는 필라(pilla) 형상으로 형성되는 반도체 소자 제조 방법.
The method of claim 1,
The node is
The semiconductor device manufacturing method of claim 1 is formed in a cylinder shape (pillar) or a pillar shape along the profile of the through hole.
반도체 기판 상에 식각 대상층을 형성하는 단계;
상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계;
상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계;
상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계;
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계;
상기 관통홀의 프로파일(profile)을 따르는 커패시터의 스토리지 노드(storage node of capacitor)들의 배열을 형성하는 단계;
상기 식각 대상층을 선택적으로 제거하는 단계; 및
상기 스토리지 노드를 덮는 유전층 및 플레이트 노드(plate node)를 형성하여 커패시터들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
Forming an etching target layer on the semiconductor substrate;
Preliminary along a layout in which wave line patterns including connecting bar pattern portions connecting between main pattern portions on the etch target layer are arranged side by side Forming a mask pattern;
Forming a node separation wall attached to a sidewall of the preliminary mask pattern to provide an arrangement of main space portions respectively located at both sides of the connection bar pattern portion;
Removing the main pattern portions to provide an arrangement of additional space portions that are isolated from the main space portions by the node separation barrier;
An etching step of forming an array of through holes penetrating through the etching target layer by using the node separation barrier as a barrier;
Forming an array of storage nodes of capacitors along the profile of the through hole;
Selectively removing the etching target layer; And
Forming capacitors by forming a dielectric layer and a plate node covering the storage node.
제12항에 있어서,
상기 예비 마스크 패턴(mask pattern)을 형성하는 단계는
상기 식각 대상층 상에 예비 마스크층을 형성하는 단계;
상기 연결바 패턴부의 선폭이 상기 메인 패턴부의 선폭 보다 좁게 상기 웨이브 라인 패턴을 설계(design)하는 단계;
상기 웨이브 라인 패턴의 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이의 이격 부분이 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)를 제공되도록 상기 웨이브 라인 패턴들을 반복 배치한 레이아웃을 얻는 단계; 및
상기 웨이브 라인 패턴들의 레이아웃을 리소그래피(lithography) 과정으로 상기 예비 마스크층에 패턴 전사하는 단계를 포함하는 반도체 소자 제조 방법.
The method of claim 12,
Forming the preliminary mask pattern (mask pattern)
Forming a preliminary mask layer on the etching target layer;
Designing the wave line pattern such that the line width of the connection bar pattern portion is narrower than the line width of the main pattern portion;
The wave line patterns may be provided such that a spaced portion between the main pattern portion of the wave line pattern and the main pattern portion of another neighboring wave line pattern provides a bar space portion with a line width narrower than the line width of the main space portion. Obtaining a layout arranged repeatedly; And
And transferring the layout of the wave line patterns to the preliminary mask layer by a lithography process.
제13항에 있어서,
상기 노드 분리 격벽(node separation wall)은
상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리하는 반도체 소자 제조 방법.
14. The method of claim 13,
The node separation wall is
A method of manufacturing a semiconductor device by filling the bar space portion to insulate two adjacent main space portions from each other.
제12항에 있어서,
상기 메인 패턴부들을 제거하는 단계는
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고,
상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류하는 반도체 소자 제조 방법.
The method of claim 12,
Removing the main pattern parts
Etching the preliminary mask pattern using the node separation barrier as a barrier,
And the connection bar pattern portion is sandwiched in the node separation barrier and remains to mutually isolate two neighboring additional space portions.
제12항에 있어서,
상기 예비 마스크 패턴을 형성하는 단계 이전에
상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및
상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고,
상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행되는 반도체 소자 제조 방법.
The method of claim 12,
Before forming the preliminary mask pattern
Forming a main mask layer between the preliminary mask pattern and the etching target layer and having an etch selectivity with the node isolation barrier; And
Etching the main mask layer by using the node isolation barrier as a barrier to form a main mask conforming to the layout of the node isolation barrier;
The etching step is performed using the main mask as a barrier.
제12항에 있어서,
상기 예비 마스크 패턴을 형성하는 단계 이전에
상기 식각 대상층과 상기 예비 마스크 패턴 사이에 상기 스토리지 노드를 잡아 고정할 부유 고정층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 12,
Before forming the preliminary mask pattern
And forming a floating pinned layer to hold and fix the storage node between the etching target layer and the preliminary mask pattern.
제17항에 있어서,
상기 식각 대상층을 선택적으로 제거하는 단계는
상기 부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 식각 대상층의 일부를 노출하는 윈도(window)를 형성하는 단계; 및
상기 윈도를 통해 상기 식각 대상층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
18. The method of claim 17,
Selectively removing the etching target layer
Selectively removing a portion of the floating pinned layer to form a window exposing a portion of the etching target layer below; And
Selectively removing the etching target layer through the window.
제17항에 있어서,
상기 윈도(window)를 형성하는 단계는
상기 스토리지 노드들을 덮어 보호하는 식각 마스크층을 형성하는 단계;
상기 식각 마스크층 상에 상기 윈도에 중첩되는 부분을 열어주는 부유 고정층 마스크를 형성하는 단계; 및
상기 부유 고정층 마스크를 배리어로 이용하여 상기 식각 마스크층 부분 및 하부의 상기 부유 고정층 부분을 선택적으로 식각 제거하는 단계를 포함하는 반도체 소자 제조 방법.
18. The method of claim 17,
Forming the window
Forming an etch mask layer covering and protecting the storage nodes;
Forming a floating pinned layer mask on the etch mask layer to open a portion overlapping the window; And
Selectively etching away the etch mask layer portion and the floating pinned layer portion below using the floating pinned layer mask as a barrier.
제12항에 있어서,
상기 스토리지 노드들을 형성하는 단계는
상기 관통홀의 프로파일(profile)을 따르는 스토리지 노드층을 증착하는 단계;
상기 관통홀 내의 상기 스토리지 노드층 부분을 덮어 보호하고 상기 식각 대상층을 덮는 상기 스토리지 노드층 부분을 노출하는 보호층을 형성하는 단계; 및
상기 스토리지 노드층의 상기 보호층에 노출된 부분을 제거하는 단계를 포함하는 반도체 소자 제조 방법.

The method of claim 12,
Forming the storage nodes
Depositing a storage node layer along a profile of the through hole;
Forming a protective layer covering and protecting the portion of the storage node layer in the through hole and exposing the portion of the storage node layer covering the etch target layer; And
Removing the portion exposed to the protective layer of the storage node layer.

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