KR20140028752A - Semiconductor device and manufacturing method for the same - Google Patents

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Abstract

Disclosed are a semiconductor device and a method for manufacturing the same by: forming a shielding plug which shields and fixes a storage first node and the storage first node of a capacitor with a cylindrical shape capable of providing a concave inner groove and penetrating a first mold on a semiconductor substrate; selectively removing a second mold layer and the first mold after forming a storage second node which penetrates the second mold covering the shielding plug; and selectively removing the shielding plug.

Description

반도체 소자 및 제조 방법{Semiconductor device and manufacturing method for the same}Semiconductor device and manufacturing method for the same

본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 커패시터의 스토리지 노드(storage node)의 높이를 증가시켜 커패시턴스(capacitance)를 확보하는 반도체 소자 및 제조 방법에 관한 것이다. The present application relates to a semiconductor technology, and more particularly, to a semiconductor device and a manufacturing method for increasing capacitance of a storage node of a capacitor to secure capacitance.

디램(DRAM) 반도체 소자와 같은 메모리(memory) 반도체 소자의 집적도가 증가되고 기술 단계(technology)가 점차 축소(shrink)됨에 따라, 20㎚ 이하 급 디램 반도체 소자의 개발이 시도되고 있다. 반도체 소자의 크기가 점차 작아지며, 디램 메모리 셀(memory cell)에 대한 센싱 마진(sensing margin)이 감소하고 있어, 이를 보완하고자 노력하고 있다. 센싱 마진을 확보하기 위해서, 셀 커패시터(cell capacitor)의 커패시턴스(capacitance)를 더 확보하는 방법에 대한 기술 개발이 요구되고 있다. 제한된 반도체 기판 면적 내에 보다 높은 커패시턴스를 확보하기 위해서, 커패시터의 스토리지 노드(storage node)의 높이를 증가시려 시도하고 있다. As the degree of integration of memory semiconductor devices such as DRAM semiconductor devices is increased and technology is gradually shrinked, development of DRAM semiconductor devices having a class of 20 nm or less has been attempted. As the size of the semiconductor device is gradually reduced, the sensing margin of the DRAM memory cell is decreasing, and thus efforts are made to compensate for this. In order to secure the sensing margin, there is a need for a technology development for a method of further securing the capacitance of the cell capacitor. In order to ensure higher capacitance within a limited semiconductor substrate area, attempts have been made to increase the height of the storage node of the capacitor.

반도체 소자의 크기 또는 디자인 룰(design rule)이 크게 감소함에 따라, 스토리지 노드의 크기(size)가 감소되고, 이에 따라, 스토리지 노드를 위한 몰드층(mold layer)의 관통홀(through hole) 크기(size or dimension) 또한 크게 감소하고 있다. 관통홀 크기 감소에 따라 관통홀의 종횡비(aspect ratio)가 증가되어, 관통홀이 몰드층을 관통하여 하부의 스토리지 노드 콘택(contact)을 노출하도록 몰드층을 식각하는 공정을 진행하기가 매우 어려워지고 있다. As the size or design rule of the semiconductor device is greatly reduced, the size of the storage node is reduced, and accordingly, the size of the through hole of the mold layer for the storage node ( size or dimension) is also decreasing significantly. As the through hole size decreases, the aspect ratio of the through hole increases, making it difficult to etch the mold layer so that the through hole penetrates the mold layer to expose the lower storage node contacts. .

관통홀의 종횡비를 낮추기 위해서는 관통홀의 크기를 증가시키거나 또는 관통홀이 관통할 몰드층의 두께를 감소시키기는 것이 요구된다. 몰드층의 두께 감소는 스토리지 노드의 높이가 낮아지는 것을 의미하고, 스토리지 노드 높이가 낮아질 경우 유전층의 유효 표면적이 감소하여 커패시턴스의 감소를 수반한다. 따라서, 커패시턴스의 증대를 위해서는 스토리지 노드의 높이 증가가 여전히 요구되고, 이를 위해서 몰드층의 두께 증가가 요구된다. 몰드층의 두께가 증대될 경우, 디자인 룰의 감소에 의해 관통홀의 크기가 급격히 감소되며 종횡비가 더욱 증가되게 된다. 따라서, 몰드층을 관통하는 관통홀을 형성하기가 더욱 어려워진다. 관통홀을 형성하기 위해 몰드층을 식각하는 식각 깊이가 상대적으로 더욱 깊어지므로, 몰드층의 바닥 부분에까지 식각이 원활하게 이루어지도록 유도하여, 관통홀의 바닥 부분의 선폭(CD)이 원하는 수준으로 확보되어 하부의 스토리지 노드 콘택이 노출되게 식각하는 과정을 노출 불량(open failure)없이 수행하기가 어려워진다.In order to reduce the aspect ratio of the through-holes, it is required to increase the size of the through-holes or to reduce the thickness of the mold layer through which the through-holes will pass. The reduction of the thickness of the mold layer means that the height of the storage node is lowered, and when the height of the storage node is lowered, the effective surface area of the dielectric layer is reduced, which leads to the reduction of capacitance. Thus, increasing the capacitance still requires an increase in the height of the storage node, which requires an increase in the thickness of the mold layer. When the thickness of the mold layer is increased, the size of the through hole is drastically reduced by the reduction of the design rule, and the aspect ratio is further increased. Therefore, it becomes more difficult to form the through hole penetrating the mold layer. Since the etching depth for etching the mold layer is relatively deeper to form the through hole, the etching is performed smoothly to the bottom portion of the mold layer, and the line width (CD) of the bottom portion of the through hole is secured to a desired level. Etching the underlying storage node contacts to be exposed becomes difficult to perform without open failure.

몰드층을 관통하는 관통홀의 종횡비의 증가에 의한 식각 마진(etch margin) 부족 및 식각 한계에 의해서, 관통홀의 바닥 부분에서의 열림 선폭(open CD) 확보가 어려워지므로, 몰드층의 두께를 더 두껍게 증가시키기가 어려워진다. 이와 같이, 식각 한계에 의해 몰드층의 두께 증가가 한계에 다다르고 있으므로, 스토리지 노드의 높이를 증가시키는 데 제약이 유발되고 있다. 따라서, 커패시터의 스토리지 노드의 높이를 보다 증가시킬 수 있는 방법의 개발이 요구되고 있다.The lack of etch margin and etching limit due to the increase of the aspect ratio of the through hole penetrating the mold layer makes it difficult to secure the open CD at the bottom of the through hole, thereby increasing the thickness of the mold layer. It is difficult to do. As such, the increase in the thickness of the mold layer is approaching the limit due to the etching limit, thereby causing a limitation in increasing the height of the storage node. Accordingly, there is a need for a method of increasing the height of a storage node of a capacitor.

본 출원은 스토리지 노드(storage node)의 높이를 증가시켜 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 반도체 소자 및 제조 방법을 제시하고자 한다. The present application is to propose a semiconductor device and a manufacturing method that can increase the height of the storage node (storage node) to secure a larger capacitance (capacitance).

본 출원의 일 관점은, 반도체 기판 상의 제1몰드(mold)를 관통하고 오목한 내부홈을 제공하는 실린더(cylinder) 형상으로 커패시터의 스토리지 제1노드(storage first node)를 형성하는 단계; 상기 스토리지 제1노드의 내부홈을 채워 상기 스토리지 제1노드를 고정하고 차폐하는 차폐 플러그(plug)를 형성하는 단계; 상기 차폐 플러그를 덮는 제2몰드층을 형성하는 단계; 상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부에 체결되고 상기 차폐 플러그를 노출하는 실린더 형상의 스토리지 제2노드를 형성하는 단계; 상기 제2몰드층 및 상기 제1몰드를 순차적으로 제거하여 상기 스토리지 제1 및 제2노드의 외측벽을 노출하는 단계; 및 상기 차폐 플러그를 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다. One aspect of the present application includes forming a storage first node of a capacitor in a cylinder shape penetrating a first mold on the semiconductor substrate and providing a concave inner groove; Forming a shielding plug filling the inner groove of the storage first node to fix and shield the storage first node; Forming a second mold layer covering the shielding plug; Forming a cylindrical storage second node through the second mold layer and fastened to an upper end of the storage first node and exposing the shielding plug; Sequentially removing the second mold layer and the first mold to expose outer walls of the storage first and second nodes; And it provides a semiconductor device manufacturing method comprising the step of selectively removing the shielding plug.

본 출원의 다른 일 관점은, 반도체 기판 상의 제1몰드(mold)를 관통하고 오목한 내부홈을 제공하는 실린더(cylinder) 형상으로 커패시터의 스토리지 제1노드(storage first node)를 형성하는 단계; 상기 스토리지 제1노드의 내부홈을 채워 상기 스토리지 제1노드를 고정하고 차폐하는 차폐 플러그(plug)를 형성하는 단계; 상기 차폐 플러그를 덮는 제1부유 고정층을 형성하는 단계; 상기 제1부유 고정층 상에 제2몰드층을 형성하는 단계; 상기 제2몰드층 상에 제2부유 고정층을 형성하는 단계; 상기 제2부유 고정층 및 상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부에 체결되고 상기 차폐 플러그를 노출하는 실린더 형상의 스토리지 제2노드를 형성하는 단계; 상기 제2부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 제2몰드층의 일부를 노출하는 제1윈도(window)를 형성하는 단계; 상기 제1윈도를 통해 상기 제2몰드층을 선택적으로 제거하는 단계; 상기 제2몰드층의 제거에 의해 노출되는 상기 제1부유 고정층의 일부를 선택적으로 제거하여 하부의 제1몰드의 일부를 노출하는 제2윈도를 형성하는 단계; 상기 제2윈도를 통해 상기 제1몰드를 선택적으로 제거하여 단계; 및 상기 차폐 플러그를 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다. Another aspect of the present application is to form a storage first node of a capacitor in a cylinder shape penetrating a first mold on the semiconductor substrate and providing a concave inner groove; Forming a shielding plug filling the inner groove of the storage first node to fix and shield the storage first node; Forming a first floating pin layer covering the shielding plug; Forming a second mold layer on the first floating pinned layer; Forming a second floating pinned layer on the second mold layer; Forming a cylindrical storage second node penetrating through the second floating pinned layer and the second mold layer to an upper end of the storage first node and exposing the shielding plug; Selectively removing a portion of the second floating pinned layer to form a first window exposing a portion of the second mold layer below; Selectively removing the second mold layer through the first window; Selectively removing a portion of the first floating pinned layer exposed by removing the second mold layer to form a second window exposing a portion of the first mold below; Selectively removing the first mold through the second window; And it provides a semiconductor device manufacturing method comprising the step of selectively removing the shielding plug.

본 발명의 다른 일 관점은, 반도체 기판 상에 실린더 형상으로 형성된 커패시터의 스토리지 제1노드(storage first node); 상기 스토리지 제1노드의 상단 단부에 체결되게 적층된 실린더 형상의 스토리지 제2노드; 상기 스토리지 제2노드의 하측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제1부유 고정층; 및 상기 스토리지 제2노드의 상측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제2부유 고정층을 포함하는 반도체 소자를 제시한다. Another aspect of the invention, the storage first node of the capacitor formed in a cylindrical shape on the semiconductor substrate (storage first node); A cylindrical storage second node stacked to be fastened to an upper end of the storage first node; A first floating pinned layer connected to an outer side of a lower end of the storage second node to fix and support the storage second node; And a second floating pinned layer connected to an outer side of an upper end of the storage second node to fix and support the storage second node.

상기 스토리지 제2노드를 형성하는 단계는 상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부 및 상기 차폐 플러그를 노출하는 제2관통홀을 형성하는 단계; 상기 제2관통홀의 프로파일을 따르는 스토리지 제2노드층을 형성하는 단계; 및 상기 스토리지 제2노드층에 대해 에치 백(etch back)을 수행하여 상기 차폐 플러그 상에 중첩된 부분을 선택적으로 제거하는 단계를 포함할 수 있다. The forming of the storage second node may include forming a second through hole penetrating through the second molding layer to expose an upper end of the storage first node and the shielding plug; Forming a storage second node layer conforming to the profile of the second through hole; And etching back the storage second node layer to selectively remove portions overlapping the shielding plugs.

상기 스토리지 제1 및 제2노드를 덮는 유전층 및 플레이트 노드를 순차적으로 형성하는 단계를 더 포함할 수 있다. The method may further include sequentially forming a dielectric layer and a plate node covering the storage first and second nodes.

상기 스토리지 제2노드의 하측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제1부유 고정층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming a first floating pin layer connected to an outer side of a lower end of the second storage node to fix and support the second storage node.

상기 스토리지 제2노드의 상측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제2부유 고정층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming a second floating pinned layer connected to an outer side of an upper end of the second storage node to fix and support the second storage node.

상기 차폐 플러그는 상기 제1몰드 및 상기 제2몰드, 상기 제1 및 제2부유 고정층들과 식각 선택비를 가지는 희생층을 포함하여 형성될 수 있다. The shielding plug may include a sacrificial layer having an etch selectivity with respect to the first mold, the second mold, and the first and second floating pinned layers.

상기 희생층은 상기 폴리 실리콘층(poly silicon layer)을 포함하여 형성되고, 상기 제1몰드 및 상기 제2몰드는 실리콘 산화물층을 포함하여 형성되고, 상기 제1 및 제2부유 고정층들은 실리콘 질화물층을 포함하여 형성될 수 있다. The sacrificial layer is formed to include the poly silicon layer, the first mold and the second mold are formed to include a silicon oxide layer, and the first and second floating pinned layers are silicon nitride layers. It may be formed to include.

상기 제2윈도를 형성하는 단계는 상기 제1윈도가 형성된 제2부유 고정층을 식각 마스크로 이용하여, 상기 제1윈도에 중첩되는 상기 제1부유 고정층 부분을 선택적으로 식각하는 단계를 포함할 수 있다. The forming of the second window may include selectively etching the portion of the first floating pinned layer overlapping the first window by using the second floating pinned layer on which the first window is formed as an etching mask. .

상기 제1윈도 및 상기 제2윈도를 통해 상기 스토리지 제1 및 제2노드들의 노출된 표면을 덮는 커패시터의 유전층을 형성하는 단계; 및 상기 커패시터의 유전층을 덮는 플레이트 노드(plate node)를 형성하는 단계를 더 포함할 수 있다. Forming a dielectric layer of a capacitor covering the exposed surfaces of the storage first and second nodes through the first and second windows; And forming a plate node covering the dielectric layer of the capacitor.

상기 제2부유 고정층은 상기 유전층이 상기 스토리지 제2노드의 외측 표면을 덮게 연장되는 통로를 제공하는 제1윈도를 포함하고 상기 제1부유 고정층은 상기 유전층이 상기 스토리지 제1노드의 외측 표면을 덮게 연장되는 통로를 제공하는 제2윈도를 포함할 수 있다. The second floating pinned layer includes a first window that provides a passageway through which the dielectric layer covers the outer surface of the storage second node and the first floating pin layer allows the dielectric layer to cover the outer surface of the storage first node. It may include a second window that provides a passageway that extends.

상기 제1부유 고정층의 제2윈도는 상기 제2부유 고정층의 제1윈도에 중첩되는 위치에 정렬된 것일 수 있다. The second window of the first floating pinned layer may be aligned at a position overlapping the first window of the second floating pinned layer.

본 출원의 실시예에 따르면 메모리 셀을 이루는 셀 커패시터의 스토리지 노드(storage node)의 높이를 증가시킬 수 있어, 제한된 반도체 기판의 표면적 내에서 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 커패시터를 포함하는 반도체 소자 제조하는 방법을 제시할 수 있다. 커패시터 제조 과정에서 스토리지 노드의 높이에 대한 공정 상 제약을 유효하게 극복할 수 있다. 셀 커패시터의 커패시턴스를 확보할 수 있어, 셀 트랜지스터(transistor) 및 셀 커패시터를 포함하여 이루어지는 메모리 셀의 동작 시, 비트 라인(bit line)을 통해 메모리 셀을 독출하는 과정에서의 비트 라인 센싱 마진을 유효하게 개선할 수 있다. According to the exemplary embodiment of the present application, the height of the storage node of the cell capacitor constituting the memory cell may be increased, and thus, the capacitor may include a capacitor having a larger capacitance within the surface area of the limited semiconductor substrate. A method for manufacturing a semiconductor device can be provided. Capacitor manufacturing can effectively overcome the process constraints on the height of the storage node. Capacitance of the cell capacitor can be secured, so that when the memory cell including the cell transistor and the cell capacitor is operated, the bit line sensing margin in the process of reading the memory cell through the bit line is read. It can improve effectively.

도 1 및 도 16은 본 출원의 일 실시예에 따른 반도체 소자 제조 방법을 보여주는 도면들이다.1 and 16 illustrate a method of manufacturing a semiconductor device according to an embodiment of the present application.

본 출원은 2층 이상의 다층으로 실린더(cylinder) 형상의 스토리지 노드를 형성하는 과정을 포함하는 커패시터를 포함하는 반도체 소자 제조 방법을 제시한다. 제1스토리지 노드를 실린더 형상으로 1차 형성하고, 제1스토리지 노드의 실린더 형상의 오목한 내부홈 부분의 갭(gap)을 채우는 내부홈 차폐층 또는 차폐 플러그(filling plug)를 형성하고, 제2스토리지 노드를 제1스토리지 노드에 연결되게 형성하는 과정을 제시한다. 스토리지 노드를 다단으로 형성함으로써, 스토리지 노드의 높이 증가를 제약하는 공정 제약들, 예컨대, 관통홀 형성을 위한 식각 과정에서의 식각 마진(etch margin) 한계, 스토리지 노드가 쓰러지는 리닝(leaning) 현상, 관통홀의 종횡비(aspect ratio) 증가에 따른 홀 오픈 불량(not open failure) 등의 공정 불량을 유효하게 해소할 수 있다. The present application proposes a method of manufacturing a semiconductor device including a capacitor including a process of forming a cylinder-shaped storage node in two or more layers. The first storage node is first formed in a cylindrical shape, and an inner groove shielding layer or a filling plug is formed to fill a gap of the cylindrical recessed inner groove portion of the first storage node, and the second storage is formed. A process of forming a node connected to a first storage node is provided. By forming the storage node in multiple stages, process constraints limiting the height increase of the storage node, such as the etch margin limit during the etching process for forming the through hole, the falling phenomenon of the storage node falling down, and the penetration Process defects such as hole open failure due to an increase in aspect ratio of the holes can be effectively eliminated.

설명의 기재에서 "제1" 또는 "제2" 등의 기재는 부재의 구별을 위한 것으로 순서나 부재를 특별히 한정하기 위해 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "아래"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. In the description, the descriptions such as "first" or "second" are for distinguishing the members and are not used to specifically limit the order or the members. In addition, the description to be located "on" or "below" of a member means a relative positional relationship, and does not limit the specific case where another member is further introduced into the interface directly or between the members.

도 1은 반도체 소자의 트랜지스터(transistor) 구조의 일례를 보여주는 단면도이다. 실리콘(Si) 기판과 같은 반도체 기판(100)에 트랜지스터 구조를 형성한다. 디램(DRAM) 소자와 같은 메모리(memory) 소자의 경우에, 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행할 수 있다. 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 적용하여, 반도체 기판(100)에 소자분리 트렌치(101)를 형성하고, 소자분리 트렌치(101)를 채우는 소자분리층(110)을 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 절연 물질을 포함하여 형성할 수 있다. 소자분리층(110)과 반도체 기판(100)의 계면에 버퍼층(buffer layer: 111)을 형성할 수 있다. 버퍼층(111)은 측벽 산화층(wall oxide)을 포함하여 형성될 수 있고, 측벽 산화층 상에 실리콘 질화물의 측벽 질화물층 및 버퍼 산화물층을 포함하는 3중층 구조로 형성될 수 있다. 1 is a cross-sectional view showing an example of a transistor structure of a semiconductor device. The transistor structure is formed on a semiconductor substrate 100 such as a silicon (Si) substrate. In the case of a memory device such as a DRAM device, a process of forming a cell transistor constituting a memory cell may be performed. By applying a shallow trench isolation (STI) process, the isolation trench 101 is formed in the semiconductor substrate 100 and the isolation layer 110 filling the isolation trench 101 is formed of silicon oxide (STI). And an insulating material such as SiO 2 ) or silicon nitride (Si 3 N 4 ). A buffer layer 111 may be formed at an interface between the device isolation layer 110 and the semiconductor substrate 100. The buffer layer 111 may include a sidewall oxide layer, and may be formed in a triple layer structure including a sidewall nitride layer and a buffer oxide layer of silicon nitride on the sidewall oxide layer.

소자분리층(110)에 의해 설정되는 반도체 기판(100) 부분은 트랜지스터 구조가 형성될 활성 영역(active region: 103)으로 이용된다. 활성 영역(103)의 반도체 기판(100) 부분에 셀 트랜지스터를 위한 매몰 게이트(buried gate: 210)을 형성한다. 소자분리층(110)에 의해서 활성 영역(103)은 6F2 셀 어레이(cell array)를 따라 다수 배열될 수 있다. 이때, F는 최소 패턴 크기(minimum feature size)를 의미할 수 있으며, 매몰 게이트(210) 또는 비트 라인(bit line)의 선폭 크기(CD size)를 의미할 수 있다. A portion of the semiconductor substrate 100 set by the device isolation layer 110 is used as an active region 103 in which a transistor structure is to be formed. A buried gate 210 for a cell transistor is formed in a portion of the semiconductor substrate 100 of the active region 103. By the device isolation layer 110, a plurality of active regions 103 may be arranged along a 6F 2 cell array. In this case, F may mean a minimum feature size, and may mean a CD size of the buried gate 210 or a bit line.

매몰 게이트(210)는 활성 영역(103)을 가로지르는 라인(line) 형상을 가지는 게이트 트렌치(gate trench: 211)들을 일정 간격 상호 이격되게 형성하고, 게이트 트렌치(211)의 바닥 부분을 채우게 도전층, 예컨대, 도전성 폴리 실리콘(poly silicon)층이나 텅스텐(W) 또는 티타늄질화물(TiN)과 같은 금속층을 형성한 후, 이를 에치 백(etch back)하여 형성할 수 있다. 매몰 게이트(210)와 게이트 트렌치(211)의 측벽 및 바닥에 노출된 반도체 기판(100) 부분과의 계면에는 게이트 유전층(213)이 형성된다. 매몰 게이트(210)를 덮도록 매몰 게이트(210) 상측의 게이트 트렌치(211)의 오목한 홈 부분을 채우는 게이트 매몰층(230)을 절연층을 포함하여 형성할 수 있다. 게이트 매몰층(230)은 소자분리층(110)과 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 질화물을 포함하여 형성될 수 있다. 매몰 게이트(210)의 양쪽 상측에 위치하게 되는 반도체 기판(100)의 활성 영역(103) 부분에는 불순물 이온이 도핑(doping)되어 소스 또는 드레인 정션(source and drain junction)이 형성되어, 셀 트랜지스터 구조가 형성될 수 있다. The buried gate 210 forms gate trenches 211 having a line shape across the active region 103 to be spaced apart from each other at regular intervals, and fills a bottom portion of the gate trench 211. For example, a metal layer such as a conductive poly silicon layer or tungsten (W) or titanium nitride (TiN) may be formed and then etched back. The gate dielectric layer 213 is formed at an interface between the buried gate 210 and a portion of the semiconductor substrate 100 exposed on the sidewalls and the bottom of the gate trench 211. The gate buried layer 230 filling the concave groove portion of the gate trench 211 above the buried gate 210 may be formed to include the insulating layer to cover the buried gate 210. The gate buried layer 230 may include an insulating material, for example, silicon nitride, which may have an etch selectivity with the device isolation layer 110. Impurity ions are doped in the active region 103 of the semiconductor substrate 100 positioned on both sides of the buried gate 210 to form a source and drain junction, thereby forming a cell transistor structure. Can be formed.

셀 트랜지스터 구조가 형성된 반도체 기판(100) 상에 셀 트랜지스터에 전기적으로 연결되는 비트 라인(310)이 형성될 수 있다. 비트 라인(310)은 텅스텐(W)층과 같은 금속층을 포함하여 형성될 수 있으며, 하부에 반도체 기판(100)과 접속되는 비트 라인 콘택(bit line contact: 320)과 전기적으로 연결되게 형성될 수 있다. 비트 라인 콘택(320)과 비트 라인(310)의 계면에는 티타늄 질화물층을 포함하는 장벽층(barrier metal layer: 311)가 도입될 수 있다. 비트 라인(310)의 상측을 덮는 비트 라인 캡층(bit line capping layer: 330)이 실리콘 질화물층과 같은 절연층을 포함하여 형성될 수 있다. 비트 라인(310)의 측벽에는 비트 라인(310)과 스토리지 노드 콘택(storage node contact: 410)과의 격리를 확보하기 위한 비트 라인 측벽 스페이서(spacer: 도시되지 않음) 또한 도입될 수도 있다. 비트 라인(310)과 반도체 기판(100)의 활성 영역(103)을 격리 절연하는 절연층(도시되지 않음)이 비트 라인 콘택(320)들 사이에 위치하게 도입될 수 있다. A bit line 310 electrically connected to the cell transistor may be formed on the semiconductor substrate 100 on which the cell transistor structure is formed. The bit line 310 may include a metal layer such as a tungsten (W) layer, and may be formed to be electrically connected to a bit line contact 320 connected to the semiconductor substrate 100 at a lower portion thereof. have. A barrier metal layer 311 including a titanium nitride layer may be introduced at an interface between the bit line contact 320 and the bit line 310. A bit line capping layer 330 covering the upper side of the bit line 310 may be formed including an insulating layer such as a silicon nitride layer. A bit line sidewall spacer (not shown) may also be introduced into the sidewall of the bit line 310 to ensure isolation between the bit line 310 and the storage node contact 410. An insulating layer (not shown) that insulates the bit line 310 from the active region 103 of the semiconductor substrate 100 may be introduced to be positioned between the bit line contacts 320.

비트 라인 콘택(320)이 형성될 때, 비트 라인(310)이 전기적으로 연결되는 드레인 정션에 대응되는 소스 정션에 접속되는 스토리지 노드 콘택 패드(storage node contact pad: 420)이 동시에 형성될 수 있다. 비트 라인 콘택(320) 및 스토리지 노드 콘택 패드(420)는 도전성 폴리 실리콘층과 같은 도전층을 포함하여 형성될 수 있다. 스토리지 노드 콘택 패드(420)는 비트 라인(310)을 절연 격리하는 층간 절연층(500)을 관통하여 형성되는 스토리지 노드 콘택(410)을 반도체 기판(100)에 전기적으로 연결시키는 매개로 도입될 수 있다. 층간 절연층(500)은 실리콘 산화물과 같은 절연 물질의 층을 포함하여 형성될 수 있으며, 단일층 또는 다층의 절연층들을 포함하여 형성될 수도 있다. 스토리지 노드 콘택(410)은 셀 트랜지스터에 전기적으로 연결되고, 디램 소자에서 데이터(data)의 저장부의 역할을 하는 셀 커패시터(capacitor)를 전기적으로 연결하는 매개로 도입된다. 스토리지 노드 콘택(410)은 도전성 폴리 실리콘층과 같은 도전층을 포함하여 형성될 수 있다. 스토리지 노드 콘택(410)에 연결되는 스토리지 제1노드를 실린더(cylinder) 형상을 가지게 형성하는 과정을 수행한다. When the bit line contact 320 is formed, a storage node contact pad 420 connected to the source junction corresponding to the drain junction to which the bit line 310 is electrically connected may be simultaneously formed. The bit line contact 320 and the storage node contact pads 420 may be formed including a conductive layer such as a conductive polysilicon layer. The storage node contact pad 420 may be introduced as a medium for electrically connecting the storage node contact 410 formed through the interlayer insulating layer 500 to insulate and isolate the bit line 310 to the semiconductor substrate 100. have. The interlayer insulating layer 500 may include a layer of an insulating material such as silicon oxide, or may include a single layer or multiple layers of insulating layers. The storage node contact 410 is electrically connected to the cell transistor, and is introduced as a medium for electrically connecting a cell capacitor which serves as a storage of data in the DRAM device. The storage node contact 410 may be formed including a conductive layer, such as a conductive polysilicon layer. A process of forming a storage first node connected to the storage node contact 410 to have a cylinder shape is performed.

도 2는 층간 절연층(500) 상에 제1몰드(mold: 610)를 형성하는 과정을 보여준다. 스토리지 노드 콘택(410) 상에 식각 정지층(etch stop layer: 611)을 형성하고, 스토리지 제1노드에 형상을 부여하기 위한 제1몰드층(mold layer)을 희생층으로 형성하고, 하부의 스토리지 노드 콘택(410)들을 각각 노출하는 제1관통홀(through hole: 613)들이 형성되게 제1몰드층의 일부를 식각 제거하여 제1몰드(610)를 형성한다. 식각 정지층(611)은 제1관통홀(613)을 형성하는 식각 과정에서 식각 종료점을 제공하도록, 제1몰드(610)를 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다. 2 illustrates a process of forming a first mold 610 on the interlayer insulating layer 500. An etch stop layer 611 is formed on the storage node contact 410, and a first mold layer is formed as a sacrificial layer to form the storage first node. A portion of the first mold layer is etched away to form first molds 610 such that first through holes 613 exposing the node contacts 410 are formed. The etch stop layer 611 is an insulating material having an etch selectivity with a silicon oxide (SiO 2 ) layer constituting the first mold 610 to provide an etch termination point in the etching process of forming the first through hole 613, For example, silicon nitride (Si 3 N 4 ) may be formed to a thickness of 200 Å to 1000 Å.

식각 정지층(611)은 스토리지노드의 하단 측부에 잔존하여 스토리지 노드를 지지하는 지지층으로 사용될 수 있으며, 후속 진행될 제1몰드(610) 등을 제거하는 습식 딥 아웃(dip out) 과정에서, 습식 과정에 사용되는 습식액이 스토리지 노드 콘택(410)과 층간 절연층(500)의 계면으로 침투하여 층간 절연층(500)이 소실(loss)되는 불량 발생을 억제할 수 있다. 제1몰드(610)는 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass)층이나 플라즈마 개선 테스라에틸올쏘실리케이트(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층을 포함할 수 있고, 경우에 따라, PSG 및 TEOS의 복합층으로 형성될 수 있다. 제1몰드(610)는 대략 10000Å 내지 14000Å 정도 두께로 형성될 수 있다. The etch stop layer 611 may be used as a support layer for remaining on the lower side of the storage node to support the storage node. In the wet dip out process of removing the first mold 610 to be subsequently performed, the wet process may be performed. The wet liquid used to penetrate into the interface between the storage node contact 410 and the interlayer insulating layer 500 may prevent the occurrence of a defect in which the interlayer insulating layer 500 is lost. The first mold 610 may include a Phosphorous Silicate Glass (PSG) layer or a Plasma Enhanced TetraEthylOrthoSilicate (PE-TEOS) layer, and optionally, PSG and TEOS. It can be formed as a composite layer of. The first mold 610 may be formed to a thickness of about 10000Å to 14000Å.

도 3은 스토리지 제1노드층(710)을 형성하는 과정을 보여준다. 제1관통홀(613)의 프로파일(profile)을 따르는 도전층, 예컨대, 금속층을 증착하여 실린더 형상을 가지는 스토리지 제1노드층(710)을 형성한다. 스토리지 제1노드층(710)이 제1관통홀(613)의 프로파일을 따라 형성되므로, 실린더 형상에 의해 내부홈(713)을 제공하는 형상으로 형성될 수 있다. 스토리지 제1노드층(710)은 티타늄(Ti)층을 증착하고, 티타늄 질화물층(TiN)층을 증착하여 형성할 수 있다. 티타늄층(Ti)층은 제1관통홀(613)에 노출된 스토리지 노드 콘택(410)을 이루는 도전성 폴리 실리콘층의 실리콘과 실리사이드(silicide) 반응하여 티타늄 실리사이드층을 형성할 수 있으며, 티타늄 실리사이드층은 스토리지 제1노드(710)와 스토리지 노드 콘택(410)의 간의 계면 저항을 감소시켜 줄 수 있다. 3 illustrates a process of forming the storage first node layer 710. A conductive layer, for example, a metal layer, along a profile of the first through hole 613 is deposited to form a storage first node layer 710 having a cylindrical shape. Since the storage first node layer 710 is formed along the profile of the first through hole 613, the storage first node layer 710 may be formed in a shape of providing an inner groove 713 by a cylinder shape. The storage first node layer 710 may be formed by depositing a titanium (Ti) layer and depositing a titanium nitride layer (TiN) layer. The titanium layer (Ti) may form a titanium silicide layer by silicide reacting with silicon of the conductive polysilicon layer forming the storage node contact 410 exposed to the first through hole 613, and the titanium silicide layer. May reduce the interface resistance between the storage first node 710 and the storage node contact 410.

도 4는 스토리지 제1노드층(710)이 제공한 내부홈(713)을 채우는 내부홈 차폐층(800)을 형성하는 과정을 보여준다. 스토리지 제1노드층(710)에 의해 제공된 내부홈(713)을 차단 및 차폐하기 위한 내부홈 차폐층(800)을 희생층으로 형성한다. 내부홈 차폐층(800)은 내부홈에 끼워지는 채움 플러그(filling plug) 형성을 제공하도록, 내부홈(713)의 갭(gap)을 채우는 희생층을 증착하여 형성할 수 있다. 이때, 내부홈 차폐층(800)은 제1관통홀(613)의 종횡비가 상당히 커 내부홈(713)의 종횡비 또한 상당히 크게 유도되므로, 내부홈(713)을 심(seam)이나 보이드(void)의 유발없이 채울 수 있는 물질, 예컨대, 폴리 실리콘층을 증착하여 내부홈(713)을 채워 차폐하도록 형성될 수 있다. 4 illustrates a process of forming the inner groove shielding layer 800 filling the inner groove 713 provided by the storage first node layer 710. An inner groove shielding layer 800 for blocking and shielding the inner groove 713 provided by the storage first node layer 710 is formed as a sacrificial layer. The inner groove shielding layer 800 may be formed by depositing a sacrificial layer filling a gap of the inner groove 713 to provide the formation of a filling plug fitted into the inner groove. At this time, since the aspect ratio of the inner groove 713 of the inner groove shielding layer 800 is considerably large and the aspect ratio of the inner groove 713 is also significantly increased, the inner groove 713 may be seam or void. A fillable material, for example, a polysilicon layer may be deposited to fill the inner groove 713 to be shielded without causing it.

내부홈 차폐층(800)의 희생층은 다양한 절연 물질 또는 도전 물질로 형성하는 것이 가능하지만, 후속되는 과정에서 스토리지 제1노드층(710) 및 제1몰드(610) 등과 선택비를 가지며 제거되어야 하므로, 스토리지 제1노드층(710)을 이루는 티타늄 질화물 및 제1몰드(610)를 이루는 실리콘 산화물과 식각 선택비를 가질 수 있는 물질로 선택되는 것이 유효하며, 또한, 후속 과정에 도입되어 스토리지 노드를 고정하는 역할을 하는 NFC 부유 고정층을 이루는 실리콘 질화물과 선택비를 가지는 물질로 선택되는 것이 유효하다. 갭 채움 특성과 식각 선택비를 고려할 때, 폴리 실리콘층을 증착하여 내부홈 차폐층(800)을 형성하는 것이 유효하다. 폴리 실리콘층은 심의 발생없이 내부홈(713)을 유효하게 채우게 증착되는 것이 확인되고 있어, 심이 유발될 경우 심에 잔류하는 후속 스토리지 제2노드 물질이 내부홈 차폐층(800)이 제거되는 것을 방해하는 문제를 유효하게 방지 또는 억제할 수 있는 것으로 실험적으로 평가된다. Although the sacrificial layer of the inner groove shielding layer 800 may be formed of various insulating materials or conductive materials, the sacrificial layer of the inner groove shielding layer 800 should be removed with a selection ratio such as the storage first node layer 710 and the first mold 610 in a subsequent process. Therefore, it is effective to select the titanium nitride forming the storage first node layer 710 and the material having the etching selectivity with the silicon oxide forming the first mold 610. Also, the storage node may be introduced in a subsequent process. It is effective to be selected as a material having a silicon nitride and selectivity forming the NFC floating fixed layer that serves to fix the. Considering the gap filling characteristics and the etching selectivity, it is effective to form the inner groove shielding layer 800 by depositing a polysilicon layer. It has been confirmed that the polysilicon layer is deposited to effectively fill the inner grooves 713 without generating a shim, so that subsequent storage second node material remaining in the shim prevents the inner groove shielding layer 800 from being removed when the shim is triggered. It is evaluated experimentally that the problem can be effectively prevented or suppressed.

도 5는 내부홈 차폐층(800) 및 하부의 스토리지 제1노드층(710)을 평탄화하여 노드 분리(node separation)하는 과정을 보여준다. 내부홈 차폐층(800)에 화학기계적연마(CMP)를 수행한다. CMP 평탄화 과정은 스토리지 제1노드층(710) 하부의 제1몰드(610)의 상부 표면을 노출하도록 수행하여, 내부홈 차폐층(800)이 내부홈(713)을 차폐하는 차폐 플러그(801)들로 상호 격리(isolation) 또는 노드 분리되도록 하고, 스토리지 제1노드층(710)이 스토리지 제1노드(711)들로 상호 격리 또는 노드 분리되도록 한다. FIG. 5 illustrates a process of node separation by planarizing the inner groove shielding layer 800 and the lower storage first node layer 710. Chemical mechanical polishing (CMP) is performed on the inner groove shielding layer 800. The CMP planarization process is performed to expose the upper surface of the first mold 610 under the storage first node layer 710, so that the inner groove shielding layer 800 shields the inner groove 713. Isolation or node separation, and the storage first node layer 710 is isolated or node separation to the storage first nodes 711.

도 6은 스토리지 제1노드(711)의 상측 단부 및 제1몰드(610), 차폐 플러그(801)의 상측 표면을 덮는 제1부유 고정층(810)을 형성하는 과정을 보여준다. 차폐 플러그(801)들을 노드 분리한 후, 제1부유 고정층(810)을 제1몰드(610)을 이루는 절연 물질과 식각 선택비를 가지는 절연층, 예컨대, 실리콘 질화물층을 포함하여 형성한다. 제1부유 고정층(810)이 차폐 플러그(801)를 덮게 형성함으로써, 스토리지 제2노드를 위한 제2몰드층을 관통하는 제2관통홀을 형성하는 선택적 식각 과정에서, 제1부유 고정층(810)이 식각 종료점을 제공하는 식각 정지층으로 이용될 수 있다. 제1부유 고정층(810)을 제1몰드(610)를 위한 층을 형성한 직후에 제1관통홀(613)을 형성하기 이전에 형성할 경우 별도의 식각 정지층을 도입하여야 할 것이지만, 제1부유 고정층(810)이 차폐 플러그(801) 상에 형성되므로 별도의 식각 정지층을 도입하는 과정을 생략할 수 있어 공정 단계의 감축을 구현할 수 있다. 제1부유 고정층(810)은 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다. 6 illustrates a process of forming a first floating pinned layer 810 covering an upper end of the storage first node 711, a first mold 610, and an upper surface of the shielding plug 801. After separating the shielding plugs 801, the first floating pinned layer 810 is formed to include an insulating layer having an etch selectivity with an insulating material forming the first mold 610, for example, a silicon nitride layer. The first floating pinned layer 810 is formed in the selective etching process by forming the first floating pin layer 810 covering the shielding plug 801 to form a second through hole penetrating the second mold layer for the storage second node. It can be used as an etch stop layer to provide an etch endpoint. When the first floating pin layer 810 is formed immediately after forming the layer for the first mold 610, but before the first through hole 613 is formed, a separate etch stop layer should be introduced. Since the floating pinned layer 810 is formed on the shielding plug 801, a process of introducing a separate etch stop layer may be omitted, thereby reducing a process step. The first floating pinned layer 810 may be formed to have a thickness of 200 μs to 1000 μs including silicon nitride (Si 3 N 4 ).

도 7은 제1부유 고정층(810) 상에 제2몰드층(630) 및 제2부유 고정층(830)을 형성하는 과정을 보여준다. 커패시터의 스토리지 노드의 높이를 증가시키기 위해서, 스토리지 제1노드(711)에 하단부가 연결되는 실린더 형상의 스토리지 제2노드를 형성하는 과정을 수행한다. 제1부유 고정층(810) 상에 스토리지 제2노드에 실린더 형상을 부여하기 위한 제2몰드층(630)을 증착한다. 제2몰드층(630)은 스토리지 노드의 높이를 고려하여 그 두께가 결정될 수 있지만, 대략 8000Å 내지 14000Å 정도 두께로 형성될 수 있다. 또한, 제1몰드(610)와 마찬가지로 후속 과정에 딥 아웃 과정에서 제거될 수 있도록, 실리콘 산화물층을 포함하여 형성될 수 있다. 제2몰드층(630)은 PSG나 PE-TEOS의 단일층 또는 PSG 및 TEOS의 복합층을 포함하여 형성될 수 있다. FIG. 7 illustrates a process of forming the second mold layer 630 and the second floating pinned layer 830 on the first floating pinned layer 810. In order to increase the height of the storage node of the capacitor, a process of forming a cylindrical storage second node having a lower end connected to the storage first node 711 is performed. A second mold layer 630 is deposited on the first floating pinned layer 810 to impart a cylindrical shape to the storage second node. Although the thickness of the second mold layer 630 may be determined in consideration of the height of the storage node, the second mold layer 630 may be formed to a thickness of about 8000 Å to 14000 Å. In addition, like the first mold 610, the silicon oxide layer may be formed to be removed in a subsequent dip-out process. The second mold layer 630 may include a single layer of PSG or PE-TEOS or a composite layer of PSG and TEOS.

제2몰드층(630) 상에 제1부유 고정층(810)과 마찬가지로 스토리지 노드를 고정 지지할 제2부유 고정층(830)을 형성한다. 제2부유 고정층(830)은 제2몰드층(630)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물층을 증착하여 형성될 수 있으며, 실리콘 질화물층 상에 실리콘 질화물층의 소실(loss)를 방지하기 위해 보호 버퍼층으로 PE-TEOS와 같은 실리콘 산화물층을 더 증착하여 복합층으로 형성할 수 있다. Like the first floating pin layer 810, a second floating pin layer 830 is formed on the second mold layer 630 to support the storage node. The second floating pinned layer 830 may be formed by depositing an insulating material having an etching selectivity with the second mold layer 630, for example, a silicon nitride layer, and a loss of the silicon nitride layer on the silicon nitride layer. In order to prevent this, a silicon oxide layer such as PE-TEOS may be further deposited as a protective buffer layer to form a composite layer.

도 8은 제2관통홀(633)을 가지는 제2몰드(631)를 패터닝하는 과정을 보여준다. 제2부유 고정층(830) 상에 제1식각 마스크(850)을 형성한 후, 제1식각 마스크(850)에 의해 노출된 제2부유 고정층(830) 부분을 식각 제거하고, 이어 노출되는 제2몰드층(630) 부분을 선택적으로 식각 제거하여 제2몰드층(630)을 관통하는 제2관통홀(633)을 형성한다. 제2관통홀(633)이 형성된 제2몰드(631)는 스토리지 제2노드에 형상을 부여하는 틀로 이용될 수 있다. 제1식각 마스크(850)는 포토레지스트 패턴(photoresist pattern)을 포함하거나 또는 하드 마스크(hard mask)를 포함하여 형성될 수 있다. 제2관통홀(633)은 제1관통홀(631)에 정렬되게 형성되어, 바닥 부분에 스토리지 제1노드(711)의 상측 단부 및 차폐 플러그(801)의 상측 표면을 노출하게 형성될 수 있다. 제2관통홀(633)을 식각하는 과정은 제1부유 고정층(830)을 식각 종료점으로 이용하도록 제어될 수 있으며, 제1부유 고정층(830)이 제1몰드(610)을 덮어 보호할 수 있어, 식각 과정에서 제1몰드층(610)이 원하지 않게 침식되어 소실되는 불량을 유효하게 억제할 수 있다. 8 shows a process of patterning a second mold 631 having a second through hole 633. After the first etching mask 850 is formed on the second floating pin layer 830, the portion of the second floating pin layer 830 exposed by the first etching mask 850 is etched away, and then the second exposed layer is exposed. A portion of the mold layer 630 is selectively etched to form a second through hole 633 penetrating the second mold layer 630. The second mold 631 in which the second through hole 633 is formed may be used as a frame for imparting a shape to the storage second node. The first etching mask 850 may include a photoresist pattern or a hard mask. The second through hole 633 may be formed to be aligned with the first through hole 631, and may be formed to expose an upper end of the storage first node 711 and an upper surface of the shielding plug 801 at a bottom portion thereof. . The process of etching the second through hole 633 may be controlled to use the first floating pin layer 830 as an etching end point, and the first floating pin layer 830 may cover and protect the first mold 610. In the etching process, the first mold layer 610 may be effectively suppressed from being eroded and lost.

도 9는 스토리지 제2노드층(730)을 형성하는 과정을 보여준다. 제2관통홀(633)의 프로파일(profile)을 따르는 도전층, 예컨대, 금속층을 증착하여 실린더 형상을 가지는 스토리지 제2노드층(730)을 형성한다. 제2관통홀(633)이 제2부유 고정층(830) 및 제2몰드(631)을 관통하고, 바닥 부분에 스토리지 제1노드(711)의 상단 단부 및 차폐 플러그(801)를 노출하고 있으므로, 스토리지 제2노드층(730)은 제2관통홀(633)의 측벽 및 바닥을 덮게 연장되는 층으로 형성되어, 제2관통홀(633)의 바닥 부분에서 스토리지 제1노드(711)의 상측 단부와 체결되고 차폐 플러그(801)를 덮게 연장되게 증착될 수 있다. 스토리지 제2노드층(730)은 스토리지 제1노드(711)와 체결되게 형성되므로, 스토리지 제1노드(711)와의 체결 강도의 제고를 위해서 스토리지 제1노드(711)와 실질적으로 동일한 금속층을 포함하여 형성될 수 있다. 예컨대, 스토리지 제2노드층(730)은 티타늄 질화물층을 증착하여 형성될 수 있다. 9 illustrates a process of forming the storage second node layer 730. A conductive layer, for example, a metal layer, along the profile of the second through hole 633 is deposited to form a storage second node layer 730 having a cylindrical shape. Since the second through hole 633 penetrates through the second floating pinned layer 830 and the second mold 631, and exposes the upper end of the storage first node 711 and the shielding plug 801 at the bottom thereof. The storage second node layer 730 is formed of a layer extending to cover the side wall and the bottom of the second through hole 633, and the upper end of the storage first node 711 at the bottom of the second through hole 633. And may extend to cover the shielding plug 801. Since the storage second node layer 730 is formed to be coupled to the storage first node 711, the storage second node layer 730 includes a metal layer substantially the same as the storage first node 711 in order to increase the strength of the storage second node 711. Can be formed. For example, the storage second node layer 730 may be formed by depositing a titanium nitride layer.

도 10은 스토리지 제2노드층(730)을 에치 백(etch back)하는 과정을 보여준다. 스토리지 제2노드층(730)에 이방성 식각 과정과 같은 에치 백 과정을 수행하여, 차폐 플러그(801)를 덮고 있던 바닥 부분(733)을 선택적으로 제거하고, 제2부유 고정층(830)을 덮는 부분(735)를 제거하여 노드 분리하여 스토리지 제2노드(731)로 패터닝한다. 스토리지 제2노드(731)의 하단부(737)가 스토리지 제1노드(711)의 상단 단부에 체결된 형상을 가지게 되고, 차폐 플러그(801)의 상측 표면을 노출하게 제2관통홀(633)의 측벽에 부착된 원통 실린더 형상을 가지게 형성된다. 스토리지 제2노드(731)의 바닥 부분(733)이 선택적으로 제거됨에 따라 노출되는 하부의 차폐 플러그(801)의 상측 표면은 일부 깊이로 리세스(recess)되도록 에치 백 과정은 수행될 수 있다. 차폐 플러그(801)의 상측 표면 일부가 리세스되도록 에치 백을 수행함으로써, 스토리지 제2노드(731)의 바닥 부분(733)이 보다 신뢰성있게 제거될 수 있어, 차폐 플러그(801)의 상측 표면이 보다 완전하게 노출 또는 열릴 수 있어, 후속 차폐 플러그(801)의 제거가 보다 원활하게 수행될 수 있다. 10 illustrates a process of etching back the storage second node layer 730. An etch back process such as an anisotropic etching process is performed on the storage second node layer 730 to selectively remove the bottom portion 733 covering the shielding plug 801 and cover the second floating pinned layer 830. The node 735 is removed to separate the node and patterned as the storage second node 731. The lower end 737 of the storage second node 731 is fastened to the upper end of the storage first node 711, and exposes the upper surface of the shielding plug 801 to the second through hole 633. It is formed to have a cylindrical cylinder shape attached to the side wall. As the bottom portion 733 of the storage second node 731 is selectively removed, an etch back process may be performed such that the upper surface of the lower shield plug 801 exposed is recessed to some depth. By performing etch back so that a portion of the upper surface of the shield plug 801 is recessed, the bottom portion 733 of the storage second node 731 can be removed more reliably, so that the upper surface of the shield plug 801 More fully exposed or open, removal of subsequent shield plug 801 can be performed more smoothly.

도 11은 제2부유 고정층(830)의 일부(831)를 선택적으로 제거하여 제1윈도(window: 835)를 열어주는 과정을 보여준다. 제2부유 고정층(830)의 일부 부분(831)을 열어주는 제2식각 마스크(870)을 형성하고, 제2식각 마스크(870)에 노출된 제2부유 고정층(830)의 노출 부분(831)을 선택적으로 제거하여 제2몰드(631)의 일부 부분(635)을 열어주는 제1윈도(835)를 제2부유 고정층(830)에 형성한다. FIG. 11 shows a process of selectively removing a portion 831 of the second floating pinned layer 830 to open a first window 835. A second etching mask 870 is formed to open a portion 831 of the second floating pin layer 830, and an exposed portion 831 of the second floating pin layer 830 exposed to the second etching mask 870. Is selectively removed to form a first window 835 in the second floating pinned layer 830 that opens a portion 635 of the second mold 631.

도 12는 제1윈도(835)를 통해 제1딥 아웃(dip out)을 수행하는 단계를 보여준다. 제1윈도(835)의 열린 부분을 통해 노출된 제2몰드(631)을 습식 식각으로 선택적으로 제거하는 제1딥 아웃 과정을 수행한다. 스토리지 제2노드(731)의 외주 부분을 덮고 있던 제2몰드(631)는 제거된다. 12 illustrates a step of performing a first dip out through the first window 835. A first dip out process is performed to selectively remove the second mold 631 exposed through the open portion of the first window 835 by wet etching. The second mold 631 covering the outer circumferential portion of the storage second node 731 is removed.

도 13은 제1부유 고정층(810)의 일부(811)를 선택적으로 제거하여 제2윈도(window: 815)를 열어주는 과정을 보여준다. 제2몰드(631)의 제거에 의해 노출되는 제1부유 고정층(810)에 대해서, 제1윈도(835)를 통해 노출되는 제1부유 고정층(810)의 일부(811)를 선택적으로 제거하는 식각 과정을 수행하여, 하부의 제1몰드(610)의 일부를 노출하는 제2윈도(815)를 형성한다. 제1윈도(835)를 가지는 제2부유 고정층(830)은 제2윈도(815)를 형성하는 선택적 식각 과정에서 식각 마스크(etch mask) 역할을 하고, 제2윈도(815)는 제1윈도(835)에 의해 열리는 제1부유 고정층(810) 부분(811)의 선택적 제거, 예컨대, 이방성 건식 식각에 의한 식각 제거에 의해서 형성될 수 있다. 이러한 제2윈도(815)를 형성하는 식각 과정에서의 제2부유 고정층(830)의 손실을 고려하여 제2부유 고정층(830)은 제1부유 고정층(810)에 비해 두꺼운 두께, 예컨대, 대략 2배 이상의 두께로 형성될 수도 있다. 또는 제2윈도(815)는 제1부유 고정층(810)이 증착된 직후에 제2몰드층(도 7의 630)이 증착되기 이전에 미리 형성될 수도 있다. FIG. 13 illustrates a process of selectively removing a portion 811 of the first floating pinned layer 810 to open a second window 815. An etching for selectively removing a portion 811 of the first floating pinned layer 810 exposed through the first window 835 with respect to the first floating pinned layer 810 exposed by the removal of the second mold 631. By performing the process, a second window 815 exposing a portion of the first mold 610 is formed. The second floating pinned layer 830 having the first window 835 serves as an etch mask in the selective etching process of forming the second window 815, and the second window 815 is the first window (815). It may be formed by selective removal of the portion 811 of the first floating pinned layer 810 opened by 835, for example by etching removal by anisotropic dry etching. In consideration of the loss of the second floating pin layer 830 during the etching process of forming the second window 815, the second floating pin layer 830 is thicker than the first floating pin layer 810, for example, approximately 2. It may be formed to a thickness of more than twice. Alternatively, the second window 815 may be previously formed immediately after the first floating pinned layer 810 is deposited, but before the second mold layer 630 of FIG. 7 is deposited.

도 14는 제2윈도(815)를 통해 제2딥 아웃(dip out)을 수행하는 단계를 보여준다. 제2윈도(815)의 열린 부분을 통해 노출된 제1몰드(610)을 습식 식각으로 선택적으로 제거하는 제2딥 아웃 과정을 수행한다. 스토리지 제1노드(711)의 외주 부분을 덮고 있던 제1몰드(610)는 선택적으로 제거된다. 이때, 스토리지 제1노드(711)는 차폐 플러그(801)에 의해 고정 지지되고 있어, 제2딥 아웃 과정에서 스토리지 제1노드(711) 및 스토리지 제2노드(731) 전체가 쓰러지거나 기울어지는 리닝(leaning) 현상을 유효하게 억제할 수 있다. 차폐 플러그(801)는 제1 및 제2부유 고정층(810, 830)과 함께, 스토리지 제1 및 제2노드(711, 731), 특히, 하부의 스토리지 제1노드(711)를 확고하게 고정시키는 역할을 함으로써, 스토리지 제1 및 제2노드(711, 713)을 포함하는 전체 스토리지 노드(711, 731)의 높이가 증가된 상태에서도, 스토리지 노드(711, 731)이 쓰러지거나 기울어지는 불량이 유발되는 것을 유효하게 억제할 수 있다. 층간 절연층(500)은 식각 정지층(611)에 의해 제2딥 아웃에 사용되는 습식 식각액으로부터 보호될 수 있어, 침식 등의 불량이 유발되는 것이 유효하게 억제될 수 있다. FIG. 14 illustrates a step of performing a second dip out through the second window 815. A second dip out process is performed to selectively remove the first mold 610 exposed through the open portion of the second window 815 by wet etching. The first mold 610 covering the outer circumferential portion of the storage first node 711 is selectively removed. At this time, the storage first node 711 is fixedly supported by the shielding plug 801, so that the entire storage first node 711 and the entire storage second node 731 are collapsed or tilted during the second deep-out process. Leaning can be effectively suppressed. The shielding plug 801, together with the first and second floating pin layers 810, 830, firmly secures the storage first and second nodes 711, 731, in particular the underlying storage first node 711. By doing so, even when the heights of the entire storage nodes 711 and 731 including the storage first and second nodes 711 and 713 are increased, the storage nodes 711 and 731 may fall down or tilt. Can be effectively suppressed. The interlayer insulating layer 500 may be protected from the wet etchant used for the second dip out by the etch stop layer 611, so that it may be effectively suppressed that a defect such as erosion is caused.

도 15는 차폐 플러그(801)을 선택적으로 제거하는 과정을 보여준다. 제1몰드(610)을 제거하는 과정에서 잔류된 차폐 플러그(801)를 선택적으로 제거한다. 차폐 플러그(801)는 폴리 실리콘층을 포함하여 형성되고 있으므로, 폴리 실리콘층을 스트립(strip)하는 습식 식각을 수행하여 차폐 플러그(801)를 제거함으로써, 스토리지 제1노드(711)의 내측 측벽을 노출시킨다. 습식 식각 이외에 등방성 건식 식각 또한 폴리 실리콘층을 선택적으로 제거하는 데 이용될 수 있다. 15 shows a process for selectively removing the shield plug 801. The shielding plug 801 remaining in the process of removing the first mold 610 is selectively removed. Since the shielding plug 801 is formed to include the polysilicon layer, the inner sidewall of the storage first node 711 is removed by performing wet etching to strip the polysilicon layer to remove the shielding plug 801. Expose In addition to wet etching, isotropic dry etching may also be used to selectively remove the polysilicon layer.

도 16은 스토리지 노드(711, 731)의 노출된 표면을 덮는 커패시터의 유전층(910) 및 플레이트 노드(plate node: 930)을 형성하는 과정을 보여준다. 커패시터 유전층(910)은 고유전율 상수(k)를 가지는 고유전 물질층, 예컨대, 지르코늄 산화물(ZrO2)층을 포함하여 형성될 수 있고, 또한, 알루미늄 산화물(Al2O3) 또는 탄탈륨 산화물(Ta2O5) 등을 포함하거나 이들의 복합층을 포함하여 형성될 수 있다. 커패시터 유전층(910) 상에 커패시터의 플레이트 노드(930)을 형성하여 셀 커패시터들을 구성한다. 플레이트 노드(930)는 TiN층을 포함하여 형성될 수 있고, 또한, TaN, ZrN, WN, Ru, RuO2, Ir, IrO2, Pt, Ru 및 RuO2의 이중층 Ir 및 IrO2의 이중층, SrRuO3층과 같은 금속층 또는 금속 질화물층, 금속 산화물층 또는 이들의 복합층을 포함하여 형성될 수 있다.FIG. 16 illustrates a process of forming a dielectric layer 910 and a plate node 930 of a capacitor covering exposed surfaces of storage nodes 711 and 731. The capacitor dielectric layer 910 may include a high dielectric material layer having a high dielectric constant (k), for example, a zirconium oxide (ZrO 2 ) layer, and may also be formed of aluminum oxide (Al 2 O 3 ) or tantalum oxide ( Ta 2 O 5 ), or the like, or a composite layer thereof. Cell capacitors are formed by forming a plate node 930 of a capacitor on the capacitor dielectric layer 910. The plate node 930 may be formed to include a TiN layer, and may also include TaN, ZrN, WN, Ru, RuO 2 , Ir, IrO 2 , bilayers of Pt, Ru, and RuO 2 , dual layers of Ir and IrO 2 , and SrRuO. It may be formed by including a metal layer or a metal nitride layer, a metal oxide layer, or a composite layer thereof, such as three layers.

반도체 소자의 커패시터 구조는, 반도체 기판(100) 상에 실린더 형상으로 형성된 커패시터의 스토리지 제1노드(711) 및 스토리지 제1노드(711)의 상단 단부에 체결되게 적층된 실린더 형상의 스토리지 제2노드(731)를 포함하는 스토리지 노드(711, 731)을 포함하여 구성될 수 있다. 스토리지 노드(711, 731)이 2단으로 구성되므로, 스토리지 노드(711, 731)의 높이를 유효하게 증가시킬 수 있다. 스토리지 노드(711, 731)의 높이가 증가됨에도 불구하고, 스토리지 제2노드(731)의 하측 단부 외측에 접속되어 스토리지 제2노드(731)를 고정 지지하는 제1부유 고정층(810)을 도입함으로써, 스토리지 노드(711, 731)가 공정 과정 중에 쓰러지거나 기울어지는 불량을 유효하게 억제할 수 있다. 또한, 스토리지 제2노드(731)의 상측 단부 외측에 접속되어 스토리지 제2노드(731)를 고정 지지하는 제2부유 고정층(830)을 도입함으로써, 스토리지 노드(711, 731)의 중간과 상단 부분을 모두 고정시킬 수 있어, 스토리지 노드(711, 731)가 높이 증가에 의해 쓰러지거나 기울어지는 불량 발생 가능성이 증가되는 제약을 극복할 수 있다. The capacitor structure of the semiconductor device has a cylindrical storage second node stacked to be fastened to an upper end of the storage first node 711 and the storage first node 711 of the capacitor formed in a cylindrical shape on the semiconductor substrate 100. And storage nodes 711 and 731 including 731. Since the storage nodes 711 and 731 are configured in two stages, the heights of the storage nodes 711 and 731 can be effectively increased. Although the heights of the storage nodes 711 and 731 are increased, the first floating pinned layer 810 is connected to the outside of the lower end of the storage second node 731 to fix and support the storage second node 731. In addition, the storage nodes 711 and 731 can effectively suppress a failure that falls or tilts during the process. In addition, by introducing a second floating fixed layer 830 that is connected to the outer side of the upper end of the storage second node 731 to fix and support the storage second node 731, the middle and top portions of the storage nodes 711 and 731 are introduced. All of them can be fixed, thereby overcoming the constraint that the storage nodes 711 and 731 are more likely to fail or fall due to an increase in height.

스토리지 제1 및 제2노드(711, 731)를 덮는 유전층(910) 및 플레이트 노드(930)을 포함하여 커패시터 구조가 구현되며, 제2부유 고정층(830)은 커패시터의 유전층(910)이 스토리지 제2노드(731)의 외측 표면을 덮게 연장되는 통로를 제공하는 제1윈도(835)를 제공하고, 제1부유 고정층(810)은 유전층(910)이 스토리지 제1노드(711)의 외측 표면을 덮게 연장되는 통로를 제공하는 제2윈도(815)를 제공하게 형성될 수 있다. 이때, 제1부유 고정층(810)의 제2윈도(815)는 제2부유 고정층(830)의 제1윈도(835)에 중첩되는 위치에 정렬될 수 있다. 제1 및 제2부유 고정층(810, 830)이 각각 제1윈도(835) 및 제2윈도(815)를 제공함으로써, 유전층(910)은 스토리지 노드(711, 731)의 외측 측벽으로 연장되게 형성될 수 있어, 커패시터의 커패시턴스의 증대 효과를 구현할 수 있다. The capacitor structure is implemented by including a plate node 930 and a dielectric layer 910 covering the storage first and second nodes 711 and 731, and the second floating pin layer 830 is formed by the storage layer 910 of the capacitor. A first window 835 is provided that provides a passageway extending to cover the outer surface of the two nodes 731, the first floating pin layer 810 is a dielectric layer 910 to the outer surface of the storage first node 711 It may be formed to provide a second window 815 to provide a passage extending to cover. In this case, the second window 815 of the first floating pinned layer 810 may be aligned at a position overlapping the first window 835 of the second floating pinned layer 830. The first and second floating pinned layers 810, 830 provide the first window 835 and the second window 815, respectively, so that the dielectric layer 910 extends to the outer sidewalls of the storage nodes 711, 731. It is possible to realize the effect of increasing the capacitance of the capacitor.

커패시터의 스토리지 노드(711, 731)를 실린더 형상으로 2단으로 구현하는 경우를 예시하지만, 경우에 따라 단수를 더 늘려 스토리지 노드(711, 731)의 높이를 보다 더 증가시킬 수 있다. 이에 따라, 커패시턴스를 보다 높게 확보할 수 있어, 반도체 소자의 디자인 룰(desing rule) 감소에 따라 협소해진 센싱 마진을 보다 크게 확보하는 것이 가능하다. Although the storage nodes 711 and 731 of the capacitor are implemented in two stages in a cylindrical shape, in some cases, the height of the storage nodes 711 and 731 may be further increased by increasing the number of stages. Accordingly, the capacitance can be secured higher, and the sensing margin narrowed in accordance with the reduction of the design rule of the semiconductor device can be secured more.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.

610, 631 : 몰드,
711, 731 : 스토리지 노드,
801 : 차폐 플러그,
810, 830 : 부유 고정층. 610, 631: mold,
711, 731: storage node,
801: shielded plug,
810, 830: floating fixed bed.

Claims (20)

반도체 기판 상의 제1몰드(mold)를 관통하고 오목한 내부홈을 제공하는 실린더(cylinder) 형상으로 커패시터의 스토리지 제1노드(storage first node)를 형성하는 단계;
상기 스토리지 제1노드의 내부홈을 채워 상기 스토리지 제1노드를 고정하고 차폐하는 차폐 플러그(plug)를 형성하는 단계;
상기 차폐 플러그를 덮는 제2몰드층을 형성하는 단계;
상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부에 체결되고 상기 차폐 플러그를 노출하는 실린더 형상의 스토리지 제2노드를 형성하는 단계;
상기 제2몰드층 및 상기 제1몰드를 순차적으로 제거하여 상기 스토리지 제1 및 제2노드의 외측벽을 노출하는 단계; 및
상기 차폐 플러그를 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
Forming a storage first node of the capacitor in a cylinder shape penetrating the first mold on the semiconductor substrate and providing a concave inner groove;
Forming a shielding plug filling the inner groove of the storage first node to fix and shield the storage first node;
Forming a second mold layer covering the shielding plug;
Forming a cylindrical storage second node through the second mold layer and fastened to an upper end of the storage first node and exposing the shielding plug;
Sequentially removing the second mold layer and the first mold to expose outer walls of the storage first and second nodes; And
Selectively removing the shielding plug.
제1항에 있어서,
상기 차폐 플러그는
상기 제1몰드 및 상기 제2몰드와 식각 선택비를 가지는 희생층을 포함하여 형성되는 반도체 소자 제조 방법.
The method of claim 1,
The shield plug
And a sacrificial layer having an etch selectivity with the first mold and the second mold.
제2항에 있어서,
상기 희생층은
상기 폴리 실리콘층(poly silicon layer)을 포함하여 형성되고,
상기 제1몰드 및 상기 제2몰드는 실리콘 산화물층을 포함하여 형성되는 반도체 소자 제조 방법.
3. The method of claim 2,
The sacrificial layer
It is formed including the poly silicon layer (poly silicon layer),
The first mold and the second mold is a semiconductor device manufacturing method comprising a silicon oxide layer.
제1항에 있어서,
상기 스토리지 제1노드(node)를 형성하는 단계는
상기 제1몰드(mold)를 관통하는 제1관통홀을 형성하는 단계; 및
상기 제1관통홀의 프로파일(profile)을 따르는 스토리지 제1노드층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
The method of claim 1,
Forming the storage first node (node)
Forming a first through hole penetrating the first mold; And
And forming a storage first node layer along a profile of the first through hole.
제4항에 있어서,
상기 차폐 플러그를 형성하는 단계는
상기 스토리지 제1노드층 상에 상기 내부홈을 채우는 희생층을 형성하는 단계; 및
상기 희생층 및 하부의 상기 스토리지 제1노드층을 평탄화하여 상기 차폐 플러그 및 상기 스토리지 제1노드로 노드 분리(node separation)하는 단계를 포함하는 반도체 소자 제조 방법.
5. The method of claim 4,
Forming the shield plug
Forming a sacrificial layer filling the inner groove on the storage first node layer; And
And planarizing the sacrificial layer and the storage first node layer below the node to separate the node into the shielding plug and the storage first node.
제1항에 있어서,
상기 스토리지 제2노드는 상기 스토리지 제1노드와 실질적으로 동일한 도전층을 포함하여 형성되는 반도체 소자 제조 방법.
The method of claim 1,
And the storage second node comprises a conductive layer substantially the same as the storage first node.
제6항에 있어서,
상기 스토리지 제1노드는 티타늄 질화물(TiN)층을 포함하여 형성되는 반도체 소자 제조 방법.
The method according to claim 6,
And the storage first node comprises a titanium nitride (TiN) layer.
제1항에 있어서,
상기 스토리지 제2노드를 형성하는 단계는
상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부 및 상기 차폐 플러그를 노출하는 제2관통홀을 형성하는 단계;
상기 제2관통홀의 프로파일을 따르는 스토리지 제2노드층을 형성하는 단계; 및
상기 스토리지 제2노드층에 대해 에치 백(etch back)을 수행하여 상기 차폐 플러그 상에 중첩된 부분을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
The method of claim 1,
Forming the storage second node is
Forming a second through hole penetrating through the second mold layer to expose an upper end of the storage first node and the shielding plug;
Forming a storage second node layer conforming to the profile of the second through hole; And
Selectively etching the portion of the shielding plug by performing etch back on the storage second node layer.
제1항에 있어서,
상기 스토리지 제1 및 제2노드를 덮는 유전층 및 플레이트 노드를 순차적으로 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 1,
And sequentially forming a dielectric layer and a plate node covering the storage first and second nodes.
제1항에 있어서,
상기 스토리지 제2노드의 하측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제1부유 고정층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 1,
And forming a first floating pin layer connected to an outer side of a lower end of the storage second node to fix and support the storage second node.
제1항에 있어서,
상기 스토리지 제2노드의 상측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제2부유 고정층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 1,
And forming a second floating pinned layer connected to an outer side of an upper end of the storage second node to fix and support the storage second node.
반도체 기판 상의 제1몰드(mold)를 관통하고 오목한 내부홈을 제공하는 실린더(cylinder) 형상으로 커패시터의 스토리지 제1노드(storage first node)를 형성하는 단계;
상기 스토리지 제1노드의 내부홈을 채워 상기 스토리지 제1노드를 고정하고 차폐하는 차폐 플러그(plug)를 형성하는 단계;
상기 차폐 플러그를 덮는 제1부유 고정층을 형성하는 단계;
상기 제1부유 고정층 상에 제2몰드층을 형성하는 단계;
상기 제2몰드층 상에 제2부유 고정층을 형성하는 단계;
상기 제2부유 고정층 및 상기 제2몰드층을 관통하여 상기 스토리지 제1노드의 상단 단부에 체결되고 상기 차폐 플러그를 노출하는 실린더 형상의 스토리지 제2노드를 형성하는 단계;
상기 제2부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 제2몰드층의 일부를 노출하는 제1윈도(window)를 형성하는 단계;
상기 제1윈도를 통해 상기 제2몰드층을 선택적으로 제거하는 단계;
상기 제2몰드층의 제거에 의해 노출되는 상기 제1부유 고정층의 일부를 선택적으로 제거하여 하부의 제1몰드의 일부를 노출하는 제2윈도를 형성하는 단계;
상기 제2윈도를 통해 상기 제1몰드를 선택적으로 제거하여 단계; 및
상기 차폐 플러그를 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
Forming a storage first node of the capacitor in a cylinder shape penetrating the first mold on the semiconductor substrate and providing a concave inner groove;
Forming a shielding plug filling the inner groove of the storage first node to fix and shield the storage first node;
Forming a first floating pin layer covering the shielding plug;
Forming a second mold layer on the first floating pinned layer;
Forming a second floating pinned layer on the second mold layer;
Forming a cylindrical storage second node penetrating through the second floating pinned layer and the second mold layer to an upper end of the storage first node and exposing the shielding plug;
Selectively removing a portion of the second floating pinned layer to form a first window exposing a portion of the second mold layer below;
Selectively removing the second mold layer through the first window;
Selectively removing a portion of the first floating pinned layer exposed by removing the second mold layer to form a second window exposing a portion of the first mold below;
Selectively removing the first mold through the second window; And
Selectively removing the shielding plug.
제12항에 있어서,
상기 차폐 플러그는
상기 제1몰드 및 상기 제2몰드, 상기 제1 및 제2부유 고정층들과 식각 선택비를 가지는 희생층을 포함하여 형성되는 반도체 소자 제조 방법.
The method of claim 12,
The shield plug
And a sacrificial layer having an etch selectivity with respect to the first mold, the second mold, and the first and second floating pinned layers.
제13항에 있어서,
상기 희생층은
상기 폴리 실리콘층(poly silicon layer)을 포함하여 형성되고,
상기 제1몰드 및 상기 제2몰드는 실리콘 산화물층을 포함하여 형성되고,
상기 제1 및 제2부유 고정층들은 실리콘 질화물층을 포함하여 형성되는 반도체 소자 제조 방법.
14. The method of claim 13,
The sacrificial layer
It is formed including the poly silicon layer (poly silicon layer),
The first mold and the second mold is formed including a silicon oxide layer,
And the first and second floating pinned layers are formed of a silicon nitride layer.
제13항에 있어서,
상기 제2윈도를 형성하는 단계는
상기 제1윈도가 형성된 제2부유 고정층을 식각 마스크로 이용하여,
상기 제1윈도에 중첩되는 상기 제1부유 고정층 부분을 선택적으로 식각하는 단계를 포함하는 반도체 소자 제조 방법.
14. The method of claim 13,
Forming the second window
By using the second floating pinned layer formed with the first window as an etching mask,
Selectively etching the portion of the first floating pinned layer overlapping the first window.
제1항에 있어서,
상기 제1윈도 및 상기 제2윈도를 통해 상기 스토리지 제1 및 제2노드들의 노출된 표면을 덮는 커패시터의 유전층을 형성하는 단계; 및
상기 커패시터의 유전층을 덮는 플레이트 노드(plate node)를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 1,
Forming a dielectric layer of a capacitor covering the exposed surfaces of the storage first and second nodes through the first and second windows; And
And forming a plate node covering the dielectric layer of the capacitor.
반도체 기판 상에 실린더 형상으로 형성된 커패시터의 스토리지 제1노드(storage first node);
상기 스토리지 제1노드의 상단 단부에 체결되게 적층된 실린더 형상의 스토리지 제2노드;
상기 스토리지 제2노드의 하측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제1부유 고정층; 및
상기 스토리지 제2노드의 상측 단부 외측에 접속되어 상기 스토리지 제2노드를 고정 지지하는 제2부유 고정층을 포함하는 반도체 소자.
A storage first node of the capacitor formed in a cylindrical shape on the semiconductor substrate;
A cylindrical storage second node stacked to be fastened to an upper end of the storage first node;
A first floating pinned layer connected to an outer side of a lower end of the storage second node to fix and support the storage second node; And
And a second floating pinned layer connected to an outer side of an upper end of the storage second node to securely support the storage second node.
제17항에 있어서,
상기 스토리지 제1 및 제2노드를 덮는 유전층 및 플레이트 노드를 더 포함하는 반도체 소자.
18. The method of claim 17,
The semiconductor device further comprises a dielectric layer and a plate node covering the storage first and second nodes.
제18항에 있어서,
상기 제2부유 고정층은
상기 유전층이 상기 스토리지 제2노드의 외측 표면을 덮게 연장되는 통로를 제공하는 제1윈도를 포함하고
상기 제1부유 고정층은 상기 유전층이 상기 스토리지 제1노드의 외측 표면을 덮게 연장되는 통로를 제공하는 제2윈도를 포함하는 반도체 소자.
19. The method of claim 18,
The second floating pinned layer
A first window providing a passageway through which the dielectric layer covers an outer surface of the storage second node;
And the first floating pin layer comprises a second window providing a passage through which the dielectric layer covers an outer surface of the storage first node.
제19항에 있어서,
상기 제1부유 고정층의 제2윈도는
상기 제2부유 고정층의 제1윈도에 중첩되는 위치에 정렬된 반도체 소자.

20. The method of claim 19,
The second window of the first floating pinned layer
And a semiconductor device arranged at a position overlapping the first window of the second floating pinned layer.

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