KR20140014831A - 반도체 소자의 레이아웃 생성 방법 - Google Patents

반도체 소자의 레이아웃 생성 방법 Download PDF

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Abstract

본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 레이아웃을 분리하는 방법은, 제1 패턴 및 제2 패턴을 갖는 제1 패턴 레이아웃을 생성하고, 상기 제1 패턴 레이아웃의 제1 인터피어런스 맵을 생성하되, 상기 제1 인터피어런스 맵은 상기 제1 패턴 및 상기 제2 패턴의 빛의 간섭 정보를 갖고, 및 상기 제1 인터피어런스 맵에 기반하여 상기 제1 패턴 레이아웃을 상기 제1 패턴을 포함하는 제1 분리 패턴 레이아웃 및 상기 제2 패턴을 포함하는 제2 분리 패턴 레이아웃으로 분리하는 것을 포함하되, 상기 제1 인터피어런스 맵에서 상기 제1 패턴은 빛이 보강 간섭하는 패턴들을 포함할 수 있고 및 상기 제2 패턴은 상기 제 1 패턴을 제외한 나머지 패턴들을 포함할 수 있다.

Description

반도체 소자의 레이아웃 생성 방법{Methods of Decompositing Layouts of Semiconductor Devices}
본 발명은 반도체 소자의 레이아웃을 분리하는 방법에 관한 것이다.
집적회로의 스케일 축소가 가속화 됨에 따라, 웨이퍼 상에 미세 패턴을 형성하기 위해 동일한 층에 두 번 포토리소그래피 공정을 수행하는 더블 패터닝 기술(double patterning technology)이 제안되었다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 레이아웃을 분리하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 인터피어런스 맵(Interference map)을 이용하여 메인 패턴 레이아웃을 둘 이상의 분리된 패턴 레이아웃으로 분리하는 방법을 제공하는 것이다.
본 발명이 해결하고자 다른 과제는, 인터피어런스 맵을 이용하여, 분리된 패턴 레이아웃에 맞는 최적의 조명계를 찾는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃을 분리하는 방법은 제1 패턴 및 제2 패턴을 갖는 제1 패턴 레이아웃을 생성하고, 상기 제1 패턴 레이아웃의 제1 인터피어런스 맵을 생성하되, 상기 제1 인터피어런스 맵은 상기 제1 패턴 및 상기 제2 패턴의 빛의 간섭 정보를 갖고, 및 상기 제1 인터피어런스 맵에 기반하여 상기 제1 패턴 레이아웃을 상기 제1 패턴을 포함하는 제1 분리 패턴 레이아웃 및 상기 제2 패턴을 포함하는 제2 분리 패턴 레이아웃으로 분리하는 것을 포함하되, 상기 제1 인터피어런스 맵에서 상기 제1 패턴은 빛이 강한 보강 간섭을 하는 패턴이고, 및 상기 제2 패턴은 상기 제 1 패턴을 제외한 나머지 패턴들을 포함할 수 있다.
상기 제1 인터피어런스 맵은 점 광원을 이용하여 생성될 수 있다.
상기 제1 패턴 및 상기 제2 패턴은 섬형 또는 스퀘어 모양을 가질 수 있다.
상기 제1 패턴은 상기 섬형 또는 스퀘어 모양의 패턴이 가상의 □형상의 꼭지점들에 위치하도록 배열될 수 있다.
상기 제2 패턴은 상기 섬형 또는 스퀘어 모양 패턴이 가상의 ◇형상의 꼭지점들에 위치할 수 있다.
상기 제1 분리 패턴 레이아웃의 간섭 정보를 갖는 제2 인터피어런스 맵을 생성하고, 및 상기 제2 인터피어런스 맵에 기반하여 상기 제1 분리 패턴 레이아웃의 제1 조명 방법을 결정하는 것을 더 포함할 수 있다.
상기 제2 인터피어런스 맵은 크로스-폴 광원 또는 퀘이사 광원을 이용하여 생성될 수 있다.
상기 제1 조명 방법을 결정하는 것은 상기 패턴의 배열과 같은 배열의 오프닝들을 갖는 어퍼쳐를 선택하는 것을 포함할 수 있다.
상기 제2 분리 패턴 레이아웃의 제3 인터피어런스 맵을 생성하고, 및 상기 제3 인터피어런스 맵에 기반하여 상기 제2 분리 패턴 레이아웃의 조명 방법을 결정하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃을 분리하는 방법은, 제1 패턴 및 제2 패턴이 형성되는 제1 영역 및 제3 패턴이 형성되는 제2 영역을 포함하는 주 패턴 레이아웃을 생성하고, 상기 제1 패턴을 포함하는 제1 분리 패턴 레이아웃 및 상기 제2 패턴을 포함하는 제2 분리 패턴 레이아웃을 생성하고, 상기 제1 분리 패턴 레이아웃 및 상기 제2 분리 패턴 레이아웃에 대한 제1 분리 인터피어런스 맵 및 제2 분리 인터피어런스 맵을 각각 생성하고, 상기 제1 분리 패턴 레이아웃에 맞는 제1 어퍼쳐 및 상기 제2 분리 패턴 레이아웃에 맞는 제2 어퍼쳐를 결정하고, 상기 제1 분리 패턴 레이아웃과 상기 제2 분리 패턴 레이아웃 중, 상기 제3 패턴과 동일한 어퍼쳐를 사용하는 하나의 레이아웃을 선택하고, 및 상기 하나의 레이아웃과 상기 제3 패턴을 포함하는 제1 서브 패턴 레이아웃과 상기 다른 하나의 레이아웃을 포함하는 제2 서브 패턴 레이아웃을 분리하는 것을 포함할 수 있다.
상기 제1 분리 패턴 레이아웃 및 상기 제2 분리 패턴 레이아웃을 분리하는 것은, 상기 제1 패턴 및 상기 제2 패턴을 포함하는 상기 제1 영역의 인터피어런스 맵을 생성하여 빛이 보강 간섭 하는 패턴과, 나머지 패턴을 분리하는 것을 포함할 수 있다.
상기 제 1 영역은 주변 영역이고 제 2 영역은 셀 영역일 수 있다.
상기 제1 패턴과 상기 제3 패턴은 동일한 형상의 배열을 가질 수 있다.
상기 제2 패턴과 상기 제3 패턴은 서로 다른 형상의 배열을 가질 수 있다.
상기 제 3 패턴은 섬형 또는 스퀘어 모양을 가질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 레이아웃을 분리하는 방법은 인터피어런스 매핑(inference mapping)을 통해 최초의 레이아웃이 보강 간섭하는 패턴들과 그 외의 패턴들로 나누어 지고, 이러한 결과를 분리 제한 조건에 추가하여 분리 공정이 진행되므로, 포토리소그래피 마진이 높은 패턴들로 분리될 수 있다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 레이아웃을 분리하는 방법은 신뢰성 있는 패턴 형성이 가능하여 제품의 신뢰성이 확보될 수 있고 생산성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 순서도이다.
도 2a 내지 2e는 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 개략적인 레이아웃들, 인터피어런스 맵, 또는 에어리얼 이미지이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 순서도이다.
도 4a 내지 4c는 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 개념적인 인터피어런스 맵들 및 조명계들이다.
도 5는 셀 영역의 비트라인 콘택 홀(DC contact hole) 패턴들과 주변 영역의 콘택 패턴들이 구성된 레이아웃을 도시한 도면이다.
도 6a는 셀 영역의 콘택 패턴과 이에 적합한 조명계를 도시한 도면이다.
도 6b 내지 도 6c는 각각 주변 영역의 제 1 분리 패턴 및 제 2 분리 패턴과 이에 적합한 조명계를 도시한 도면이다.
도 7a와 도 7b는 최종 분리된 패턴 레이아웃을 도시한 도면이다
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 레이아웃을 분리하는 방법을 설명하는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 순서도이고, 도 2a 내지 2d는 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하기 위한 개략적인 레이아웃들, 인터피어런스 맵, 또는 에어리얼 이미지이다.
도 1 및 도 2a 내지 2e를 참조하면, 본 발명의 일 실시예에 의한 레이아웃을 분리하는 방법은, 제1 패턴 레이아웃(100)을 생성하고(S10), 생성된 제 1 패턴 레이아웃(100)에 대한 분리 제한 조건(decomposition restriction)들을 확인하고(S20), 제 1 패턴 레이아웃(100)에 대한 인터피어런스 매핑(interference mapping, IM)을 실시하고(S30), 상기 인터피어런스 매핑을 통해 생성된 인터피어런스 맵(interference map)을 통해 상기 제 1 패턴 레이아웃(100)을 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)으로 분리하고(S40), 상기 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)이 상기 분리 제한 조건들을 충족하게 되면 제1 패턴 레이아웃(100)을 최종 제 1 분리 패턴 레이아웃과 제 2 분리 패턴 레이아웃으로 분리(decomposition)하는 것(S50)을 포함할 수 있다.
본 실시예에서, 제1 및 제2 분리 패턴 레이아웃들(100a, 100b)은 포토마스크 상에 구현되는 패턴들의 레이아웃을 의미할 수 있다. 또는 컴퓨터 모니터 상에 디스플레이되는 패턴들의 레이아웃 데이터를 의미할 수 있다. 제1 패턴 레이아웃(100)은 예를 들어, 반도체 소자의 주변 영역(peripheral area)에 해당하는 패턴들의 레이아웃일 수 있다.
예를 들어, 제 1 패턴 레이아웃(100)을 분리하기 위한 분리 제한 조건(decomposition restriction)은 패터닝 될 제 1 패턴 레이아웃(100)에 구성된 패턴들 사이의 공간 허용 오차 (space tolerance)를 정의하여, 상기 패턴들 사이에 광 근접 효과 등이 상호 작용하지 않도록 하기 위해, 디자인 룰(Design Rule)에 의한 제한들을 고려하는 단계이다. 상세히는, 상기 디자인 룰에 의한 제한들은 예를 들어, 패턴을 구성하는 홀(또는 라인)의 최소 폭 또는 두 개의 홀(라인)들 사이의 최소 공간 및 디자인된 회로의 전체적인 크기 및 밀도를 포함할 수 있다.
이때, 인터피어런스 맵을 통해 분리된 패턴 들이 위의 분리 제한 조건을 만족하게 되면 예를 들어, 제 1 패턴 레이아웃(100)은 제1 분리 패턴 레이아웃(100a) 및 제2 분리 패턴 레이아웃(100b)으로 분리될 수 있다.
상기 인터피어런스 맵이 분리 제한 조건에 추가 된다는 것은 상기 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이 아웃(100b)이 상기 분리 제한 조건을 만족한다는 것을 의미할 수 있다. 상세히는 상기 제 1 분리 패턴 레이아웃(100a)과 상기 제 2 분리 패턴 레이아웃(100b)에 포함되는 패턴들이 상기 분리제한 조건에서 한정하는 예를 들면, 포토리소그래피 공정을 위해 지켜져야 하는 패턴의 크기 또는 패턴들 사이의 간격 등을 만족 한다는 것을 의미한다.
인터피어런스 맵핑은 다양한 포토리소그래피 공정 조건들을 고려하여, 빛이 간섭하는 현상을 시각적 이미지로 제공할 수 있다. 예를 들어, 제1 패턴 레이아웃(100)에 따른 빛의 간섭 현상이 시각적 이미지로 제공될 수 있다.
상기 포토리소그래피 공정 조건들은 예를 들어, 광원, 조명 설비, 조명 방법, 포토레지스트, 현상액, 현상 공정, 및 기타 다양한 조건들을 포함할 수 있다. 광원 조건은 KrF, ArF, F2, EUV, 기타 다양한 파장을 가진 빛을 의미할 수 있다. 조명 설비는 각 회사별, 그리고 스텝퍼와 스캐너 등, 다양한 포토리소그래피 설비를 의미할 수 있다. 조명 방법은 다양한 어퍼쳐들 또는 디프랙터들을 이용한 사입사 조명(OAI: off axis illumination), 위상 반전 마스크(PSM: phase shift mask)를 이용한 조명, 또는 기타 다양한 조명 방법을 의미할 수 있다. 포토레지스트 및 현상액은 종류에 따라 다른 특성을 가질 수 있다. 현상 공정에 따라 패턴의 이미지 또는 사이드 러프니스(side roughness) 등이 다른 특성을 보일 수도 있다.
이하, 도 2a 내지 도 2e를 참조하여, 인터피어런스 매핑을 통한 분리 패턴 레이아웃을 분리하는 방법을 상세하게 설명한다.
도 2a를 참조하면, 제1 패턴 레이아웃(100)은 웨이퍼의 동일한 층에 형성될 패턴들(P1, P2, P3)을 포함할 수 있다. 예를 들어, 제1 패턴 레이아웃(100)은 가상의 수평선 상에 위치하는 제1 패턴들(P1), 가상의 수직선 상에 위치하는 제2 패턴들(P2), 및 가상의 수평선과 수직선이 교차하는 점에 선택적으로 위치하는 제3 패턴들(P3)을 포함하는 것으로 가정, 설명될 것이다. 제1 패턴들(P1) 및 제2 패턴들(P2)은 단위 영역 내에서 가상의 ◇형상의 꼭지점 들에 위치하도록 배열될 수 있다. 또는, 제1 패턴들(P1) 및 제2 패턴들(P2)은 서로 평행 및/또는 직교하는 가상적인 사선들에 위치할 수 있다. 제3 패턴들(P3)은 단위 영역 내에서 가상의 □형상의 꼭지점들에 위치하도록 배열될 수 있다. 예를 들어, 제3 패턴들(P3)은 격자점 모양으로 배열될 수 있다. 제1 내지 제3 패턴들(P1, P2, P3)은 각각 다양한 모양들 및 크기들을 가질 수 있으나, 본 발명을 이해하기 쉽도록 설명하기 위하여, 제1 내지 제3 패턴들(P1, P2, P3)은 동일한 크기를 갖는 섬형(island type) 또는 스퀘어 모양을 갖는 것으로 가정, 설명된다.
도 2b는 제1 패턴 레이아웃(100)의 제1 인터피어런스 맵(200)을 보여준다. 제1 인터피어런스 맵(200)은 패턴들(P1, P2, P3)이 위치한 영역들이 빛의 간섭 현상에 의하여 받는 에너지를 영역의 크기 또는 색깔로 보여준다. 이때, 인터피어런스 맵은 점 광원(point source)을 이용한 인터피어런스 매핑을 수행하여 얻어질 수 있다. 제1 인터피어런스 맵(200)을 참조하면, 제3 패턴들(P3)이 강한 보강 간섭의 영향을 받는 것을 알 수 있고, 제1 및 제2 패턴들(P1, P2)은 간섭 현상의 영향이 매우 적음을 알 수 있다.
도 2c는 제1 패턴 레이아웃(100)의 에어리얼 이미지(300, aerial image)를 개념적으로 보인다. 에어리얼 이미지(300)는 웨이퍼 상에 형성될 패턴들(P1, P2, P3)의 실제 이미지를 가상적으로 보인다. 도 2c를 참조하면, 제1 패턴 레이아웃(100)의 에어리얼 이미지(300)는 빛의 간섭 현상의 영향에 따라 패턴들(P1, P2, P3)의 크기가 달라질 수 있다. 예를 들어, 간섭 현상이 없거나 적은 제1 및 제2 패턴들(P1`, P2`)은 디자인된 크기와 유사하게 형성되고, 보강 간섭된 제3 패턴(P3`)은 디자인된 크기보다 크게 형성된 것이 보인다. 따라서, 제 1 패턴 레이아웃(100)은 인터피어런스 맵을 통해 보강 간섭된 패턴과 나머지 패턴들로 분리될 수 있으며 상세히는, 제 1, 제 2 패턴들(P1`, P2`)로 구성된 제 1 분리 패턴의 이미지(300a)와 보강 간섭 성이 강한 제 3 패턴들(P3`)로 구성된 제 2 분리 패턴 이미지(300b)로 분리될 수 있다. 상기와 같이 인터피어런스 매핑을 통해 얻어진 제 1 분리 패턴 이미지(300a)와 제 2 분리 패턴 이미지(300b)가 앞서 언급한 분리 제한 조건을 만족하면 도 2d와 도 2e에 도시한 바와 같이, 제1 패턴 레이아웃(100)으로부터 비로소 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)으로 분리될 수 있다.
따라서, 제1 분리 패턴 레이아웃(100a)은 약한 간섭을 보이거나 간섭 현상이 없는 제1 패턴들(P1) 및 제2 패턴들(P2)을 포함할 수 있고, 제2 분리 패턴 레이아웃(100b)은 강한 보강 간섭을 보이는 제3 패턴들(P3)을 포함할 수 있다. 전술한 바와 같이 인터피어런스 매핑을 이용하여, 제 1 패턴 레이아웃(100)은 빛이 보강 간섭하는 패턴들(P3)을 갖는 제2 분리 패턴 레이아웃(100b) 및 그 외의 패턴들(P1,P2)을 갖는 제1 분리 패턴 레이아웃(100a)으로 나뉘어 질 수 있다.
상기 인터피어런스 매핑을 통해 분리된 제 1 분리 패턴 이미지(300a)와 제 2 분리 패턴 이미지(300b)는 패턴을 분리하기 전, 특정한 패턴들에 대한 빛의 간섭 정보일 수 있고, 이러한 간섭 정보는 패턴을 분리하는 조건으로 추가될 수 있다.
추가된 인터피어런스 매핑 결과가 기존의 분리 제한 조건을 만족하게 되면 비로소, 상기 제 1 분리 패턴 이미지(300a)와 제 2 분리 패턴 이미지(300b)에 따라, 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)으로 분리될 수 있다.
이와 같이, 입력된 패턴에 대한 인터피어런스 매핑 정보를 분리 제한 조건에 추가하여 패턴을 분리하게 되면, 분리된 패턴은 포토리소그래피 공정의 마진을 크게 하므로 포토리소그래피 공정의 여유도 및 안정성이 개선될 수 있다.
제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)은 인터피어런스 매핑을 통해 각 분리된 패턴에 맞는 조명계(사입사 조명계)를 결정할 수 있다. 이때, 분리된 패턴에 맞는 조명계를 결정한다는 것은 각 분리된 패턴에 대한 보강 간섭할 수 있는 광원을 제공할 수 있는 조명계(어퍼쳐)를 결정한다는 것을 포함할 수 있다. 이에 대해, 도 3과 도 4a 내지 도 4c를 참조하여 설명한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 순서도이고, 도 4a 내지 4c는 본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 분리하는 방법을 설명하는 개념적인 인터피어런스 맵들 및 조명계들이다.
앞서 언급한 제 1 패턴 레이아웃(100)과 제 1 분리 패턴 레이아웃(100a)과 제 2 분리 패턴 레이아웃(100b)을 예를 들어 설명한다.
도 3 및 4a 내지 4c를 참조하면, 본 발명의 일 실시예에 의한 레이아웃을 분리하는 방법은 제1 분리 패턴 레이아웃(100a)의 제1 분리 인터피어런스 맵들을 생성하고(S60), 제1 분리 인터피어런스 맵들의 결과에 따라 제1 분리 패턴 레이아웃(100a)의 조명 방법을 결정하고(S70), 제2 분리 패턴 레이아웃(100b)의 제2 분리 인터피어런스 맵들을 생성하고(S80), 제2 분리 인터피어런스 맵들의 결과에 따라 제2 분리 패턴 레이아웃(100b)의 조명 방법을 결정하는 것(S90)을 포함할 수 있다.
도 4a 및 4b는 제1 분리 패턴 레이아웃(100a)을 인터피어런스 맵핑을 수행하여 얻어진 제1 분리 인터피어런스 맵(500a) 및 제2 분리 인터피어런스 맵(500b)을 보인다. 제1 분리 인터피어런스 맵 (500a)은 제1 분리 패턴 레이아웃(100a)을 크로스(＋) 형 배열의 오프닝들을 갖는 크로스-폴(cross-pole) 조명계(400a)를 이용하여 인터피어런스 맵핑을 수행한 결과이다. 제1 분리 인터피어런스 맵(500a)은 제1 분리 패턴 레이아웃(100a)의 패턴들(P1, P2)이 강하게 보강 간섭의 영향을 받는 것을 보인다. 제2 분리 인터피어런스 맵(500b)은 ×형 배열의 오프닝들을 갖는 퀘이사(quasar) 조명계(400b)를 이용하여 인터피어런스 맵핑을 수행한 결과이다. 제2 분리 인터피어런스 맵(500b)은 제1 분리 패턴 레이아웃(100a)의 패턴들(P1, P2)이 간섭 현상의 영향을 거의 받지 않는 것을 보인다. 그러므로, 제1 분리 패턴 레이아웃(100a)은 보강 간섭 현상을 나타내는 크로스(＋) 형 배열의 오프닝들을 갖는 크로스-폴(cross-pole) 조명계(400a)를 이용하여 포토리소그래피 공정을 수행하는 경우, 적은 빛 에너지 또는 단순화된 공정을 이용하여 충분히 패턴들(P1, P2)이 형성될 수 있다는 것이 설명된다. 또는, 제1 분리 패턴 레이아웃(100a)의 패턴들(P1,P2)은 빛의 인텐시티(intensity)가 부족하거나 포토리소그래피 공정이 불완전하게 수행되더라도 패턴들(P1, P2)이 웨이퍼 상에 안정적으로 형성될 수 있다는 것이 설명된다. 따라서, 가상의 ◇형상의 꼭지점 들에 위치하도록 배열된 패턴들(P1, P2)은 ＋형 배열의 오프닝을 갖는 크로스-폴(cross-pole) 조명계(400a)를 이용하여 포토리소그래피 공정이 수행되는 경우, 보다 선명하게 형성될 수 있다.
도 4c는 제2 분리 패턴 레이아웃(100b)을 인터피어런스 맵핑을 수행하여 얻어진 제3 분리 인터피어런스 맵(600)을 보인다.
제3 분리 인터피어런스 맵(600)을 통해, 제2 분리 패턴 레이아웃(100b)은 보강 간섭 현상을 나타내는 X형 배열의 오프닝들을 갖는 조명계(400b)를 이용하는 경우, 제 2 분리 패턴 레이아웃(100b)의 패턴들(P3)이 강하게 보강 간섭의 영향을 받는 것이 보인다. 그러므로, 제2 분리 패턴 레이아웃(100b)은 X형 배열의 오프닝들을 갖는 조명계(400b)를 이용하여 포토리소그래피 공정을 수행하는 경우 적은 빛 에너지 또는 단순화된 공정을 이용하여 충분히 패턴들(P3)이 형성될 수 있다는 것이 설명된다. 또는, 제2 분리 패턴 레이아웃(100b)의 패턴들(P3)은 빛의 인텐시티가 부족하거나 포토리소그래피 공정이 불완전하게 수행되더라도 패턴들(P3)이 웨이퍼 상에 안정적으로 형성될 수 있다는 것이 설명된다. 따라서, 가상의 □형상의 꼭지점들에 위치하도록 배열된 패턴들(P3)은 X형 배열의 오프닝을 갖는 조명계(400b)를 이용하여 포토리소그래피 공정이 수행되는 경우, 보다 선명하게 형성될 수 있다.
전술한 바와 같이 분리된 패턴의 레이아웃들에 대한 최적의 조명계를 찾은 다음, 분리된 패턴이 주변 영역의 패턴들 이라면, 상기 분리된 패턴 들 중 셀 패턴과 동일하게 구성될 수 있는 배열을 가진 패턴을 선택하여 동일 마스크 상에 구성하는 단계가 이후에 진행될 수 있다. 이에 대해 이하 도면을 참조하여 설명한다.
도 5는 셀 영역의 비트라인 콘택 홀(DC contact) 패턴들과 주변 영역의 콘택 패턴들이 구성된 레이아웃을 도시한 도면이고, 도 6a는 셀 영역의 콘택 패턴과 이에 적합한 조명계를 도시한 도면이고, 도 6b 내지 도 6c는 각각 주변 영역의 제 1 분리 패턴 레이아웃 및 제 2 분리 패턴 레이아웃과 이에 적합한 조명계를 도시한 도면이고, 도 7a와 도 7b는 최종 분리된 패턴 레이아웃들을 도시한 도면이다.
도 5를 참조하면, 최종적으로 기판(웨이퍼) 상에 도포된 감광층의 주변 영역에는 상기 제 1 패턴 레이아웃(100)과, 셀 영역(800)에는 제 2 패턴 레이아웃(700)이 각각 전사 될 수 있다. 이때, 앞서 언급한 패턴의 분리 방법을 포함하여 패턴을 분리하는 것은 셀 영역과 주변 영역에 모두 적용될 수 있다.
그런데, 보통 셀 영역(800)의 패턴(P4, P5)들은 쉽게 바뀌지 않기 때문에 인터피어런스 맵을 포함하는 광학적 보정을 통해 모든 조명 조건들이 최적화 된 상태이나, 주변 영역(900)에 구성되는 패턴(P1, P2, P3)들은 가변적일 수 있다. 예를 들어, 패턴들의 직접도가 커 질 경우 앞서 언급한 바와 같이 주변 영역의 제 1 패턴 레이아웃(100)을 분리하는 단계를 거치게 된다.
셀 영역(800)과 주변 영역(900)은 동시에 동일한 포토마스크를 이용하여 포토리소그래피 공정이 진행될 수 있으므로, 주변 영역(900)의 분리된 패턴 레이아웃 중 적어도 하나의 분리된 패턴 레이아웃은 셀 영역(800)의 패턴과 동일한 마스크에 구성 되어야 한다. 이때, 앞서 설명한 바와 같이, 분리된 패턴 들에 대한 인터피어런스 매핑을 수행하여 각 분리된 패턴 레이아웃들에 대한 최적화된 조명계를 찾아내게 되면, 주변 영역의 분리된 패턴 레이아웃 중 어느 것을 셀 영역의 제 2 패턴 레이아웃(700)과 동일 마스크에 구성할 것인지 선택할 수 있다.
도 6a를 참조하면, 셀 영역의 제2 패턴 레이아웃(700)은 DRAM 소자의 DC(direct contacts) 같은 크로스폴(＋)형 배열을 가진 패턴들(P4, P5)을 포함할 수 있고, 이러한 배열의 패턴들은 앞서 언급한 바와 같이, 크로스폴(＋)형 배열의 오프닝을 갖는 크로스폴 조명계(400a)를 이용하여 최적의 조명 환경이 구현될 수 있다.
도 6b와 도 6c를 참조하면, 주변 영역(900)의 제 1 패턴 레이아웃(100)은 패턴(P1, P2)이 크로스 폴(+) 형태로 배열된 제 1 분리 패턴 레이아웃(100a)과, 패턴(P3)이 퀘이사(X) 형태로 구성된 제 2 분리 패턴 레이아웃(100b)으로 분리될 수 있다.
이때, 상기 제 1 분리 패턴 레이아웃(100a)에 최적화된 조명계는 크로스폴 배열의 오프닝을 갖는 크로스폴 어처펴(400a)이고, 제 2 분리 패턴 레이아웃에 최적화된 조명계는 퀘이사 배열의 오프닝을 가지는 퀘이사 조명계(400b)이다.
따라서, 본 발명의 기술적 사상에 따르면, 셀 영역의 제2 패턴 레이아웃(700)은 동일한 크로스 폴(＋) 배열의 오프닝을 갖는 조명계(400a)를 사용하는 제1 분리 패턴 레이아웃(100a)과 하나의 레이아웃으로 통합될 수 있다.
최종적으로, 도 7a와 도 7b를 참조하면, 최초의 주 패턴 레이아웃은 제1 분리 패턴 레이아웃(100a)과 제2 패턴 레이아웃(800)을 통합한 제 1 서브 패턴 레이아웃(1000)과, 제2 분리 패턴의 제 2 서브 패턴 레이아웃(1100)으로 분리될 수 있다.
이하, 도 8을 참조하여, 전술한 바와 같은 레이아웃을 분리하는 방법을 정리하여 설명한다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 레이아웃을 분리하는 방법을 설명하는 순서도이다.
도 8을 참조하면, 본 발명의 기술적 사상의 실시예에 따른 레이아웃을 분리하는 방법은 제 1 패턴 및 제 2 패턴이 형성되는 제 1 영역(주변영역)및 제 3 패턴이 형성되는 제 2 영역(셀 영역)을 포함하는 주 패턴 레이아웃을 생성하고(S100), 제 1 패턴을 포함하는 제 1 분리 패턴 레이아웃 및 제 2 패턴을 포함하는 제 2 분리 패턴 레이아웃을 생성하고(S110), 제 1 분리 패턴 레이아웃과 제 2 분리 패턴 레이아웃에 대해 인터피어런스 매핑을 수행하여, 제 1 인터피어런스 맵과 제 2 인터피어런스 맵을 생성하고(S120), 제 1 분리 패턴 분리 패턴에 맞는 제 1 조명계를 결정하고, 제 2 분리 패턴에 맞는 제 2 조명계를 결정하고(S130), 상기 제 1 분리패턴과 제 2 분리패턴 중, 상기 제 3 패턴과 동일한 조명계를 사용하는 레이아웃을 선택하고(S140), 상기 선택된 레이아웃과 제 3 패턴을 포함하는 제 1 서브 패턴 레이아웃과 상기 선택되지 않는 레이아웃을 포함하는 제 2 서브 패턴 레이아웃을 분리하는 것(S150)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패턴 레이아웃
100a, 100b: 분리 패턴 레이아웃
200, 500a, 500b, 600: 인터피어런스 맵
300: 에어리얼 이미지
300a, 300b: 분리 패턴 이미지
400a, 400b: 조명계, 어퍼쳐
700: 패턴 레이아웃
800: 셀 영역
900: 주변 영역
1000, 1100: 서브 패턴 레이아웃
P1, P2, P3, P4, P5: 패턴들

Claims (10)

  1. 제1 패턴 및 제2 패턴을 갖는 제1 패턴 레이아웃을 생성하고,
    상기 제1 패턴 레이아웃의 제1 인터피어런스 맵을 생성하되, 상기 제1 인터피어런스 맵은 상기 제1 패턴 및 상기 제2 패턴의 빛의 간섭 정보를 갖고, 및
    상기 제1 인터피어런스 맵에 기반하여 상기 제1 패턴 레이아웃을 상기 제1 패턴을 포함하는 제1 분리 패턴 레이아웃 및 상기 제2 패턴을 포함하는 제2 분리 패턴 레이아웃으로 분리하는 것을 포함하되,
    상기 제1 인터피어런스 맵에서 상기 제1 패턴은 빛이 강한 보강 간섭을 하는 패턴이고, 및 상기 제2 패턴은 상기 제 1 패턴을 제외한 나머지 패턴들을 포함하는 반도체 소자의 레이아웃을 분리하는 방법.
  2. 제 1 항에 있어서,
    상기 제1 인터피어런스 맵은 점 광원을 이용하여 생성되는 반도체 소자의 레이아웃을 분리하는 방법.
  3. 제 1 항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴은 섬형 또는 스퀘어 모양을 갖는 반도체 소자의 레이아웃을 분리하는 방법.
  4. 제 1 항에 있어서,
    상기 제1 분리 패턴 레이아웃의 간섭 정보를 갖는 제2 인터피어런스 맵을 생성하고, 및 상기 제2 인터피어런스 맵에 기반하여 상기 제1 분리 패턴 레이아웃의 제1 조명 방법을 결정하는 것을 더 포함하는 반도체 소자 레이아웃을 분리하는 방법
  5. 제 4 항에 있어서,
    상기 제2 인터피어런스 맵은 크로스-폴 광원 또는 퀘이사 광원을 이용하여 생성되는 반도체 소자 레이아웃을 분리하는 방법.
  6. 제 4 항에 있어서,
    상기 제1 조명 방법을 결정하는 것은 상기 패턴의 배열과 같은 배열의 오프닝들을 갖는 어퍼쳐를 선택하는 것을 포함하는 반도체 소자 레이아웃을 분리하는 방법
  7. 제 6 항에 있어서,
    상기 제2 분리 패턴 레이아웃의 제3 인터피어런스 맵을 생성하고, 및
    상기 제3 인터피어런스 맵에 기반하여 상기 제2 분리 패턴 레이아웃의 조명 방법을 결정하는 것을 더 포함하는 반도체 소자 레이아웃을 분리하는 방법.
  8. 제1 패턴 및 제2 패턴이 형성되는 제1 영역 및 제3 패턴이 형성되는 제2 영역을 포함하는 주 패턴 레이아웃을 생성하고,
    상기 제1 패턴을 포함하는 제1 분리 패턴 레이아웃 및 상기 제2 패턴을 포함하는 제2 분리 패턴 레이아웃을 생성하고,
    상기 제1 분리 패턴 레이아웃 및 상기 제2 분리 패턴 레이아웃에 대한 제1 분리 인터피어런스 맵 및 제2 분리 인터피어런스 맵을 각각 생성하고,
    상기 제1 분리 패턴 레이아웃에 맞는 제1 어퍼쳐 및 상기 제2 분리 패턴 레이아웃에 맞는 제2 어퍼쳐를 결정하고,
    상기 제1 분리 패턴 레이아웃과 상기 제2 분리 패턴 레이아웃 중, 상기 제3 패턴과 동일한 어퍼쳐를 사용하는 하나의 레이아웃을 선택하고, 및
    상기 하나의 레이아웃과 상기 제3 패턴을 포함하는 제1 서브 패턴 레이아웃과 상기 다른 하나의 레이아웃을 포함하는 제2 서브 패턴 레이아웃으로 분리하는 것을 포함하는 반도체 소자 레이아웃을 분리하는 방법.
  9. 제 8 항에 있어서,
    상기 제1 분리 패턴 레이아웃 및 상기 제2 분리 패턴 레이아웃을 생성하는 것은,
    상기 제1 패턴 및 상기 제2 패턴을 포함하는 상기 제1 영역의 인터피어런스 맵을 생성하여 빛이 보강 간섭 하는 패턴과, 나머지 패턴을 분리하는 것을 포함하는 반도체 소자 레이아웃을 분리하는 방법.
  10. 제 8 항에 있어서,
    상기 제1 패턴과 상기 제3 패턴은 동일한 형상의 배열을 갖는 반도체 소자 레이아웃 분리방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070072420A (ko) * 2005-12-29 2007-07-04 에이에스엠엘 마스크툴즈 비.브이. 다중 노광 리소그래피 프로세스에 사용하기 위한 모델 기반기하학적 분해를 위한 방법, 프로그램물 및 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI290262B (en) 2003-01-14 2007-11-21 Asml Masktools Bv Method and apparatus for providing optical proximity features to a reticle pattern for deep sub-wavelength optical lithography
EP1513012B1 (en) 2003-09-05 2008-02-20 ASML MaskTools B.V. Method and apparatus for performing model based placement of phase-balanced scattering bars for sub-wavelength optical lithography
TWI377438B (en) 2003-10-31 2012-11-21 Asml Masktools Bv Feature optimization using enhanced interference mapping lithography
US7620930B2 (en) 2004-08-24 2009-11-17 Asml Masktools B.V. Method, program product and apparatus for model based scattering bar placement for enhanced depth of focus in quarter-wavelength lithography
US20100023915A1 (en) * 2005-02-28 2010-01-28 Yuri Granik Calculation System For Inverse Masks
US20110004856A1 (en) * 2005-02-28 2011-01-06 Yuri Granik Inverse Mask Design and Correction for Electronic Design
US7487489B2 (en) * 2005-02-28 2009-02-03 Yuri Granik Calculation system for inverse masks
US7552416B2 (en) * 2005-02-28 2009-06-23 Yuri Granik Calculation system for inverse masks
KR100817089B1 (ko) 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US20130227500A1 (en) * 2009-03-31 2013-08-29 Mentor Graphics Corporation Calculation System For Inverse Masks
JP2011059513A (ja) * 2009-09-11 2011-03-24 Toshiba Corp パターン作成方法、マスクの製造方法および半導体デバイスの製造方法
US8402396B2 (en) 2009-09-29 2013-03-19 The Regents Of The University Of California Layout decomposition for double patterning lithography

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070072420A (ko) * 2005-12-29 2007-07-04 에이에스엠엘 마스크툴즈 비.브이. 다중 노광 리소그래피 프로세스에 사용하기 위한 모델 기반기하학적 분해를 위한 방법, 프로그램물 및 장치

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