KR20140014406A - 표시 패널 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터 어레이 기판에 배치된 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며, 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우, 상기 제2 화소 전극의 각각은, 일부가 대응하는 컨택트홀에 들어가도록 형성되어 있으며, 상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분이, 대응하는 구동부의 급전 패드와 컨택트함으로써, 상기 제2 화소 전극의 각각이, 대응하는 구동부에 전기적으로 접속되어 있으며, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있는 표시 패널.
Description
본 발명은, 액티브 매트릭스 구동형의 표시 패널 및 그 제조 방법에 관한 것이다.
이런 종류의 표시 패널에서는, 매트릭스형상으로 배치된 화소 전극마다 구동부가 배치되어 있다. 각 구동부는, 박막 트랜지스터 소자를 포함하여 구성되어 있다. 각 구동부의 박막 트랜지스터 소자 모두가 정상적으로 동작하는 것이 이상적이지만, 실제로는, 게이트 절연막의 내압 불량이나 배선의 단선 등에 의해, 몇 개의 결함인 박막 트랜지스터 소자가 존재하는 경우가 있다. 결함인 박막 트랜지스터 소자를 포함하는 구동부에 의해 화소 전극에 급전되면, 표시 패널에 멸점이나 휘점을 발생시키는 원인이 될 수도 있다. 특히, 휘점이 존재하는 표시 패널은, 상품 규격의 관점에서 허용되는 것은 아니다. 이 때문에, 예를 들면 특허 문헌 1에서는, 결함인 박막 트랜지스터 소자의 배선의 일부를 레이저로 절단함으로써, 결함인 구동부와 당해 구동부에 대응하는 화소 전극을 전기적으로 비접속으로 유지하고 있다. 이 구성에 의하면, 표시 패널에 있어서 결함인 구동부에 대응하는 부분이 멸점이 되므로, 표시 패널에 휘점이 발생하는 것을 방지할 수 있다.
그러나 레이저에 의한 배선의 절단에는, 배선 부재가 주변에 비산되어 파티클의 증가를 초래한다는 문제가 있다. 파티클의 증가에 의해, 박막 트랜지스터 소자의 소스와 드레인이 쇼트할 우려가 있다.
이에 더하여, 일반적으로, 배선의 일부를 레이저로 절단하려면, 절단하기 쉽게 미리 배선에 가는 부분을 설치할 필요가 있다. 또, 그 부분의 하층에 전극 등이 배치되지 않도록 레이아웃할 필요도 있다. 즉, 배선의 일부를 레이저로 절단할 때에 레이아웃 상의 제약이 부과되게 된다.
그 결과, 박막 트랜지스터 소자의 사이즈를 축소하지 않을 수 없는 경우가 있다. 그렇게 하면, 박막 트랜지스터 소자의 능력이 저하되기 때문에, 구동부로서, 1) 원하는 화소 전류를 흐르게 할 수 없게 되거나, 2) 유지 용량으로의 기록 시간이 늦어지거나, 3) 보상 회로용의 트랜지스터를 배치할 수 없게 되는, 등의 문제가 발생하여, 결과적으로 표시 패널의 성능이 열화되어 버린다. 예를 들면, 성능 열화의 하나로서 표시 패널의 휘도가 저하되는 경우가 있을 수 있다.
본 발명은, 파티클의 증가를 억제함과 함께 박막 트랜지스터 소자의 레이아웃 상의 제약을 회피한 표시 패널을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 양태에 관련된 표시 패널은, 박막 트랜지스터 소자를 포함하는 구동부가 복수, 매트릭스형상으로 배치되어 이루어지는 트랜지스터 어레이 기판과, 상기 트랜지스터 어레이 기판상에 형성되며, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막과, 상기 층간 절연막 상에 상기 복수의 구동부에 대응하여 매트릭스형상으로 배치된 복수의 화소 전극을 구비하고, 상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며, 상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우, 상기 제2 화소 전극의 각각은, 일부가 대응하는 컨택트홀에 들어가도록 형성되어 있고, 상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분이, 대응하는 구동부의 급전 패드와 컨택트함으로써, 상기 제2 화소 전극의 각각이, 대응하는 구동부에 전기적으로 접속되어 있으며, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있는 것을 특징으로 하는 것으로 했다.
본 발명의 일 양태에 관련된 표시 패널에서는, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있다. 배선을 절단함으로써 전기적으로 비접속으로 하고 있는 것이 아니기 때문에, 파티클은 증가하지 않으며, 레이아웃 상의 제약이 부과되는 일도 없다.
도 1의 (a)는 본 발명의 실시의 형태 1에 관련된 표시 장치(100)의 전기적인 구성을 나타낸 블럭도이고, (b)는 표시 패널(105)이 가지는 1화소 회로의 회로 구성 및 그 주변 회로와의 접속을 나타낸 도면이다.
도 2는 표시 패널(105)에서의, 게이트선(200), 데이터선(201), 전원선(202), 및 구동부(209)의 레이아웃을 나타낸 모식 평면도이다.
도 3은 표시 패널(105)에서의 화소 전극(205)의 레이아웃을 나타낸 모식 평면도이다.
도 4의 (a)는 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 A-A'단면)이고, (b)는 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 B-B'단면)이다.
도 5는 표시 패널(105)의 제작 공정을 나타낸 도면이다.
도 6은 층간 절연막 형성 공정, 층간 절연막 구멍 메움 공정, 및 화소 전극 형성 공정의 일례를 나타낸 공정도이다.
도 7은 표시 패널(105)의 주요부를 모식적으로 나타낸 부분 단면도이다.
도 8은 변형예 1에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도이다.
도 9는 변형예 2에 관련된 표시 패널에서의, 게이트선(200a), 전원선(202a), 구동부(501), 및 화소 전극(601)의 레이아웃을 나타낸 모식 평면도이다.
도 10의 (a)는 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 C-C'단면)이고, (b)는 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 D-D'단면)이다.
도 11은 표시 장치(100)의 외관을 나타낸 도면이다.
도 2는 표시 패널(105)에서의, 게이트선(200), 데이터선(201), 전원선(202), 및 구동부(209)의 레이아웃을 나타낸 모식 평면도이다.
도 3은 표시 패널(105)에서의 화소 전극(205)의 레이아웃을 나타낸 모식 평면도이다.
도 4의 (a)는 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 A-A'단면)이고, (b)는 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 B-B'단면)이다.
도 5는 표시 패널(105)의 제작 공정을 나타낸 도면이다.
도 6은 층간 절연막 형성 공정, 층간 절연막 구멍 메움 공정, 및 화소 전극 형성 공정의 일례를 나타낸 공정도이다.
도 7은 표시 패널(105)의 주요부를 모식적으로 나타낸 부분 단면도이다.
도 8은 변형예 1에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도이다.
도 9는 변형예 2에 관련된 표시 패널에서의, 게이트선(200a), 전원선(202a), 구동부(501), 및 화소 전극(601)의 레이아웃을 나타낸 모식 평면도이다.
도 10의 (a)는 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 C-C'단면)이고, (b)는 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 D-D'단면)이다.
도 11은 표시 장치(100)의 외관을 나타낸 도면이다.
<실시 양태>
본 발명의 일 양태인 표시 패널은, 박막 트랜지스터 소자를 포함하는 구동부가 복수, 매트릭스형상으로 배치되어 이루어지는 트랜지스터 어레이 기판과, 상기 트랜지스터 어레이 기판상에 형성되며, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막과, 상기 층간 절연막 상에 상기 복수의 구동부에 대응하여 매트릭스형상으로 배치된 복수의 화소 전극을 구비하고, 상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며, 상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우, 상기 제2 화소 전극의 각각은, 일부가 대응하는 컨택트홀에 들어가도록 형성되어 있고, 상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분이, 대응하는 구동부의 급전 패드와 컨택트함으로써, 상기 제2 화소 전극의 각각이, 대응하는 구동부에 전기적으로 접속되어 있으며, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있는 것을 특징으로 하는 것으로 했다.
본 발명의 일 양태에 관련된 표시 패널에서는, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있다. 배선을 절단함으로써 전기적으로 비접속으로 하고 있는 것이 아니기 때문에, 파티클은 증가하지 않으며, 레이아웃 상의 제약이 부과되는 일도 없다.
여기서, 본 발명의 다른 양태로서, 상기 절연 부재는, 상기 제1 화소 전극의 각각에 대응하는 컨택트홀에서의, 적어도 저부를 포함하는 부분에 설치되어 있는 것으로 해도 된다.
여기서, 본 발명의 다른 양태로서, 상기 절연 부재는, 아크릴계 수지로 이루어지는 것으로 해도 된다.
여기서, 본 발명의 다른 양태로서, 상기 층간 절연막은, 상기 트랜지스터 어레이 기판상에 형성된 패시베이션막과, 상기 패시베이션막 상에 형성된 평탄화막을 포함하는 것으로 해도 된다.
여기서, 본 발명의 다른 양태로서, 상기 표시 패널은, 일렉트로루미네센스 표시 패널인 것으로 해도 된다.
여기서, 본 발명의 다른 양태로서, 상기 표시 패널은, 유기 일렉트로루미네센스 표시 패널인 것으로 해도 된다.
여기서, 본 발명의 일 양태인 표시 패널의 제조 방법은, 기판을 준비하는 준비 공정과, 상기 기판상에, 박막 트랜지스터 소자를 포함하는 구동부를 복수 매트릭스형상으로 배치함으로써, 트랜지스터 어레이 기판을 형성하는 트랜지스터 어레이 기판 형성 공정과, 상기 트랜지스터 어레이 기판상에, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성 공정과, 상기 층간 절연막 상에, 상기 복수의 구동부에 대응하여 복수의 화소 전극을 매트릭스형상으로 배치하는 화소 전극 형성 공정을 포함하고, 상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며, 상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우, 상기 제2 화소 전극의 각각을, 일부가 대응하는 컨택트홀에 들어가도록 형성하고, 상기 절연 재료막 형성 공정과 상기 화소 전극 형성 공정 사이에, 상기 결함인 구동부와 상기 제1 화소 전극을 컨택트하기 위한 각 컨택트홀에 절연 부재를 형성하는 절연 부재 형성 공정을 포함하며, 상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분을, 대응하는 구동부의 급전 패드와 컨택트시킴으로써, 상기 제2 화소 전극의 각각을, 대응하는 구동부에 전기적으로 접속하고, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 상기 절연 부재를 개재시킴으로써, 상기 제1 화소 전극의 각각을, 대응하는 구동부와 전기적으로 비접속으로 하는 것을 특징으로 하는 것으로 해도 된다.
본 양태의 표시 패널의 제조 방법에서는, 상기 결함인 구동부와 상기 제1 화소 전극을 컨택트하기 위한 각 컨택트홀에 절연 부재를 형성함으로써, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 되어 있으므로, 파티클은 증가하지 않으며, 레이아웃 상의 제약이 부과되는 일도 없다.
여기서, 본 발명의 다른 양태로서, 상기 절연 부재 형성 공정에서는, 상기 각 컨택트홀에서의, 적어도 저부를 포함하는 부분에 상기 절연 부재를 형성하는 것으로 해도 된다.
본 양태의 표시 패널의 제조 방법에서는, 상기 각 컨택트홀의 전부에 상기 절연 부재를 형성하는 것이 아니기 때문에, 상기 각 컨택트홀로부터 절연 재료가 주변으로 넘쳐 나올 가능성을 저감할 수 있다.
여기서, 본 발명의 다른 양태로서, 상기 절연 부재 형성 공정에서는, 아크릴계 수지를 이용하여 절연 부재를 형성하는 것으로 해도 된다.
여기서, 본 발명의 다른 양태로서, 상기 층간 절연막 형성 공정에서는, 상기 트랜지스터 어레이 기판상에 패시베이션막을 형성하는 공정과, 상기 패시베이션막 상에 평탄화막을 형성하는 공정을 포함하는 것으로 해도 된다.
여기서, 본 발명의 일 양태인 표시 패널의 제조 방법은, 기판을 준비하는 준비 공정과, 상기 기판 상에, 박막 트랜지스터 소자를 포함하는 구동부를 복수 매트릭스형상으로 배치함으로써, 트랜지스터 어레이 기판을 형성하는 트랜지스터 어레이 기판 형성 공정과, 상기 트랜지스터 어레이 기판에서의 각 박막 트랜지스터 소자의 결함의 유무를 검사하는 검사 공정과, 상기 검사의 결과에 기초하여, 상기 트랜지스터 어레이 기판에서의 결함인 구동부의 위치 정보를 취득하는 위치 정보 취득 공정과, 상기 트랜지스터 어레이 기판상에, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성 공정과, 상기 층간 절연막 상에, 상기 복수의 구동부에 대응하여 복수의 화소 전극을 매트릭스형상으로 배치하는 화소 전극 형성 공정을 포함하고, 상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며, 상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우, 상기 제2 화소 전극의 각각을, 일부가 대응하는 컨택트홀에 들어가도록 형성하고, 상기 절연 재료막 형성 공정과 상기 화소 전극 형성 공정 사이에, 상기 위치 정보에 대응하는 컨택트홀에 절연 부재를 형성하는 공정을 포함하며, 상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분을, 대응하는 구동부의 급전 패드와 컨택트시킴으로써, 상기 제2 화소 전극의 각각을, 대응하는 구동부에 전기적으로 접속하고, 상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 상기 절연 부재를 개재시킴으로써, 상기 제1 화소 전극의 각각을, 대응하는 구동부와 전기적으로 비접속으로 하는 것을 특징으로 하는 것으로 해도 된다.
<실시의 형태 1>
-표시 장치(100)의 개략 블럭도-
도 1(a)는, 본 발명의 실시의 형태 1에 관련된 표시 패널(105)을 포함하는 표시 장치(100)의 전기적인 구성을 나타낸 블럭도이다. 도 1(a)에 나타낸 바와 같이, 표시 장치(100)는, 제어 회로(101)와, 메모리(102)와, 주사선 구동 회로(103)와, 데이터선 구동 회로(104)와, 화소 회로가 행렬형상으로 배치된 표시 패널(105)을 구비한다. 표시 패널(105)은, 예를 들면 일렉트로루미네센스(이하, 「EL」라고 기재한다.) 표시 패널이며, 유기 EL표시 패널로 해도 된다. 또, 표시 패널(105)은, 액정 표시 패널로 해도 된다.
도 1(b)는, 표시 패널(105)이 가지는 1화소 회로의 회로 구성 및 그 주변 회로와의 접속을 나타낸 도면이다. 도 1(b)에 나타낸 바와 같이, 화소 회로(208)는, 게이트선(200)과, 데이터선(201)과, 전원선(202)과, 스위칭 트랜지스터(203)와, 구동 트랜지스터(204)와, 화소 전극(205)과, 유지 용량(206)과, 공통 전극(207)을 포함하여 구성된다. 스위칭 트랜지스터(203) 및 구동 트랜지스터(204)는, 박막 트랜지스터 소자이다. 화소 전극(205)과 공통 전극(207) 사이에는, 복수의 기능층을 적층하여 구성한 발광층 또는 액정이 형성된다.
주변 회로는, 주사선 구동 회로(103)와 데이터선 구동 회로(104)를 구비한다. 또, 스위칭 트랜지스터(203), 구동 트랜지스터(204), 및 유지 용량(206)에 의해 구동부(209)가 구성되어 있다.
표시 패널(105)이 EL표시 패널인 경우에는, 데이터선 구동 회로(104)로부터 공급된 신호 전압은, 스위칭 트랜지스터(203)를 통하여 구동 트랜지스터(204)의 게이트 단자로 인가된다. 구동 트랜지스터(204)는, 그 데이터 전압에 따른 전류를 소스-드레인 단자 사이에 흐르게 한다. 이 전류가 화소 전극(205)으로 흐름으로써, 그 전류에 따른 발광 휘도를 얻을 수 있다.
또한, 표시 패널(105)이 액정 표시 패널인 경우에는, 게이트선(200)에 가해진 전압에 의해 스위칭 트랜지스터(203)의 소스-드레인 단자 간에 전류가 흐르고, 그때 데이터선(201)에 가해진 전압이 화소 전극(205)에 공급되게 된다.
-레이아웃-
이어서, 표시 패널(105)에서의, 게이트선(200), 데이터선(201), 전원선(202), 및 구동부(209)의 레이아웃에 대해서 설명한다. 도 2는, 표시 패널(105)에서의, 게이트선(200), 데이터선(201), 전원선(202), 및 구동부(209)의 레이아웃을 나타낸 모식 평면도이다.
도 2에 나타낸 바와 같이, 복수의 구동부(209)는, 매트릭스형상으로 배치되어 있다. 복수의 구동부(209)의 일부는 결함인 구동부이며, 잔부는 결함이 아닌(즉 정상적으로 동작한다) 구동부이다. 결함인 구동부란, 항상 온 상태의 박막 트랜지스터, 또는 항상 오프 상태의 박막 트랜지스터를 포함하는 구동부를 말한다. 이후의 설명에서는, 열(Y축)방향으로 인접한 2개의 구동부(구동부(209a)와 구동부(209b))에 주목하여 설명한다. 도 2에 있어서, 구동부(209a)는 결함이 아닌 구동부를 나타내며, 구동부(209b)는 결함인 구동부를 나타내고 있다.
또, 행방향으로 배치된 복수의 구동부로 이루어지는 구동부의 행의 편측에는, 게이트선(200)이 형성되어 있다. 한편, 열방향으로 배치된 복수의 구동부로 이루어지는 구동부의 열의 편측에는 데이터선(201)이 형성되고, 다른 쪽에는 전원선(202)이 형성되어 있다.
도 3은, 표시 패널(105)에서의 화소 전극(205)의 레이아웃을 나타낸 모식 평면도이다. 도 3에 나타낸 바와 같이, 복수의 화소 전극(205)은, 매트릭스형상으로 배치되어 있다. 복수의 화소 전극(205)은, 도 2에서 나타낸 복수의 구동부(209)와 1대 1로 대응하는 형태로 설치되어 있다. 따라서, 복수의 화소 전극(205) 중에는, 결함이 아닌 구동부에 각각 대응하는 화소 전극(제2 화소 전극)과, 결함인 구동부에 각각 대응하는 화소 전극(제1 화소 전극)이 존재하게 된다. 도 3에 있어서, 화소 전극(205a)이 구동부(209a)에 대응하는 화소 전극을 나타내며, 화소 전극(205b)이 구동부(209b)에 대응하는 화소 전극을 나타내고 있다.
-단면도-
도 4(a)는, 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 A-A'단면)이다. 도 4(a)에 나타낸 바와 같이, 기판(401) 상에 게이트 절연막(403)이 형성되고, 게이트 절연막(403) 상에 급전 패드(211a)가 형성되어 있다. 또한, 급전 패드(211a)를 덮도록 층간 절연막(407)이 형성되어 있다. 층간 절연막(407)은, 예를 들면 2층 구조이며, 패시베이션막(408) 및 평탄화막(409)으로 이루어진다. 층간 절연막(407) 중 급전 패드(211b)에 닿는 일부분에는, 컨택트홀(212a)이 형성되어 있다. 이 컨택트홀(212a)에 따라 화소 전극(205a)이 형성되어, 급전 패드(211a)와 컨택트하고 있다.
이와 같이, 화소 전극(205a)의 일부가 컨택트홀(212a)에 들어감으로써, 화소 전극(205a)과 급전 패드(211a)가 직접 컨택트하고 있다.
이것에 의해, 구동부(209a)는, 화소 전극(205a)과 전기적으로 접속되므로, 구동부(209a)로부터 화소 전극(205a)으로 급전되게 된다.
도 4(b)는, 표시 패널(105)의 구성을 모식적으로 나타낸 부분 단면도(도 2의 B-B'단면)이다. 도 4(b)에 나타낸 바와 같이, 기판(401) 상에 게이트 절연막(403)이 형성되고, 게이트 절연막(403) 상에 급전 패드(211b)가 형성되어 있다. 또한, 급전 패드(211b)를 덮도록 층간 절연막(407)이 형성되어 있다. 층간 절연막(407)은, 예를 들면 2층 구조이며, 패시베이션막(408) 및 평탄화막(409)으로 이루어진다. 층간 절연막(407) 중 급전 패드(211b)에 닿는 일부분에는, 컨택트홀(212b)이 형성되어 있다. 여기까지는, 도 4(a)의 구성과 동일하다. 단, 도 4(b)에서는, 이 컨택트홀(212b) 내에 절연 부재(410)가 형성되어 있다. 그리고 층간 절연막(407) 및 절연 부재(410) 상에, 컨택트홀(212b)을 따르도록 화소 전극(205b)이 형성되어 있다.
절연 부재(410)의 재료는, 예를 들면 폴리이미드계 수지 또는 아크릴계 수지이며, 절연 부재(410)가 형성되는 영역은, 컨택트홀(212b)의 적어도 저부(214b)를 포함하는 부분으로 해도 된다. 단, 그 두께는, 급전 패드(211b)와 화소 전극(205b)을 절연하는데 충분한 두께일 필요가 있다.
이와 같이, 화소 전극(205b)의 컨택트홀(212b)에 상당하는 부분(여기에서는, 화소 전극(205b) 중 컨택트홀(212b)에 들어간 부분)과 급전 패드(211b) 사이에는, 절연 부재(410)가 개재되어 있다. 이 때문에, 화소 전극(205b)과 구동부(209b)는, 전기적으로 비접속인 상태로 유지되어 있다. 화소 전극(205b)과 구동부(209b)가 전기적으로 접속되어 있지 않기 때문에, 구동부(209b)로부터 화소 전극(205b)으로 급전되는 일은 없다. 따라서, 표시 패널(105)에 있어서 화소 전극(205b)에 대응하는 부분은, 멸점이 되어, 표시 패널(105)에 결함인 박막 트랜지스터 소자가 존재했다고 해도, 표시 패널(105)에 휘점이 발생하는 것을 방지할 수 있다.
이에 더하여, 화소 전극(205b)과 구동부(209b)가 전기적으로 비접속이 된 상태를, 구동부(209b)의 박막 트랜지스터 소자의 배선을 커트함으로써 실현하는 것이 아니라, 컨택트홀(212b)에 절연 부재(410)를 형성함으로써 실현하고 있다. 배선을 커트하지 않기 때문에, 당연히, 배선 커트에 수반하는 파티클은 증가하지 않으며, 박막 트랜지스터 소자의 레이아웃 상의 제약이 부과되는 일도 없다.
또한, 여기에서는, 결함이 아닌 구동부와 당해 구동부에 대응하는 화소 전극으로서 구동부(209a) 및 화소 전극(205a)을 예로 들어, 그들 구성에 대해서 설명했지만, 다른 결함이 아닌 구동부와 당해 구동부에 대응하는 화소 전극에 대해서도 동일한 구성이 된다.
마찬가지로, 결함인 구동부와 당해 구동부에 대응하는 화소 전극으로서 구동부(209b) 및 화소 전극(205b)을 예로 들어, 그들 구성에 대해서 설명했지만, 다른 결함인 구동부와 당해 구동부에 대응하는 화소 전극에 대해서도 동일한 구성이 된다. 즉, 다른 결함인 구동부에 대응하는 화소 전극과 당해 다른 결함인 구동부의 급전 패드 사이에 절연 부재가 개재한 구성이 된다.
-제작 공정-
표시 패널(105)의 제작 공정에 대해서 설명한다. 여기에서는 특히, 트랜지스터 어레이를 형성하는 공정에서 화소 전극을 형성하는 공정까지를 설명한다. 도 5는, 표시 패널(105)의 제작 공정을 나타낸 도면이다.
우선, 단계 S101의 트랜지스터 어레이 형성 공정에서는, 기판 상에 복수의 구동부를 매트릭스형상으로 형성함으로써, 트랜지스터 어레이 기판을 형성한다.
단계 S102의 트랜지스터 어레이 검사 공정에서는, 매트릭스형상으로 형성된 복수의 구동부에서의, 어느 박막 트랜지스터 소자가 결함인지를 검사한다. 구체적으로는, 우선, 결함 검사 장치가, 매트릭스형상으로 형성된 복수의 구동부에서의 각 박막 트랜지스터 소자의 어드레스를 설정한다. 다음에, 게이트선, 데이터선, 및 전원선에 전위를 걸어, 비접촉의 전위계를 이용하여 각 어드레스의 전위를 계측한다. 계측한 전위가 정상적인 값이면, 그 어드레스에 대응하는 박막 트랜지스터 소자는 결함이 아니라고 판정한다. 한편, 정상적인 값이 아니면, 그 어드레스에 대응하는 박막 트랜지스터 소자는 결함이라고 판정한다. 여기서 결함에는 2종류가 있다. 박막 트랜지스터 소자가 항상 온 상태인 쇼트 상태와, 박막 트랜지스터 소자가 항상 오프 상태인 오프 상태이다. 결함 검사 장치는, 각 신호선의 전위를 조정함으로써, 결함인 박막 트랜지스터가 어느 쪽 상태인지를 판정한다. 즉, 결함 검사 장치는, 각 박막 트랜지스터 소자가 정상, 쇼트 상태, 오프 상태 중 어느 쪽인지를 판정한다.
단계 S103의 층간 절연막 형성 공정에서는, 트랜지스터 어레이 기판 상에 층간 절연막을 형성한다. 이 층간 절연막은, 각 구동부에서의 급전 패드에 대응하는 일부분에 컨택트홀이 설치된 구성으로 되어 있다.
단계 S104의 층간 절연막 구멍 메움 공정에서는, 결함이라고 판정된 박막 트랜지스터 소자를 포함하는 구동부에 대응하는 컨택트홀에 절연 부재를 형성한다.
또한, 결함이 쇼트 상태인 경우에는, 화소 전극으로의 급전을 회피할 필요가 있지만, 결함이 오프 상태인 경우에는, 반드시 화소 전극으로의 급전을 회피할 필요는 없다. 오프 상태인 경우에는 대응하는 화소는 멸점이 되어, 이 경우에는, 그 주변의 화소가 발광하고 있어도 눈에 띄기 어렵기 때문이다.
한편, 온 상태인 경우에는 대응하는 화소가 휘점이 되어, 이 경우에는, 그 주변의 화소가 어두워져 있는 경우(표시 패널에 영상이 표시되어 있지 않은 경우나 저휘도의 래스터 표시인 경우 등)에는, 비록 휘점이 되는 화소가 1개 여도 눈에 띄기 때문에, 유저에게 인식되기 쉽다. 이 때문에, 휘점이 1개라도 존재하면, 불량품 패널이 된다. 그러므로 온 상태의 박막 트랜지스터 소자를 포함하는 구동부에 대응하는 컨택트홀에 절연 부재를 형성할 필요가 있다.
단계 S105의 화소 전극 형성 공정에서는, 복수의 구동부에 1대 1로 대응하도록, 복수의 화소 전극을 매트릭스형상으로 형성한다. 본 실시의 형태에서는, 복수의 화소 전극의 각각은, 일부가 대응하는 컨택트홀에 들어가도록 형성되어 있다.
층간 절연막 형성 공정, 층간 절연막 구멍 메움 공정, 및 화소 전극 형성 공정에 대해서, 도 6을 이용하여 상세하게 설명한다. 도 6은, 층간 절연막 형성 공정, 층간 절연막 구멍 메움 공정, 및 화소 전극 형성 공정의 일례를 나타낸 공정도이다.
도 6(a)는, 기판(401) 상에 게이트 절연막(403)이 형성되고, 게이트 절연막(403) 상에 전극 패드(211b)가 형성된 상태를 나타내고 있다.
이 후, 급전 패드(212b) 상에 절연성 재료로 이루어지는 절연 재료막을 형성한다. 여기에서는, 절연 재료막은 예를 들면 2층 구조이며, 패시베이션 재료막과 평탄화 재료막으로 이루어지는 것으로 해도 된다. 절연 재료막의 형성은, 예를 들면 CVD(Chemical Vapor Deposition)법이나 도포 등에 의해 행할 수 있다.
다음에, 복수의 구동부에 상당하는 각 영역의 일부분에, 컨택트홀을 형성한다. 구체적으로는, 절연 재료막 상에 레지스트막을 도포한 후, 소정 형상의 개구부를 갖는 마스크를 겹쳐, 마스크 상으로부터 레지스트막을 감광시키고, 여분의 레지스트막을 현상액(예를 들면, TMAH(Tetra methyl ammonium hydroxide) 수용액)으로 씻어낸다. 그 후, 드라이 에칭으로 개구부의 절연 재료막을 제거한 후, 레지스트막을 박리해 줌으로써 절연 재료막의 패터닝이 완료된다.
또한, 절연 재료막으로서 감광성의 도포막을 사용하는 경우에는, 직접 현상액으로 패터닝할 수 있으므로, 레지스트막의 박리나 드라이 에칭은 불필요해진다.
패터닝된 절연 재료막(407)은, 전극 패드(211b) 상에 닿는 일부분에 컨택트홀(212b)을 가진다(도 6(b)).
그 후, 도 6(c)에 나타낸 바와 같이, 전극 패드(211b) 중 절연 재료막(407)으로부터 노출된 부분(즉 컨택트홀(212b) 내)에, 디스팬서(411)에 의해, 평탄화 재료막과 동일한 절연 재료를 토출한다. 절연 재료는, 도 6(d)에 나타낸 바와 같이, 컨택트홀(212b)의 적어도 저부(214b)를 포함하는 부분에 형성하는 것으로 해도 된다. 이렇게 함으로써, 그 후의 공정에 있어서, 절연 재료를 형성한 개소와 그렇지 않은 개소에서의 화소 전극의 형상의 동일성을 확보할 수 있다. 이것에 의한 효과에 대해서 설명한다.
표시 패널(105)이 EL표시 패널인 경우, EL기판(도 7 참조)과 컬러 필터 기판은, 시일링 수지에 의해 접합된다(즉 양 기판 사이가 시일링 수지로 충전된다). 양 기판의 접합은, 각 기판에서의, 다른 기판과의 접착면이 평탄한 것이, 양호하게 이루어진다. 절연 재료를 컨택트홀(212b)의 일부분에 형성함으로써, EL기판에서의, 컬러 필터 기판과의 접착면에, 절연 재료에 기인하는 돌기부가 형성되는 것을 억제할 수 있다. 이 때문에, 양 기판의 양호한 접합을 실현할 수 있다.
이에 더하여, 컨택트홀(212b) 내를 메우도록 절연 재료를 토출하면, 절연 재료가 주변으로 넘쳐 나올 우려가 있다. 절연 재료가 주변으로 넘쳐나오면, 평탄화막에 의해 담보된 평탄성이 손상되어 버린다. 절연 재료를 컨택트홀(212b)의 일부분에 형성함으로써, 그러한 사태를 미연에 방지할 수 있다.
공정으로 되돌아와, 컨택트홀에 절연 재료를 토출한 후, 베이크 공정을 거침으로써, 패시베이션막(408)과 평탄화막(409)으로 이루어지는 층간 절연막(407), 및 절연 부재(410)가 완성된다. 이와 같이, 평탄화막(409)과 절연 부재(410)의 재료를 공통으로 함으로써, 베이크 공정의 횟수가 증가하는 것을 회피할 수 있다.
그 후, 컨택트홀을 따르도록 평탄화막(409) 및 절연 부재(410) 상에 화소 전극(205b)을 형성한다. 도 6(e)에 나타낸 바와 같이, 절연 부재(410)가 형성된 후에도, 화소 전극(205b)의 일부가 컨택트홀(212b)에 들어가도록 형성되어 있다(즉 화소 전극(205b)이 오목형상으로 되어 있다).
또, 절연 부재(410)를 형성함으로써 화소 전극(205b)과 구동부(209b)가 비접속인 상태를 실현하므로, 박막 트랜지스터 소자나 배선 등의 레이아웃을 변경할 필요가 없다. 따라서, 기존의 마스크를 그대로 이용할 수 있어, 코스트의 관점에서 유용하다.
이상이 층간 절연막 형성 공정, 층간 절연막 구멍 메움 공정, 및 화소 전극 형성 공정의 설명이다.
또한, 여기에서는, 평탄화막(409)과 절연 부재(410)의 재료를 공통으로 함으로써, 한 번의 베이크 공정으로 평탄화 재료막 및 절연 재료 양쪽을 베이크했지만, 당연히, 절연 재료막을 패터닝한 후에 한 번 베이크 공정을 행하고, 컨택트홀에 절연 재료를 추가한 후에 다시 베이크 공정을 행할 수도 있다. 이 경우, 절연 부재의 재료는, 베이크 시간이 짧아지는 재료인 것이 바람직하다. 예를 들면, 폴리이미드 수지에 반응 개시제를 첨가한 것이어도 된다.
-표시 패널(105)의 구성-
여기에서는, 표시 패널(105)의 일례로서 EL표시 패널의 구성에 대해서 설명한다.
도 7은, 표시 패널(105)의 주요부를 모식적으로 나타낸 부분 단면도이다. 도 7에 나타낸 바와 같이, 트랜지스터 어레이 기판(301) 상에 패시베이션막(408)이 형성되고, 패시베이션막(408) 상에 평탄화막(409)이 형성되어 있다. 이 평탄화막(409) 상에, 화소 전극(양극)(205)이 형성되어 있다. 화소 전극(205)은, 서브 픽셀 단위로 행렬형상으로 패터닝되어 형성된다. 또, X축 방향으로 서로 이웃하는 3개의 서브 픽셀의 조합에 의해 1화소(픽셀)가 구성된다.
서로 이웃하는 화소 전극(205) 사이에는 뱅크(304)가 형성되어 있으며, 뱅크(304)로 규정된 각 영역 내에 있어서 화소 전극(205) 상에는, 소정 색의 발광층(305G, 305R, 305B)이 적층되어 있다. 발광층(305R, 305G, 305B)은 예를 들면 유기 발광층이다. 또한, 발광층(305R, 305G, 305B) 상에는, 공통 전극(음극)(207)이, 뱅크(304)로 규정된 영역을 넘어 인접하는 발광층의 것과 연속하도록 형성되어 있다.
이하, 표시 패널(105)이 EL표시 패널인 경우에서의 각 부의 재료 등에 대해서 상세하게 설명한다.
-각 부 구성-
트랜지스터 어레이 기판(301)은, 기판 상에 복수의 구동부가 매트릭스형상으로 배치되어 이루어진다.
패시베이션막(408)은, 폴리이미드계 수지 또는 실리콘계 수지 등의 절연 재료로 이루어진다.
평탄화막(409)은, 폴리이미드계 수지 또는 아크릴계 수지 등의 절연 재료로 이루어진다.
화소 전극(205)은, 알루미늄(Al), 혹은 알루미늄 합금으로 형성되어 있다. 또, 예를 들면, 은(Ag), 은과 팔라듐과 구리의 합금, 은과 루비듐과 금의 합금, 몰리브덴과 크롬의 합금(MoCr), 니켈과 크롬의 합금(NiCr) 등으로 형성되어 있어도 된다. 표시 패널(105)이 탑 에미션형인 경우에는, 화소 전극(205)은, 광반사성의 재료로 형성되어 있는 것이 바람직하다.
뱅크(304)는, 수지 등의 유기 재료로 형성되어 있으며 절연성을 가진다. 유기 재료의 예로서, 아크릴계 수지, 폴리이미드계 수지, 노볼락형 페놀 수지 등을 들 수 있다. 뱅크(304)는, 유기 용제 내성을 가지는 것이 바람직하다. 또한, 뱅크(304)는 웨트 에칭 처리, 베이크 처리 등이 이루어지는 경우가 있으므로, 그들 처리에 대해 과도하게 변형, 변질 등을 하지 않는 내성이 높은 재료로 형성되는 것이 바람직하다.
발광층(305R, 305G, 305B)이 유기 발광층인 경우에는, 예를 들면, 일본국 공개특허 평5-163488호 공보에 기재된 옥시노이드 화합물, 페릴렌 화합물, 쿠마린 화합물, 아자쿠마린 화합물, 옥사졸 화합물, 옥사디아졸 화합물, 페리논 화합물, 피로로피롤 화합물, 나프탈렌 화합물, 안트라센 화합물, 플루오렌 화합물, 플루오란텐 화합물, 테트라센 화합물, 피렌 화합물, 코로넨(Coronene) 화합물, 퀴놀론 화합물 및 아자퀴놀론 화합물, 피라졸린 유도체 및 피라졸론 유도체, 로다민 화합물, 크리센 화합물, 페난트렌 화합물, 시클로펜타디엔 화합물, 스틸벤 화합물, 디페닐퀴논 화합물, 스티릴 화합물, 부타디엔 화합물, 디시아노메틸렌피란 화합물, 디시아노메틸렌티오피란 화합물, 플루오레세인 화합물, 피릴륨 화합물, 티아피릴륨(Thiapyrylium) 화합물, 셀레나피릴륨(Selenapyrylium) 화합물, 텔루로피릴륨(Telluropyrylium) 화합물, 방향족 알다디엔(Aldadiene) 화합물, 올리고페닐렌 화합물, 티옥산텐(Thioxanthene) 화합물, 시아닌 화합물, 아크리딘 화합물, 8-히드록시퀴놀린 화합물의 금속 착체, 2-비피리딘 화합물의 금속 착체, 시프염과 III족 금속의 착체, 옥신 금속 착체, 희토류 착체 등의 형광 물질로 형성되는 것이 바람직하다.
공통 전극(음극)(207)은, 예를 들면, 산화 인듐주석(ITO)이나 산화 인듐아연(IZO) 등으로 형성된다. 표시 패널(105)이 탑 에미션형인 경우에는, 공통 전극(207)은, 광투과성의 재료로 형성되는 것이 바람직하다.
이상, 본 발명에 관련된 표시 패널에 대해서, 실시의 형태에 기초하여 설명했지만, 본 발명은 상기 실시의 형태에 한정되지 않는 것은 물론이다. 예를 들면, 이하와 같은 변형예를 생각할 수 있다.
<변형예 1>
절연 부재의 구성을 바꾼 일 변형예에 대해서 설명한다.
-단면도-
도 8은, 변형예 1에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도이다. 도 8에 나타낸 바와 같이, 기판(401) 상에 게이트 절연막(403)이 형성되고, 게이트 절연막(403) 상에 급전 패드(211b)가 형성되어 있다. 또한, 급전 패드(211b)를 덮도록 층간 절연막(407)이 형성되어 있다. 층간 절연막(407)은, 예를 들면 2층 구조이며, 패시베이션막(408) 및 평탄화막(409)으로 이루어진다. 층간 절연막(407) 중 급전 패드(211b)에 닿는 일부분에는, 컨택트홀(212b)이 형성되어 있다. 여기까지는, 도 4(b)의 구성과 동일하다. 단, 도 8에서는, 컨택트홀(212b)의 전체를 메우도록, 절연 부재(410a)가 형성되어 있는 점에서 상이하다. 이 때문에, 화소 전극(205c)의 일부가 컨택트홀(212b)에 들어가 있지 않으며, 컨택트홀(212b)을 메운 절연 부재(410a)를 덮도록, 화소 전극(205c)이 형성되어 있다.
이러한 구성에 있어서도, 배선을 커트하지 않기 때문에, 당연히, 배선 커트에 수반하는 파티클은 증가하지 않으며, 박막 트랜지스터 소자의 레이아웃 상의 제약이 부과되는 일도 없다.
<변형예 2>
각 구동부의 구성을 바꾼 일변형예에 대해서 설명한다. 본 변형예에서는, 각 구동부는, 하나의 박막 트랜지스터 소자로 이루어진다.
-레이아웃-
변형예 2에 관련된 표시 패널에서의, 게이트선(200a), 전원선(202a), 구동부(501), 및 화소 전극(601)의 레이아웃에 대해서 설명한다. 도 9는, 변형예 2에 관련된 표시 패널에서의, 게이트선(200a), 전원선(202a), 구동부(501), 및 화소 전극(601)의 레이아웃을 나타낸 모식 평면도이다.
도 9에 나타낸 바와 같이, 복수의 구동부(501)는, 매트릭스형상으로 배치되어 있다. 복수의 구동부(501)의 일부는 결함인 구동부이며, 잔부는 결함이 아닌 구동부이다. 또, 복수의 화소 전극(601)은, 복수의 구동부(501)와 1대 1로 대응하는 형태로, 매트릭스형상으로 배치되어 있다. 따라서, 복수의 화소 전극(601) 중에는, 결함이 아닌 구동부에 각각 대응하는 화소 전극(제2 화소 전극)과, 결함인 구동부에 각각 대응하는 화소 전극(제1 화소 전극)이 존재하게 된다. 이후의 설명에서는, 구동부(501a), 구동부(501b), 화소 전극(601a), 화소 전극(601b)에 주목하여 설명한다. 도 9에 있어서, 구동부(501a)가 결함이 아닌 구동부를 나타내며, 구동부(501b)가 결함인 구동부를 나타내고, 화소 전극(601a)이 구동부(501a)에 대응하는 화소 전극을 나타내며, 화소 전극(601b)이 구동부(502b)에 대응하는 화소 전극을 나타내고 있다.
또, 행방향으로 배치된 복수의 구동부로 이루어지는 구동부의 행의 편측에는, 게이트선(200a)이 형성되어 있다. 한편, 열방향으로 배치된 복수의 구동부로 이루어지는 구동부의 열의 편측에는, 전원선(202a)이 형성되어 있다.
-단면도-
도 10(a)는, 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 C-C'단면)이다. 도 10(a)에 나타낸 바와 같이, 기판(601) 상에 게이트 전극(602a)이 설치되고, 게이트 전극(602a)이 설치된 기판(601) 상에 게이트 절연막(603)이 설치되어 있다. 게이트 절연막(603) 상에서의, 게이트 전극(602a)의 위 쪽에 상당하는 부분에는 반도체층(604a)이 설치되어 있다. 이에 더하여 게이트 절연막(603) 상에는, SD전극 배선(605a, 606a)이 설치되어 있다. 이들 SD전극 배선(605a, 606a)의 각각은, 일부가 반도체층(604a)에 얹혀져 있으며, 당해 반도체층(604a) 상에서 간격을 두고 위치하고 있다. SD전극 배선(606a)은, 급전 패드(503a)에 접속되어 있다.
SD전극 배선(605a, 606a), 급전 패드(503a)를 덮도록 층간 절연막(609)이 형성되어 있다. 층간 절연막(609)은, 예를 들면 2층 구조이며, 패시베이션막(607) 및 평탄화막(608)으로 이루어진다. 층간 절연막(609)에는, 컨택트홀(504a)이 형성되어 있으며, 이 컨택트홀(504a)을 따라 화소 전극(601a)이 형성되어, 급전 패드(503a)와 컨택트하고 있다.
이와 같이, 화소 전극(601a)의 일부가 컨택트홀(504a)에 들어감으로써, 화소 전극(601a)과 급전 패드(503a)가 직접 컨택트하고 있다.
이것에 의해, 구동부(501a)는, 화소 전극(601a)과 전기적으로 접속되므로, 구동부(501a)로부터 화소 전극(601a)으로 급전되게 된다.
도 10(b)는, 변형예 2에 관련된 표시 패널의 구성을 모식적으로 나타낸 부분 단면도(도 9의 D-D'단면)이다. 도 10(b)에 나타낸 바와 같이, 기판(601) 상에 게이트 전극(602b)이 설치되고, 게이트 전극(602b)이 설치된 기판(601) 상에 게이트 절연막(603)이 설치되어 있다. 게이트 절연막(603) 상에서의, 게이트 전극(602b)의 윗쪽에 상당하는 부분에는 반도체층(604b)이 설치되어 있다. 이에 더하여, 게이트 절연막(603) 상에는, SD전극 배선(605b, 606b)이 설치되어 있다. 이들 SD전극 배선(605b, 606b)의 각각은, 일부가 반도체층(604b)에 얹혀져 있으며, 당해 반도체층(604b) 상에서 간격을 두고 위치하고 있다. SD전극 배선(606b)은, 급전 패드(503b)에 접속되어 있다.
SD전극 배선(605b, 606b), 급전 패드(503b)를 덮도록 층간 절연막(609)이 형성되어 있다. 층간 절연막(609)은, 예를 들면 2층 구조이며, 패시베이션막(607) 및 평탄화막(608)으로 이루어진다. 층간 절연막(609)에는, 컨택트홀(504b)이 형성되어 있다. 여기까지는, 도 10(a)의 구성과 동일하다. 단, 도 10(b)에서는, 이 컨택트홀(504b) 내에 절연 부재(610)가 형성되어 있다. 그리고 층간 절연막(607) 및 절연 부재(610) 상에, 컨택트홀(504b)을 따르도록 화소 전극(601b)이 형성되어 있다.
절연 부재(410)의 재료와 그 두께, 및 절연 부재(410)가 형성되는 영역에 대해서는, 이미 설명한 대로이다.
이와 같이, 화소 전극(601b)의 컨택트홀(504b)에 상당하는 부분(여기에서는, 화소 전극(601b) 중 컨택트홀(504b)에 들어간 부분)과 급전 패드(503b) 사이에 절연 부재(610)가 개재되어 있다. 이 때문에, 화소 전극(601b)과 급전 패드(503b)는, 전기적으로 비접속인 상태로 유지되어 있다. 화소 전극(601b)과 구동부(501b)가 전기적으로 접속되어 있지 않기 때문에, 구동부(501b)로부터 화소 전극(601b)으로 급전되는 일은 없다. 따라서, 표시 패널에 있어서 화소 전극(601b)에 대응하는 부분은, 멸점이 되어, 표시 패널에 결함인 박막 트랜지스터 소자가 존재했다고 해도, 표시 패널에 휘점이 발생하는 것을 방지할 수 있다.
이에 더하여, 화소 전극(601b)과 구동부(501b)가 전기적으로 비접속이 된 상태를, 구동부(501b)인 박막 트랜지스터 소자의 배선을 커트함으로써 실현하는 것이 아니라, 컨택트홀(504b)에 절연 부재(610)를 형성함으로써 실현하고 있다. 배선을 커트하지 않기 때문에, 당연히, 배선 커트에 수반하는 파티클은 증가하지 않으며, 박막 트랜지스터 소자의 레이아웃 상의 제약이 부과되는 일도 없다.
또한, 다른 결함이 아닌 구동부와 당해 다른 결함이 아닌 구동부에 대응하는 화소 전극의 구성, 및 다른 결함인 구동부와 당해 다른 결함인 구동부에 대응하는 화소 전극에 대해서도 동일한 구성이 된다. 즉, 다른 결함인 구동부에 대응하는 화소 전극과 당해 다른 결함인 구동부의 급전 패드 사이에 절연 부재가 개재한 구성이 된다.
<그 외의 변형예>
(1) 표시 패널이 유기 EL표시 패널인 경우, 화소 전극과 유기 발광층 사이에는, 필요에 따라, 홀 주입층, 홀 수송층 또는 홀 주입겸 수송층이 끼워 넣어져 있어도 된다. 공통 전극과 유기 발광층 사이에는, 필요에 따라, 전자 주입층, 전자 수송층 또는 전자 주입겸 수송층이 끼워 넣어져 있어도 된다.
(2) 표시 패널의 일례로서 액정 표시 패널의 구성에 대해서도 간단하게 설명한다. 액정 표시 패널에서는, 트랜지스터 어레이 기판 상에 패시베이션막이 형성되고, 패시베이션막 상에 평탄화막이 형성되어 있다. 이 평탄화막 상에, 복수의 화소 전극이 형성되어 있다. 여기까지는, EL표시 패널과 동일한 구성이다. EL표시 패널과의 차이는, 복수의 화소 전극에 대향하도록 공통 전극이 설치되어, 복수의 화소 전극과 공통 전극 사이가 액정으로 충전되어 있는 점이다.
(3) 화소 전극(205a)과 화소 전극(205b)은, 도전성의 재료로 이루어지는 접속부를 통하여 접속되어도 된다. 표시 패널(105)에서의 발광색이 열마다 상이한 경우에는, 화소 전극(205b)을 열방향으로 인접한 화소 전극(205a)에 접속하는 것이 바람직하다. 표시 패널(105)이 단색을 표시하는 것인 경우에는, 반드시 열방향으로 인접하는 화소 전극에 접속할 필요는 없으며, 행방향으로 인접하는 화소 전극에 접속해도 된다. 화소 전극(601a)과 화소 전극(601b)에 대해서도 마찬가지로, 도전성의 재료로 이루어지는 접속부를 통하여 접속되어도 된다.
(4) 디스팬서(411)에 의해 절연 재료를 추가하는 것으로 했지만, 건조시킴으로써 절연화되는 절연 재료를 잉크젯 등에 의해 도포하고, 그 후, 말림으로써 절연 부재를 형성하는 것으로 해도 된다. 베이크하지 않아도 자외선으로 경화되는 레지스트 재료를 이용해도 된다.
(5) 복수의 화소 전극의 각각은, 층간 절연막 상에 형성된 부분과 대응하는 컨택트홀에 들어간 부분으로 이루어진다. 각 부분은, 반드시 일체로 형성되어 있을 필요는 없고, 각각 상이한 재료로 이루어지는 것으로 해도 된다.
(6) 표시 장치(100)의 외관을 나타내지 않았지만, 예를 들면, 도 11에 나타낸 외관을 가진다.
<산업상의 이용 가능성>
본 발명은, 예를 들면, 가정용, 공공 시설용, 혹은 업무용의 각종 표시 장치, 텔레비전 장치, 휴대형 전자기기용 디스플레이 등에 이용되는 표시 패널에 이용 가능하다.
100: 표시 장치 101: 제어 회로
102: 메모리 103: 주사선 구동 회로
104: 데이터선 구동 회로 105: 표시 패널
200: 게이트선 201: 데이터선
202: 전원선 203: 스위칭 트랜지스터
204: 구동 트랜지스터 205, 205a, 205b: 화소 전극
206: 유지 용량 207: 공통 전극
208: 화소 회로 209, 209a, 209b: 구동부
211a, 211b: 급전 패드 212a, 212b: 컨택트홀
401: 기판 403: 게이트 절연막
407: 층간 절연막 408: 패시베이션막
409: 평탄화막 410: 절연 부재
102: 메모리 103: 주사선 구동 회로
104: 데이터선 구동 회로 105: 표시 패널
200: 게이트선 201: 데이터선
202: 전원선 203: 스위칭 트랜지스터
204: 구동 트랜지스터 205, 205a, 205b: 화소 전극
206: 유지 용량 207: 공통 전극
208: 화소 회로 209, 209a, 209b: 구동부
211a, 211b: 급전 패드 212a, 212b: 컨택트홀
401: 기판 403: 게이트 절연막
407: 층간 절연막 408: 패시베이션막
409: 평탄화막 410: 절연 부재
Claims (15)
- 박막 트랜지스터 소자를 포함하는 구동부가 복수, 매트릭스형상으로 배치되어 이루어지는 트랜지스터 어레이 기판과,
상기 트랜지스터 어레이 기판 상에 형성되며, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막과,
상기 층간 절연막 상에 상기 복수의 구동부에 대응하여 매트릭스형상으로 배치된 복수의 화소 전극을 구비하고,
상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며,
상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우,
상기 제2 화소 전극의 각각은, 일부가 대응하는 컨택트홀에 들어가도록 형성되어 있고,
상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분이, 대응하는 구동부의 급전 패드와 컨택트함으로써, 상기 제2 화소 전극의 각각이, 대응하는 구동부에 전기적으로 접속되어 있으며,
상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 절연 부재가 개재되어, 상기 제1 화소 전극의 각각이, 대응하는 구동부와 전기적으로 비접속으로 유지되어 있는 것을 특징으로 하는 표시 패널. - 청구항 1에 있어서,
상기 절연 부재는, 상기 제1 화소 전극의 각각에 대응하는 컨택트홀에서의, 적어도 저부를 포함하는 부분에 설치되어 있는, 표시 패널. - 청구항 1 또는 청구항 2에 있어서,
상기 절연 부재는 아크릴계 수지로 이루어지는, 표시 패널. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 층간 절연막은,
상기 트랜지스터 어레이 기판 상에 형성된 패시베이션막과,
상기 패시베이션막 상에 형성된 평탄화막을 포함하는, 표시 패널. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 표시 패널은 일렉트로루미네센스 표시 패널인, 표시 패널. - 청구항 5에 있어서,
상기 표시 패널은 유기 일렉트로루미네센스 표시 패널인, 표시 패널. - 기판을 준비하는 준비 공정과,
상기 기판 상에, 박막 트랜지스터 소자를 포함하는 구동부를 복수 매트릭스형상으로 배치함으로써, 트랜지스터 어레이 기판을 형성하는 트랜지스터 어레이 기판 형성 공정과,
상기 트랜지스터 어레이 기판 상에, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성 공정과,
상기 층간 절연막 상에, 상기 복수의 구동부에 대응하여 복수의 화소 전극을 매트릭스형상으로 배치하는 화소 전극 형성 공정을 포함하고,
상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며,
상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우,
상기 제2 화소 전극의 각각을, 일부가 대응하는 컨택트홀에 들어가도록 형성하고,
상기 절연 재료막 형성 공정과 상기 화소 전극 형성 공정 사이에, 상기 결함인 구동부와 상기 제1 화소 전극을 컨택트하기 위한 각 컨택트홀에 절연 부재를 형성하는 절연 부재 형성 공정을 포함하며,
상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분을, 대응하는 구동부의 급전 패드와 컨택트시킴으로써, 상기 제2 화소 전극의 각각을, 대응하는 구동부에 전기적으로 접속하고,
상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 상기 절연 부재를 개재시킴으로써, 상기 제1 화소 전극의 각각을, 대응하는 구동부와 전기적으로 비접속으로 하는, 표시 패널의 제조 방법. - 청구항 7에 있어서,
상기 절연 부재 형성 공정에서는, 상기 각 컨택트홀에서의, 적어도 저부를 포함하는 부분에 상기 절연 부재를 형성하는, 표시 패널의 제조 방법. - 청구항 7 또는 청구항 8에 있어서,
상기 절연 부재 형성 공정에서는, 아크릴계 수지를 이용하여 절연 부재를 형성하는, 표시 패널의 제조 방법. - 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
상기 층간 절연막 형성 공정에서는,
상기 트랜지스터 어레이 기판 상에 패시베이션막을 형성하는 공정과,
상기 패시베이션막 상에 평탄화막을 형성하는 공정을 포함하는, 표시 패널의 제조 방법. - 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
상기 표시 패널은 일렉트로루미네센스 표시 패널인, 표시 패널의 제조 방법. - 청구항 11에 있어서,
상기 표시 패널은 유기 일렉트로루미네센스 표시 패널인, 표시 패널의 제조 방법. - 기판을 준비하는 준비 공정과,
상기 기판 상에, 박막 트랜지스터 소자를 포함하는 구동부를 복수 매트릭스형상으로 배치함으로써, 트랜지스터 어레이 기판을 형성하는 트랜지스터 어레이 기판 형성 공정과,
상기 트랜지스터 어레이 기판에서의 각 박막 트랜지스터 소자의 결함의 유무를 검사하는 검사 공정과,
상기 검사의 결과에 기초하여, 상기 트랜지스터 어레이 기판에서의 결함인 구동부의 위치 정보를 취득하는 위치 정보 취득 공정과,
상기 트랜지스터 어레이 기판 상에, 상기 복수의 구동부에 대응하는 각 영역의 일부분에 컨택트홀이 형성된 층간 절연막을 형성하는 층간 절연막 형성 공정과,
상기 층간 절연막 상에, 상기 복수의 구동부에 대응하여 복수의 화소 전극을 매트릭스형상으로 배치하는 화소 전극 형성 공정을 포함하고,
상기 복수의 구동부에는, 결함인 구동부가 일부에 포함되어 있으며,
상기 복수의 화소 전극 중, 결함인 구동부에 각각 대응하는 것을 제1 화소 전극, 결함이 아닌 구동부에 각각 대응하는 것을 제2 화소 전극으로 칭한 경우,
상기 제2 화소 전극의 각각을, 일부가 대응하는 컨택트홀에 들어가도록 형성하고,
상기 절연 재료막 형성 공정과 상기 화소 전극 형성 공정 사이에, 상기 위치 정보에 대응하는 컨택트홀에 절연 부재를 형성하는 공정을 포함하며,
상기 제2 화소 전극의 각각의 컨택트홀에 들어가 있는 부분을, 대응하는 구동부의 급전 패드와 컨택트시킴으로써, 상기 제2 화소 전극의 각각을, 대응하는 구동부에 전기적으로 접속하고,
상기 제1 화소 전극의 각각의 컨택트홀에 상당하는 부분과, 대응하는 구동부의 급전 패드 사이에 상기 절연 부재를 개재시킴으로써, 상기 제1 화소 전극의 각각을, 대응하는 구동부와 전기적으로 비접속으로 하는 것을 특징으로 하는 표시 패널의 제조 방법. - 청구항 13에 있어서,
상기 절연 부재 형성 공정에서는, 상기 위치 정보에 대응하는 컨택트홀에서의, 적어도 저부를 포함하는 부분에 상기 절연 부재를 형성하는, 표시 패널의 제조 방법. - 청구항 13 또는 청구항 14에 있어서,
상기 절연 부재 형성 공정에서는, 아크릴계 수지를 이용하여 절연 부재를 형성하는, 표시 패널의 제조 방법.
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PCT/JP2011/002956 WO2012160610A1 (ja) | 2011-05-26 | 2011-05-26 | 表示パネルおよびその製造方法 |
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