KR20140012916A - 반도체 발광소자 및 그 제조방법 - Google Patents

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KR20140012916A KR1020130157500A KR20130157500A KR20140012916A KR 20140012916 A KR20140012916 A KR 20140012916A KR 1020130157500 A KR1020130157500 A KR 1020130157500A KR 20130157500 A KR20130157500 A KR 20130157500A KR 20140012916 A KR20140012916 A KR 20140012916A
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Abstract

본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
본 발명의 실시 예는 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층; 상기 제 1도전성 반도체층 아래에 형성된 하부 제 1초격자층; 상기 활성층과 제 2도전성 반도체층 사이에 형성된 제 2도전성 초격자층을 포함한다.

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
본 발명의 실시 예는 반도체 발광소자 및 그 제조방법이 개시된다.
일반적으로 반도체 발광소자는 자외선, 청색 및 녹색 영역을 포괄하는 발광 영역을 가진다. 특히, GaN계 질화물 반도체 발광소자는 그 응용 분야에 있어서 청색/녹색 LED의 광소자 및 MESFET(Metal Semiconductor Field Effect Transistor), HEMT (Hetero junction Field - Effect Transistors) 등의 고속 스위칭 소자, 고출력 소자, 표시장치 및 지시기 등에 응용되고 있다.
도 1은 종래 반도체 발광소자를 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(10)는 사파이어 기판(11) 위에 n형 반도체층(13), 활성층(15) 및 p형 반도체층(17)을 형성하게 된다. 부분 식각 공정을 통해 상기 n형 반도체층(13) 위에 n형 전극(19) 및 p형 반도체층(17) 위에 p형 전극(21)이 형성된다.
이러한 반도체 발광소자(10)는 p형 전극(21) 및 n형 전극(19)에 전압을 인가하면, p형 반도체층(17)과 n형 반도체층(13) 사이에 순방향 바이어스(forward bias)가 걸리게 된다. 이때 상기 활성층(15)에서 전자 및 정공들이 재 결합(recombination)되어 광을 방출하게 된다.
본 발명의 실시 예는 소자의 ESD 특성을 강화시켜 주는 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예는 활성층 상/하부에 적어도 하나의 초격자층을 구비하여 활성층으로 전달되는 스트레스를 완화시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예는 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층; 상기 제 1도전성 반도체층 아래에 형성된 하부 제 1초격자층; 상기 활성층과 제 2도전성 반도체층 사이에 형성된 제 2도전성 초격자층을 포함한다.
본 발명의 실시 예에 따른 반도체 발광소자 제조방법은 제 1버퍼층 위에 하부 제 1초격자층을 형성하는 단계; 상기 하부 제 1초격자층 위에 제 1도전성 반도체층을 형성하는 단계; 상기 제 1도전성 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제 2도전성 초격자층을 형성하는 단계; 상기 제 2도전성 초격자층 위에 제 2도전성 반도체층을 형성하는 단계를 포함한다.
본 발명의 실시 예는 활성층의 스트레스를 완화시켜 활성층 특성을 개선함으로써, ESD에 강한 발광소자를 제공하는 효과가 있다.
도 1은 종래 반도체 발광소자의 측 단면도.
도 2는 본 발명의 제 1실시 예에 따른 반도체 발광소자의 측 단면도.
도 3은 본 발명의 제 2실시 예에 따른 반도체 발광소자의 측 단면도.
도 4는 본 발명의 제 3실시 예에 따른 반도체 발광소자의 측 단면도.
도 5는 본 발명의 제 4실시 예에 따른 반도체 발광소자의 측 단면도.
도 6 내지 도 11은 본 발명의 실시 예에 따른 활성층의 일 예를 나타낸 밴드 다이어 그램.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하면 다음과 같다.
도 2는 본 발명의 제 1실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 2를 참조하면, 반도체 발광소자(100)는 기판(110), 제 1버퍼층(120), 하부 제 1초격자층(130), 제 1도전성 반도체층(140), 활성층(150), 제 2도전성 초격자층(160), 제 2도전성 반도체층(170)을 포함한다.
상기 기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 전극층의 형성 전 또는 후에 물리적 또는/및 화학적 방식으로 제거될 수도 있다.
상기 기판(110) 위에는 제 1버퍼층(120)이 형성된다. 상기 제 1버퍼층(120)은 상기 기판(110)과 에피층(Epitaxial layer)과의 격자 및 열 팽창 계수의 차이로 인하여 발생하는 스트레인을 차단하기 위한 층이다. 이러한 제 1버퍼층(120)은 제 1도전성 도펀트가 도핑될 수도 있고, 도핑되지 않을 수도 있다. 상기 제 1도전성 도펀트가 도핑되지 않은 제 1버퍼층(120)은 추후 기판(110)과 함께 제거될 수도 있다.
이러한 제 1버퍼층(120)은 예컨대, AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식을 가지며, 10Å∼1000Å사이의 두께이고, partially poly이거나 single crystalline을 가지며, 성장온도는 300~1100℃이고, 1×106∼1×10-4Ωcm 사이의 저항을 가지며, 결정학적 구조가 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다.
상기 제 1버퍼층(120) 위에는 하부 제 1초격자층(130)이 형성된다. 상기 하부 제 1초격자층(130)은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 이루어진다. 이러한 하부 제 1초격자층(130)은 Al, Ga, In 중 적어도 하나의 3족 원소와 5족 원소인 N의 조합을 갖고 반복적인 적층 구조로 형성되며, 도전성 도펀트가 도핑될 수도 있고 도핑되지 않을 수도 있다. 상기 하부 제 1초격자층(130)의 성장 조건은 예컨대, 각 층이 5Å~100nm의 두께로 소정 페어(1~50)로 형성될 수 있으며, 성장 온도는 500~1100℃일 수 있으며, 캐리어 농도(carrier concentration)는 1016~ 5×1018/㎤ 사이로 형성될 수도 있으며, 또한 이때 각 층의 결정학적 구조가 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다. 그리고, 상기 버퍼층(120)과 하부 제 1초격자층(130) 사이에는 AlY(GaxIn1-x)1-YN(0≤X,Y≤1)의 조성식을 갖는 층이 형성될 수도 있다. 이러한 하부 제 1초격자층(130)은 스트레인 해소를 위한 층으로서, 상기 제 1버퍼층(120)에서 제 1도전성 반도체층(140)으로 전달되는 스트레인을 완화시켜 준다.
상기 하부 제 1초격자층(130) 위에는 제 1도전성 반도체층(140)이 형성된다. 상기 제 1도전성 반도체층(140)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.
상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성되며, 상기 활성층(150)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(150)은 원하는 파장에 따라 Al, Ga, In 중 적어도 하나와 함께 N을 이용하여 선택적으로 형성된다. 또한 다중 양자 우물 구조는 각 층이 동일 조성 또는 서로 다른 조성의 반복 구조로 형성될 수 있으며, 양자 우물층과 양자 장벽층의 주기를 갖고 5nm~40nm 두께로 형성될 수 있다.
상기 활성층(150) 위에는 제 2도전성 초격자층(160)이 형성된다. 상기 제 2도전성 초격자층(160)은 제 2도전성 도펀트(예: Mg)가 도핑되며, AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 이루어진다. 이러한 제 2도전성 초격자층(160)의 성장 조건은 예컨대, 각 층이 5Å~100nm의 두께로 1~30 페어로 형성될 수 있으며, 캐리어 농도(carrier concentration)는 1016~ 5×1022/㎤ 사이로 형성될 수도 있으며, 저항은 1×10-4∼1×1012Ωcm 사이로 형성될 수 있다. 이때 각 층의 결정학적 구조가 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다. 여기서, 상기 하부 제 1초격자층(130)과 상부의 제 2도전성 초격자층(160)의 각 페어는 도핑, 두께 및 조성식이 용도에 따라 변화되어 성장될 수 있다.
상기 제 2도전성 초격자층(160) 위에는 제 2도전성 반도체층(170)이 형성된다. 상기 제 2도전성 반도체층(170)은 제 2도전성 도펀트(예: Mg)가 도핑되며, InxAlyGa1 -x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있다. 이러한 제 2도전성 반도체층(170) 위에는 미 도시된 제 3도전성 반도체층 및/또는 투명전극층이 형성될 수 있다.
또한 메사 에칭을 통해 제 1도전성 반도체층(140) 위에는 제 1전극층(미도시)을 형성하고, 제 2도전성 반도체층(170) 위에는 제 2전극층(미도시)을 형성할 수 있다. 그리고, 제 1도전성 반도체층(140)의 아래의 기판(110)을 제거하는 방식인 경우 도펀트가 도핑된 제 1버퍼층(120) 또는 하부 제 1초격자층(130)에 제 1전극층을 형성할 수도 있다.
도 3은 본 발명의 제 2실시 예에 따른 반도체 발광소자의 측 단면도이다. 이러한 제 2실시 예를 설명함에 있어, 상기의 제 1실시 예와 동일한 부분은 동일 부호로 처리하며, 간략하게 설명하기로 한다.
도 3을 참조하면, 반도체 발광소자(100A)는 기판(110), 제 1버퍼층(120), 하부 제 1초격자층(130), 제 1질화물층(131), 하부 제 2초격자층(135), 제 1도전성 반도체층(140), 활성층(150), 제 2도전성 초격자층(160), 제 2도전성 반도체층(170)을 포함한다.
상기 활성층(150)의 하부에 복수개의 초격자층(130,135)을 배치할 경우, 복수개의 초격자층(130,135)의 성장 조건, 조성 등은 서로 같거나 다를 수 있으며, 또한 제 1실시 예와 제 2실시 예의 하부 제 1초격자층(130)의 성장 조건이나 조성은 동일하거나 다를 수도 있다.
상기 하부 제 1초격자층(130)은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 이루어진다. 이러한 하부 제 1초격자층(130)의 성장 조건은 예컨대, 각 층이 약 5Å~100nm의 두께로 소정 폐어(1~50)로 형성될 수 있으며, 제 1도전성 도펀트를 도핑할 수도 있다. 또한 성장 온도는 500~1100℃일 수 있으며, 상기 하부 제 1초격자층의 캐리어 농도(carrier concentration)는 1016~ 5×1018/㎤ 사이로 형성될 수도 있다. 또한 각 층의 결정학적 구조가 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다. 이러한 제 1버퍼층(120)과 하부 제 1초격자층(130) 사이에는 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식을 갖는 층이 형성될 수도 있다. 이러한 하부 제 1초격자층(130)은 일차적으로 스트레인 해소를 위한 층으로서, 상기 제 1버퍼층(120)에서 제 1질화물층(131)으로 전달되는 스트레인을 완화시켜 준다.
상기 하부 제 1초격자층(130) 위에는 제 1질화물층(131)이 형성된다. 상기 제 1질화물층(131)은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 갖으며, 제 1도전성 도펀트가 도핑될 수도 있다. 상기 제 1질화물층(131)의 성장 조건은 예컨대, 0.001um~3um의 두께로 형성될 수 있으며, 성장 온도는 500~1200℃사이로 형성될 수 있다. 또한 제 1질화물층(131)의 캐리어 농도(carrier concentration)는 1015~1020/㎤ 사이로 형성될 수 있으며, 저항은 1×104∼1×10-4Ωcm 사이로 형성될 수 있다. 또한 이때의 결정학적 구조가 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다. 이러한 제 1질화물층(131)은 박막의 질을 향상시켜 주기 위해 형성된다.
상기 제 1질화물층(131) 위에는 하부 제 2초격자층(135)이 형성된다. 상기 하부 제 2초격자층(135)은 AlY(GaxIn1 -x)1-YN(0≤X≤1,0<Y≤0.4)의 조성식으로 이루어진다. 이러한 하부 제 2초격자층(135)의 성장 조건은 예컨대, 각 층이 약 10Å~500nm의 두께로 소정 폐어(1~50)로 형성될 수 있으며, 제 1도전성 도펀트를 도핑할 수도 있다. 또한 성장 온도는 500~1100℃일 수 있으며, 상기 하부 제 2초격자층(135)의 캐리어 농도(carrier concentration)는 1017~ 8×1020/㎤ 사이로 형성될 수도 있다. 또한 하부 제 2초격자층(135)에서 각 층의 결정학적 구조는 헥사고날(Hexagonal), 우루차이트(wurtzite) 및 징크블랜드(Zincbland) 중 어느 한 구조로 형성될 수 있다.
상기 하부 제 2초격자층(135)은 서로 다른 조성의 층으로 형성하거나 일정 층 단위(예: 1 ~ 3층 단위)를 반복적으로 형성하거나, 동일층을 반복적으로 형성할 수 있다. 상기 하부의 제 1 및 제 2초격자층(130,135)의 조성이나 도핑 여부는 서로 다르게 구성할 수도 있다.
상기 하부 제 2초격자층(135) 위에는 제 1도전성 반도체층(140)이 형성되며, 상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150) 위에는 제 2도전성 초격자층(160)이 형성되고, 상기 제 2도전성 초격자층(160) 위에는 제 2도전성 반도체층(170)이 형성된다. 이러한 제 2도전성 반도체층(170) 위에는 미도시된 제 3도전성 반도체층 또는/및 투명전극층이 형성될 수 있다.
이러한 제 2실시 예는 기판(110)과 활성층(150) 사이에 적어도 2개의 초격자층(130,135)을 배치하여 하부에서 올라오는 스트레인을 해소하게 된다. 즉, 하부 제 1초격자층(130)은 제 1버퍼층(120)으로 해결하지 못한 스트레인을 줄여주는 역할을 하며, 상기 하부 제 2초격자층(135)은 활성층(150)의 ESD 개선을 위해 형성된다.
도 4는 본 발명의 제 3실시 예에 따른 반도체 발광소자의 측 단면도이다. 이러한 제 3실시 예를 설명함에 있어, 상기의 제 2실시 예와 동일한 부분은 동일 부호로 처리하며, 간략하게 설명하기로 한다.
도 4를 참조하면, 반도체 발광소자(100B)는 기판(110), 제 1버퍼층(120), 하부 제 1초격자층(130), 제 1질화물층(131), 제 2버퍼층(132), 하부 제 2초격자층(135), 제 1도전성 반도체층(140), 제 1도전성 질화물층(145), 활성층(150), 제 2도전성 초격자층(160), 제 2도전성 질화물층(162), 제 2도전성 반도체층(170)을 포함한다.
상기 활성층(150) 하부에는 2개의 초격자층(131,135) 및 2개의 버퍼층(110,132)이 형성된다. 상기 하부 제 1초격자층(131)은 제 1버퍼층(110) 위에 형성되고, 상기 하부 제 2초격자층(135)은 제 2버퍼층(132) 위에 형성된다. 여기서, 제 1버퍼층(110) 및 제 2버퍼층(132)의 물리적 및 화학적 특성은 같을 수도 있다. 여기서, 전극 형성 전 또는 후에 상기 기판(110)에서 제 2버퍼층(132)까지의 층 중에서 특정 층까지 선택적으로 제거할 수도 있다.
상기 제 2버퍼층(132)은 하부에서 발생한 결함(defect)을 다시 차단하기 위하여 형성된다. 이러한 제 2버퍼층(132)의 성장 조건은 예컨대, 0.0001~0.1um 두께로 형성될 수 있으며, 400~1200℃의 성장 온도로 성장될 수 있다. 이때 제 2버퍼층(132)은 하부에서 계속해서 박막을 타고 올라오는 TD(Threading dislocation)을 차단하는 역할을 한다. 여기서, 상기 제 2버퍼층(132)은 제 1버퍼층(110)의 조성이나 성장 온도를 다르게 할 수도 있다.
상기 제 1도전성 질화물층(145)은 제 1도전성 반도체층(140) 위에 형성된다. 상기 제 1도전성 질화물층(145)은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 성장되며, 700~950℃의 성장 온도에서 0.0001~0.5um의 두께로 성장될 수 있다.
이러한 제 3실시 예는 활성층 하부에 복수개의 초 격자층(130,135)과 복수개의 버퍼층(120,132)을 배치하여, 활성층(150)으로 전달되는 스트레인을 최소화시켜 줄 수 있다.
도 5는 본 발명의 제 4실시 예에 따른 반도체 발광소자의 측 단면도이다. 이러한 제 4실시 예를 설명함에 있어서, 제 3실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 간략하게 설명하기로 한다.
도 5를 참조하면, 반도체 발광소자(100C)는 기판(110), 제 1버퍼층(120), 하부 제 1초격자층(130), 제 1질화물층(131), 제 2버퍼층(132), 제 2질화물층(133), 하부 제 2초격자층(135), 제 1도전성 반도체층(140), 하부 제 3초격자층(141), 상부 제 1도전성 반도체층(142), 제 1도전성 질화물층(145), 활성층(150), 제 2도전성 초격자층(160), 제 2도전성 질화물층(162), 제 2도전성 반도체층(170)을 포함한다.
상기 하부 제 1초격자층(130)과 하부 제 2초격자층(135) 사이에는 제 1질화물층(131), 제 2버퍼층(132), 제 2질화물층(133)이 차례대로 성장된다. 상기 제 2질화물층(133)은 상기 제 2버퍼층(132) 위에 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식으로 형성된다. 이러한 제 2질화물층(133)의 성장 조건은 예컨대, 0.001um~3um의 두께로 형성될 수 있으며, 성장 온도는 500~1200℃사이로 형성될 수 있으며, 제 1도전성 도펀트가 도핑될 수도 있다. 이때의 결정학적 구조가 Hexagonal, wurtzite 및 Zincbland 중 어느 한 구조로 형성될 수 있다. 이러한 제 2질화물층(133)은 박막의 질을 향상시켜 주기 위해 형성된다.
상기 제 1도전성 반도체층(140) 위에는 하부 제 3초격자층(141)이 형성된다. 상기 하부 제 3초격자층(141)은 AlY(GaxIn1 -x)1-YN(0<Y<0.25, 0≤X≤1)의 조성식을 가지는 층이 반복적인 초격자 구조로 형성될 수 있으며, 각 층의 두께는 10Å~500nm이고, 각 층의 결정학적 구조는 Hexagonal, wurtzite 및 Zincbland 중 어느 한 구조로 형성될 수 있다.
*상기 하부 제 3초격자층(141) 위에는 상부 제 1도전성 반도체층(142)이 형성되며, 상기 상부 제 1도전성 반도체층(142)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다. 이때 캐리어 농도는 1016~1020/cm3로 형성될 수 있다.
여기서, 메사 에칭은 제 1도전성 반도체층(140)이 노출될 때까지 수행될 수 있으며, 제 1도전성 반도체층(140) 위에 제 1전극층을 형성하고, 제 2도전성 반도체층(170) 위에 제 2전극층을 형성할 수 있다.
이러한 제 4실시 예는 활성층(150) 하부에 3개 또는 그 이상의 초 격자층(130,135,141)을 이용하여 층간 스트레스를 완화시켜 주고, 각 초격자층의 아래에 버퍼층(120,132)을 각각 배치하여 기판으로부터 올라오는 스트레인을 완화시켜 줌으로써, 활성층(150)에 전달되는 스트레인을 단계적으로 줄여주어 최소화시켜 주어, 활성층의 ESD 특성을 개선시켜 줄 수 있다.
또한 제 1 내지 제 4실시 예에는 수평형 반도체 발광소자를 위한 메사 에칭을 수행하여 제 1 및 제 2도전성 반도체층 위에 제 1 및 제 2전극층을 각각 형성하게 된다. 또한 수직형 반도체 발광소자를 위해 기판과 기판 위의 비 도전성 층에 대해 물리적 또는 화학적 방법으로 제거하여 사용할 수도 있다. 이를 위해, 제 2도전성 반도체층 위에 제 2전극층 및 전도성 지지기판을 형성해 주는 과정이 추가된다.
한편, 도 6 내지 도 11에서는 발광소자의 활성층(150) 자체에서의 스트레스를 줄여 주기 위한 것으로서, 이에 대해 상세하게 설명하기로 한다. 후술하는 활성층(150)의 구조는 상기의 제 1 내지 제 4실시 예 중 적어도 한 실시 예의 반도체 발광소자의 활성층에 적용될 수 있다.
도 6은 활성층의 제 1실시 예에 따른 다중 양자 우물 구조의 밴드 다이어그램으로서, 도 6a는 양자 우물층(43a)의 스트레스를 예상하여 설계된 활성층의 밴드 다이어그램이며, 도 6b는 도 6a와 같이 설계된 밴드 다이어그램에 따라 양자 우물층(43)을 성장시킨 활성층의 밴드 다이어그램을 나타낸 도면이다.
도 6a와 같이, 양자 우물층(43a)의 밴드 다이어그램은 도 6b와 같은 스트레스로 인해 변형될 양자 우물층(42)을 예상하여 설계한다. 즉, 양자 우물층(43a)은 에너지 밴드의 전위가 n형 반도체층 쪽이 낮고 p형 반도체층 쪽이 높아지도록 설계한다.
도 6a에 설계된 밴드 다이어그램을 참조하여, 도 6b의 양자 우물층(43)을 각각 성장하게 될 때, 성장 초기에 인듐(In)의 함유량을 상대적으로 많이 공급한 후 단계적으로 감소하여 기준량의 정도까지 줄여줌으로써 플랫한 에너지 밴드로 형성된다.
여기서, 각각의 양자 우물층(43)은 성장 시간에 따라 InaGabN/Ina1Gab1N로 변화시켜 주도록 성장해 준다. 여기서, 0 < a ≤1, 0 < a1 ≤1, b=1-a, b1=1-a1이 되며, a > a1이 된다. 여기서, 모든 양자 우물층이 아닌 일부 양자 우물층에 대해 인듐의 조성비를 단계적으로 감소시켜 줄 수 있다. 그리고, 양자 장벽층(53)은 GaN층으로 형성되며, 스트레스에 의해 에너지 밴드가 변형될 수 있다.
도 7은 활성층의 제 2실시 예에 따른 밴드 다이어그램을 나타낸 도면으로서, 도 7a는 양자 장벽층(54a)의 스트레스에 의한 에너지 밴드의 변형을 보상하기 위하여 설계한 활성층의 밴드 다이어그램이며, 도 7b는 도 7a와 같이 설계된 밴드 다이어그램에 따라 양자 장벽층(54)을 성장시켜 활성층에 생긴 압전 전기장을 고려했을 때의 활성층의 밴드 다이어그램이다.
도 7a와 같이 활성층의 양자 장벽층(54a)은 스트레스로 인해 도 7b와 같이 변형될 양자 장벽층(52)을 예상하여 설계한다. 즉, 양자 장벽층(54a)은 에너지 밴드의 전위가 n형 반도체층 쪽이 높고 p형 반도체층 쪽이 낮아지도록 설계한다.
도 7a와 같이 설계된 밴드 다이어그램을 참조하여, 도 7b와 같이 양자 장벽층(54)을 성장하게 되면, 각각의 양자 장벽층(54)의 성장 초기에 알루미늄(Al)의 함유량을 상대적으로 많이 공급한 후 단계적으로 감소하여 기준량 정도까지 줄여 줌으로써 플랫한 에너지 밴드로 형성될 수 있다.
여기서, 양자 우물층(44)은 InGaN로 형성되며, 상기 양자 장벽층(54)은 성장 시간에 따라 AlcGadN/Alc1Gad1N으로 변화시켜 줄 수 있다. 여기서, 0 < c ≤1, 0 < c1 ≤1, d=1-c, d1=1-c1이 되며, c > c1이 된다. 즉, 각각의 AlGaN의 양자 장벽층(54)은 알루미늄(Al)의 조성비를 단계적으로 감소시켜 줄 수 있다. 또한 AlcGadN/Alc1Gad1N 주기를 갖는 양자 장벽층(54)은 스트레스로 인한 밴드 휨을 보상될 수 있다. 여기서, 모든 양자 장벽층이 아닌, 일부 양자 장벽층에 대해 알루미늄의 조성비를 단계적으로 감소시켜 줄 수 있다.
도 8은 활성층의 제 3실시 예에 따른 밴드 다이어그램이다. 도 8a는 양자 우물층(45a) 및 양자 장벽층(55a)에 대한 스트레스에 의한 에너지 밴드의 변형을 보상하기 위하여 설계한 활성층의 밴드 다이어그램이며, 도 8b는 도 8a와 같이 설계된 밴드 다이어그램에 따라 양자 우물층(45) 및 양자 장벽층(55)을 성장시킨 활성층의 밴드 다이어그램이다.
도 8a와 같이 활성층의 양자 우물층(45a) 및 양자 장벽층(55a)에 대해 스트레스로 인한 변형을 예상하여 설계한다. 즉, 양자 우물층(45a)은 에너지 밴드의 전위가 n형 반도체층 쪽이 낮고 p형 반도체층 쪽이 높아지도록 설계한다. 양자 장벽층(55a)은 에너지 밴드의 전위가 n형 반도체층 쪽이 높고 p형 반도체층 쪽이 낮아지도록 설계한다.
도 8a에 설계된 밴드 다이어그램을 참조하여, 도 8b의 양자 우물층(45)을 각각 성장하게 될 때, 성장 초기에 인듐(In)의 함유량을 상대적으로 많이 공급한 후 단계적으로 감소하여 기준량의 정도까지 줄여줌으로써, 각 양자 우물층(45)은 플랫한 에너지 밴드로 형성될 수 있다. 또한 양자 장벽층(55)을 각각 성장할 때, 성장 초기에 알루미늄(Al)의 함유량을 상대적으로 많이 공급한 후 단계적으로 감소하여 기준량의 정도까지 줄여줌으로써, 각 양자 장벽층(55)은 플랫한 에너지 밴드로 형성될 수 있다.
여기서, 각각의 양자 우물층(45)은 성장 시간에 따라 InaGabN/Ina1Gab1N로 형성되며, 각 양자 우물층(45)은 성장 시간에 따라 인듐(In)의 조성비를 단계적으로 감소시켜 줌으로써, 스트레스가 발생되더라도 각각의 양자 우물층(45)의 에너지 밴드는 플랫하게 형성될 수 있다.
또한 각각의 양자 장벽층(55)은 성장 시간에 따라 AlcGadN/Alc1Gad1N(c>c1)와 같이 알루미늄(Al)의 조성비를 단계적으로 감소시켜 줌으로써, 스트레스가 발생되더라도 각각의 양자 장벽층(55)의 에너지 밴드는 플랫하게 형성될 수 있다.
그리고, 본 발명의 실시 예는 활성층의 양자 장벽층 또는/및 양자 우물층의 일부 또는 모든 층에 대해 각 층을 구성하는 물질의 밴드 갭을 변화시켜 주어, 에너지 밴드의 변형을 보상하고자 한다. 이는 활성층의 제 4 내지 제 6실시 예에서 구체적으로 설명하기로 한다.
도 9는 활성층의 제 4실시 예에 따른 밴드 다이어그램이다. 이러한 활성층의 제 4실시 예는 양자 우물층에 초격자 구조를 이용하여 밴드 변형을 보상하고자 한다. 도 9a는 초격자 구조의 양자 우물층(46a)으로 설계한 활성층의 밴드 다이어그램이며, 도 9b는 도 9a와 같이 설계된 밴드 다이어그램에 따라 양자 우물층(46)을 성장시킨 활성층의 밴드 다이어그램이다.
도 9a를 참조하면, 양자 우물층(46a)은 일부 또는 모든 층에 대해 InaGabN/Ina1Gab1N 초격자 구조의 주기로 설계되며, 양자 장벽층(56a)은 AlGaN 또는 GaN으로 설계된다. 이러한 양자 우물층(46a)은 밴드 갭이 큰 물질부터 밴드 갭이 작은 물질의 주기를 갖고 성장되도록 설계된다.
도 9a와 같은 초격자 구조의 양자 우물층(46a)의 설계를 참조하여, 도 9b와 같은 양자 우물층(46)이 InaGabN/Ina1Gab1N 초격자 구조의 주기로 성장되는 데, 이때 양자 우물층(46)은 스트레스로 인한 에너지 밴드의 변형이 보상되어, 플랫 밴드 또는 일정한 밴드 갭으로 형성될 수 있다. 상기 양자 우물층(46)의 InaGabN/Ina1Gab1N 초격자 구조는 1주기 이상 형성될 수 있다.
여기서, 양자 우물층(46)의 성장시 밴드 갭이 작은 물질부터 밴드 갭이 큰 물질의 순서로 성장시켜 준다. 즉, 인듐(In)의 함유량이 많으면 밴드 갭이 커지고, 인듐(In)의 함유량이 적으면 밴드 갭이 작아진다. 즉, InaGabN을 성장한 후 Ina1Gab1N을 성장하게 되며, 이때 0< a1 < a ≤1을 만족하게 된다.
도 10은 활성층의 제 5실시 예에 따른 활성층의 밴드 다이어그램이다. 이러한 활성층의 제 5실시 예는 초격자 구조의 양자 장벽층을 이용하여 밴드 변형을 보상하고자 한다. 도 10a는 초격자 구조의 양자 장벽층(57a)으로 설계한 활성층의 밴드 다이어그램이며, 도 10b는 도 10a와 같이 설계된 밴드 다이어그램에 따라 양자 장벽층(57)을 성장시킨 활성층의 밴드 다이어그램이다.
도 10a을 참조하면, 양자 장벽층(57a)의 일부 또는 모든 층에 대해 AlcGadN/Alc1Gad1N 초격자 구조의 주기를 갖고 성장되도록 설계한다. 도 10a와 같은 초격자 구조의 양자 장벽층(57a)의 설계를 참조하여, 도 10b와 같은 양자 장벽층(57)이 AlcGadN/Alc1Gad1N 초격자 구조의 주기로 성장되는 데, 이때 양자 장벽층(57)은 스트레스로 인한 에너지 밴드의 변형이 보상되어, 플랫 밴드 또는 일정한 밴드 갭으로 형성될 수 있다. 상기 양자 장벽층(57)의 AlcGadN/Alc1Gad1N 초격자 구조는 1주기 이상 형성될 수 있다.
상기 양자 장벽층(57)의 AlcGadN/Alc1Gad1N 초격자 구조는 밴드 갭이 큰 물질부터 밴드 갭이 작은 물질의 성장 주기를 갖고 형성된다. 여기서, 밴드 갭이 큰 물질은 알루미늄(Al)의 함유량이 많은 물질이고, 밴드 갭이 작은 물질은 알루미늄(Al)의 함유량이 작은 물질이다. 도 10b와 같이 양자 장벽층(57)에서 스트레스로 인한 밴드 변형이 방지되거나 최소화됨으로써, 플랫 밴드 또는 일정한 밴드 갭으로 형성된다. 즉, AlcGadN을 성장한 후 Alc1Gad1N의 주기로 성장하게 되며, 이때 c > c1을 만족하게 된다.
도 11은 활성층의 제 6실시 예에 따른 밴드 다이어그램이다. 이러한 활성층의 제 6실시 예는 초격자 구조의 양자 우물층 및 양자 장벽층을 이용하여 밴드 변형을 보상하고자 하는 것으로, 도 11a는 밴드 변형을 보상하기 위한 초격자 구조의 양자 우물층 및 양자 장벽층의 밴드 다이어 그램을 설계한 도면이며, 도 11b는 도 11a를 참조하여 성장시킨 활성층의 밴드 다이어 그램이다.
도 11a를 참조하면, 양자 우물층(48a) 및 양자 장벽층(58a)의 일부 또는 모든 층에 대해 초격자 구조의 주기를 갖고 성장되도록 설계할 수 있다. 도 11a와 같이 초격자 구조의 InaGabN/Ina1Gab1N 양자 우물층(48a)을 설계하고, 양자 우물층(48)을 성장하게 되면, 도 11b와 같이 양자 우물층(48)은 플랫한 밴드 또는 일정한 밴드 갭으로 형성된다. 상기 양자 우물층(48)은 InaGabN/Ina1Gab1N의 초격자 구조의 주기를 갖고, 밴드 갭이 작은 물질(즉, InaGabN)부터 밴드 갭이 큰 물질(즉, Ina1Gab1N)의 주기로 성장된다. 여기서, 1≥ a > a1 > 0 을 만족한다.
또한 도 11a와 같이 초격자 구조의 AlcGadN/Alc1Gad1N 양자 장벽층(58)을 설계하고, 양자 장벽층(58a)을 성장하게 되면, 도 11b와 같이 양자 장벽층(58)은 플랫한 밴드 또는 일정한 밴드 갭으로 형성된다. 상기 양자 장벽층(58)은 AlcGadN/Alc1Gad1N의 초격자 구조의 주기를 갖고, 밴드 갭이 큰 물질(즉, AlcGadN)부터 밴드 갭이 작은 물질(즉, Alc1Gad1N)의 성장 주기로 성장시켜 준다. 1≥ c > c1 ≥ 0을 만족한다.
도 11b와 같이 양자 우물층(48) 및 양자 장벽층(48)의 일부 또는 모든 층에 대해 스트레스로 인한 밴드 변형이 방지되거나 최소화됨으로써, 플랫 밴드 또는 일정한 밴드 갭으로 형성된다.
상술한 바와 같은 활성층의 실시 예를 통해, 모든 또는 일부의 양자 우물층 및/또는 양자 장벽층에 대해 인듐, 알루미늄 및 갈륨 중 적어도 하나의 조성비를 조절하여 에너지 밴드를 미리 변형시켜 줌으로써, 스트레스에 의한 밴드 변형이 발생하더라도, 양자 우물층 및/또는 양자 장벽층의 에너지 밴드를 플랫하게 제공할 수 있다. 이에 따라, 활성층에서 스트레스에 의한 압전 전기장이 발생되지 않도록 하고, 전자와 정공이 양자 우물 중심에 모이게 되어 전자 및 정공의 쌍을 생성할 확률을 보다 높이게 되어 발광 효율을 향상시킬 수 있다. 또한 내부 발광 효율이 저하되는 것을 방지하고, 고유의 밴드 갭에 해당되는 파장의 광이 방출될 수 있다.
또한 본 발명의 실시 예는 제 2도전성 반도체층 위에 제 3도전성 반도체층을 형성하여, npn 또는 pnp 등의 구조로 형성할 수도 있다. 또한 수평형 또는 수직형 반도체 발광소자로 형성할 수 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100,100A,100B,100C : 반도체 발광소자
110 : 기판 120 : 제 1버퍼층
130 : 하부 제 1초격자층 131 : 제 1질화물층
132 : 제 2버퍼층 133 : 제 2질화물층
135 : 하부 제 2초격자층 140 : 제 1도전성 반도체층
141 : 하부 제 3초격자층 142 : 상부 제 1도전성 반도체층
145 : 제 1도전성 질화물층 150 : 활성층
160 : 제 2도전성 초격자층 162 : 제 2도전성 질화물층
170 : 제 2도전성 반도체층

Claims (13)

  1. 제1도전성 반도체층;
    상기 제1도전성 반도체층 위에 배치되며, 복수의 양자 우물층 및 복수의 양자 장벽층을 갖는 활성층;
    상기 제1도전성 반도체층과 상기 활성층 사이에 배치된 제2도전성 반도체층;
    상기 활성층 위에 배치된 제3도전성 반도체층;
    상기 제3도전성 반도체층 위에 배치된 제4도전성 반도체층;
    상기 제1도전성 반도체층에 전기적으로 연결된 제1전극층; 및
    상기 제4도전성 반도체층에 전기적으로 연결된 제2전극층을 포함하며,
    상기 제1 및 제2도전성 반도체층은 n형 도펀트를 포함하며 AlGaN계 반도체로 형성되며,
    상기 제3 및 제4도전성 반도체층은 p형 도펀트를 포함하며 AlGaN계 반도체로 형성되며,
    상기 복수의 양자 우물층은 InGaN으로 형성되며,
    상기 복수의 양자 장벽층은 AlGaN계 반도체로 형성되며,
    상기 제2도전성 반도체층은 상기 제3도전성 반도체층의 두께보다 얇은 두께를 갖는 반도체 발광소자.
  2. 제 1항에 있어서,
    상기 제2도전성 반도체층은 상기 제1도전성 반도체층의 두께보다 얇은 두께는 갖는 반도체 발광소자.
  3. 제 2항에 있어서,
    상기 제2도전성 반도체층은 AlY(GaxIn1 -x)1-YN(0≤X≤1,0<Y≤0.4)의 조성식을 갖는 반도체 발광소자.
  4. 제2항에 있어서,
    상기 제2도전성 반도체층은 AlY(GaxIn1 -x)1-YN(0<Y<0.25, 0≤X≤1)의 조성식을 갖는 반도체 발광소자.
  5. 제2항에 있어서,
    상기 제2도전성 반도체층은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식을 갖는 반도체 발광소자.
  6. 제3항 또는 제4항에 있어서,
    상기 제2도전성 반도체층은 10Å~500nm의 두께를 갖는 반도체 발광소자.
  7. 제5항에 있어서,
    상기 제2도전성 반도체층은 0.0001um~0.5um의 두께를 갖는 반도체 발광소자.
  8. 제 2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1도전성 반도체층은 AlY(GaxIn1 -x)1- YN(0≤X,Y≤1)의 조성식을 갖는 반도체 발광소자.
  9. 제 8항에 있어서,
    상기 제1도전성 반도체층은 0.001um~3um의 두께를 갖는 반도체 발광소자.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3도전성 반도체층은 5Å~100nm의 두께를 갖는 반도체 발광소자.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제3도전성 반도체층은 상기 제4도전성 반도체층과 접촉되는 반도체 발광소자.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3도전성 반도체층은 상기 활성층과 접촉되는 반도체 발광소자.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제4도전성 반도체층 위에 전도성 지지기판을 포함하는 반도체 발광소자.
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