KR20140011099A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20140011099A
KR20140011099A KR1020120077790A KR20120077790A KR20140011099A KR 20140011099 A KR20140011099 A KR 20140011099A KR 1020120077790 A KR1020120077790 A KR 1020120077790A KR 20120077790 A KR20120077790 A KR 20120077790A KR 20140011099 A KR20140011099 A KR 20140011099A
Authority
KR
South Korea
Prior art keywords
hydrogen
semiconductor substrate
film
containing film
forming
Prior art date
Application number
KR1020120077790A
Other languages
English (en)
Other versions
KR101974538B1 (ko
Inventor
곽병일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120077790A priority Critical patent/KR101974538B1/ko
Priority to US13/720,005 priority patent/US8865573B2/en
Publication of KR20140011099A publication Critical patent/KR20140011099A/ko
Application granted granted Critical
Publication of KR101974538B1 publication Critical patent/KR101974538B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 실시예는 수소 패시베이션이 원활히 이루어질 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 반도체 기판의 전면부에 소자를 형성하는 단계; 상기 반도체 기판의 후면에 수소함유막을 형성하는 단계; 상기 수소함유막 상에 아웃개싱방지막을 형성하는 단계; 및 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계를 포함하고, 웨이퍼 후면를 통해 수소를 침투시켜 위치에 상관없이 원활한 수소 패시베이션을 진행하는 효과, 리프레시 타임을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 구체적으로는 리프레시 개선을 위한 수소처리방법에 관한 것이다.
반도체 장치가 집적화됨에 따라 디램 셀 트랜지스터(DRAM Cell transistor)의 리프레시 타임(Refresh time) 확보가 어려워지고 있다. 리프레시 타임 확보를 위해 소자가 형성된 반도체 기판에 수소 처리(hydrogen-annealing)을 진행하고 있다. 수소 처리은 금속배선간 또는 반도체 기판과 금속배선간의 전기적 접속특성의 향상, 장치의 특성 및 신뢰성의 향상, 제조시의 생산 향상을 위해 수행되고 있다.
한편, 디램소자의 경우 실리콘산화막(예컨대, 소자분리막 또는 게이트절연막)과 반도체 기판 사이에 계면준위(Interface state)가 존재한다. 이 계면준위를 통하여 확산층으로부터 기판으로 누설전류가 흐르고, 이에 디램소자의 홀드(Hold) 특성이 저하된다. 또한, 임계전압이나 전류전압특성 같은 트랜지스터 특성이 변동하여, 신뢰성있는 반도체 장치를 제조하기 어려운 문제점이 있다.
계면준위는 실리콘산화막과 실리콘기판 사이의 계면근처 실리콘의 댕글링본드(Dangling bond)에 기인하여 형성될 수 있으며, 수소 처리은 계면에 수소를 공급하고, 공급된 수소가 댕글링본드를 중단시켜 계면준위를 감소시킨다.
그러나, 반도체 장치의 집적화가 지속되고 고밀도화됨에 따라 수소 처리에 의해 수소를 목표 계면까지 충분히 침입, 확산시키는 것이 어려워지고 있다. 따라서, 더 높은 온도에서 처리시간을 더 길게하여 처리을 수행해야 할 필요성이 있다.
그러나, 처리시간을 길게하는 경우 생산성이 저하되거나, 금속배선 공정 등이 완료된 최종공정에서 진행하는 수소 처리의 특성상 치나친 고온은 금속배선의 스파이크(Spikes) 또는 힐로크(Hillocks) 등을 일으켜 신뢰성을 저하시키는 문제점이 있다.
한편, 수소 처리시 수소 침투 경로(Hydrogen diffusion path)는 웨이퍼의 가장자리로부터 진행된다. 이는 웨이퍼의 많은 부분에 수소의 침투도(diffusivity)가 매우 작은 질화막(Nitride)이 형성되고 있기 때문이다. 특히, 실리콘질화막의 경우 통상적으로 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의해 매우 치밀하게 형성되어 수소에 대한 확산배리어로 이용되기도 한다.
결국, 웨이퍼의 전면에 걸쳐 형성된 질화막으로 인해 직접적인 수소의 침투 및 확산이 이루어지지 않고, 질화막이 형성되지 않은 웨이퍼의 가장자리로부터 수소의 침투 및 확산이 진행된다. 이에따라, 웨이퍼 중심부로 갈수록 수소의 패시베이션막(Passivation)이 충분히 진행되지 않고, 리프레시 타임이 열악하게 된다.
이러한 문제점은 모든 공정에서 발견되고 있으며, 소자가 축소화됨에 따라 리프레시 타임의 확보가 어려워지는 상황에서는 더욱 큰 문제가 되고 있다.
본 실시예는 위치에 상관없이 수소 패시베이션이 원활히 이루어질 수 있는 반도체 장치 제조 방법을 제공하고자 한다.
본 발명의 일 예에 따른 반도체 장치 제조 방법은 반도체 기판의 전면부에 소자를 형성하는 단계; 상기 반도체 기판의 후면에 수소함유막을 형성하는 단계; 상기 수소함유막 상에 아웃개싱방지막을 형성하는 단계; 및 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계를 포함하는 것을 특징으로 한다.
특히, 반도체 기판의 전면부에 소자를 형성하는 단계 후, 반도체 기판의 전면 및 후면에 패시베이션막을 증착하는 단계; 및 상기 반도체 기판 후면을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는, 수소 분위기에서 진행하고, 상기 아웃개싱방지막은 질화막을 포함하되, 상기 질화막은 PE-Nit(Plasma Enhanced Nitride)막을 포함하는 것을 특징으로 한다.
또한, 상기 수소함유막은 수소가 함유된 산화막을 포함하되, 상기 수소함유막은 HDP산화막 또는 TEOS막을 포함하고, 상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는, 중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 공정, 또는 후면를 통한 수소 이온주입(Ion Implant) 공정으로 진행하는 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치 제조 방법은 반도체 기판의 전면부에 소자를 형성하는 단계; 상기 반도체 기판의 후면을 선택적으로 식각하여 비아를 형성하는 단계; 및 상기 반도체 기판의 후면에 수소 처리를 진행하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치 제조 방법은 반도체 기판의 전면부에 소자를 형성하는 단계; 상기 반도체 기판의 후면을 선택적으로 식각하여 비아를 형성하는 단계; 상기 비아를 갭필하는 수소함유막을 형성하는 단계; 상기 수소함유막 상에 아웃개싱방지막을 형성하는 단계; 및 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계를 포함하는 것을 특징으로 한다.
본 기술은 웨이퍼 후면를 통해 수소를 침투시켜 위치에 상관없이 원활한 수소 패시베이션을 진행하는 효과가 있다.
따라서, 리프레시 타임을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다.
도 1a 및 도 1b는 제1실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 2a 내지 도 2d는 제2실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 3a 내지 도 3c는 제3실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 4a 내지 도 4d는 제4실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1a 및 도 1b는 제1실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)의 전면에 소자가 형성되고 최상층에 패시베이션막이 증착된다. 그리고, 반도체 기판(10)의 후면(backside)에는 질화막을 포함하는 여러가지 패시베이션막(11, passivation layer)이 형성되어 있다. 이로 인해, 수소 처리시 반도체 기판(10)의 후면을 통한 수소의 확산이 어려워진다.
따라서, 도 1b에 도시된 바와 같이, 반도체 기판(10)의 후면에 형성된 질화막을 포함하는 패시베이션막(11)을 제거한 후, 수소 처리를 진행한다. 이때, 반도체 기판(10)의 일부두께를 감소시키기 위한 공정을 추가로 진행할 수 있다. 반도체 기판(10)은 습식식각(Wet etch) 또는 연마(Polishing) 공정 등을 통해 식각을 진행할 수 있다. 이때, 반도체 기판(10)은 웨이퍼의 휨 현상이 발생하지 않는 두께를 고려하여 식각을 진행한다.
수소처리는 중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 방법, 또는 반도체 기판(10)의 후면을 통한 수소 이온주입(Ion Implant) 등의 모든 패시베이션 목적의 방법으로 진행될 수 있다.
위와 같이, 반도체 기판(10)의 후면에 형성된 패시베이션막(11)을 제거하거나, 반도체 기판(10)의 일부 두께를 추가로 식각함으로써 수소 처리시 수소의 침투 또는 확산 경로가 웨이퍼의 후면이 되기 때문에, 반도체 기판(10) 상부의 질화막 유무에 상관없이 즉, 웨이퍼 전면에 걸쳐 균일한 수소의 확산이 가능하고, 따라서 실리콘의 댕글링본드를 중단시켜 계면준위를 감소시키고, 리프레시 타임을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다.
도 2a 내지 도 2d는 제2실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(20)의 전면에 소자가 형성되고 최상층에 패시베이션막이 증착된다. 그리고, 반도체 기판(20)의 후면(backside)에는 질화막을 포함하는 여러가지 패시베이션막(21, passivation layer)이 형성되어 있다. 이로 인해, 수소 처리시 반도체 기판(20)의 후면을 통한 수소의 확산이 어려워진다.
따라서, 도 2b에 도시된 바와 같이, 반도체 기판(20)의 후면에 형성된 질화막을 포함하는 패시베이션막(21)을 제거한다. 이때, 반도체 기판(20)의 일부두께를 감소시키기 위한 공정을 추가로 진행할 수 있다. 반도체 기판(20)은 습식식각(Wet etch) 또는 연마(Polishing) 공정 등을 통해 식각을 진행할 수 있다. 이때, 반도체 기판(20)은 웨이퍼의 휨 현상이 발생하지 않는 두께를 고려하여 식각을 진행한다.
도 2c에 도시된 바와 같이, 수소함유막(22)을 형성한다. 수소함유막(22)은 수소가 다량 함유된 산화막을 포함할 수 있다. 예컨대, 수소함유막(22)은 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 포함할 수 있다.
이어서, 아웃개싱방지막(23)을 형성한다. 아웃개싱방지막(23)은 수소함유막(22)의 수소가 후속 열처리시 외부로 확산되는 것을 방지하는 역할을 하며, 패시베이션막(21, 도 2a 참조)과 동일한 물질로 형성할 수 있다. 아웃개싱방지막(23)은 질화막을 포함할 수 있다. 예컨대, 질화막은 PE-Nitride(Plasma Enhanced Nitride)를 포함할 수 있다.
이때, 수소함유막(22) 및 아웃개싱방지막(23)은 반도체 기판(20)의 후면에만 선택적으로 형성한다. 수소함유막(22) 및 아웃개싱방지막(23)은 예컨대, PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 수소 처리을 진행한다. 수소열처리는 중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열공정 및 후면을 통한 수소 이온주입(Ion Implant) 등의 모든 패시베이션 목적의 방법으로 진행될 수 있다.
위와 같이, 반도체 기판(20)의 후면에 형성된 패시베이션막(21)을 제거한 후, 수소함유막(22) 및 아웃개싱방지막(23)을 추가로 형성하여 수소열처리를 진행하면, 수소함유막(22) 내에 포함된 수소들이 아웃개싱방지막(23)에 의해 외확산(Out-diffusion)되지 못하고, 반도체 기판(20) 쪽으로 침투 및 확산되므로 제1실시예와 동일한 효과를 갖는다. 즉, 반도체 기판(20) 상부의 질화막 유무에 상관없이 즉, 웨이퍼 전면에 걸쳐 균일한 수소의 확산이 가능하고, 따라서 실리콘의 댕글링본드(Dangling bond)를 중단시켜 계면준위를 감소시키고, 리프레시 타임(Refresh time)을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다. 더욱이, 반도체 기판(20)의 후면에 추가로 막을 형성함으로써 열처리에 의한 반도체 기판(20)의 휨 현상 등을 원천적으로 방지할 수 있다.
도 3a 내지 도 3c는 제3실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(30) 상에 소자가 형성되고 최상층에 패시베이션막이 증착된다. 그리고, 반도체 기판(30)의 후면(backside)에는 질화막을 포함하는 여러가지 패시베이션막(31, passivation layer)이 형성되어 있다. 이로 인해, 수소 처리시 반도체 기판(30)의 후면을 통한 수소의 확산이 어려워진다.
따라서, 도 3b에 도시된 바와 같이, 패시베이션막(31A) 및 웨이퍼(30A)의 후면를 일부 식각하여 비아(Via)를 형성한다. 이때, 비아의 깊이는 수소의 침투 및 확산이 용이하고, 소자에 영향을 미치지 않는 범위 내에서 조절할 수 있다. 또한, 비아의 깊이는 웨이퍼의 결함 정도 및 게더링(gettering)에 따른 수소의 확산정도를 고려하여 조절할 수 있다. 예컨대, 비아의 깊이는 적어도 1㎛ 이상의 깊이로 형성될 수 있다. 또한, 비아의 갯수 및 위치는 웨이퍼의 사이즈에 따라 조절할 수 있다.
도 3c에 도시된 바와 같이, 수소 처리을 진행한다. 수소열처리는 중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 및 후면를 통한 수소 이온주입(Ion Implant) 등의 모든 패시베이션 목적의 방법으로 진행될 수 있다. 이때, 수소 처리은 로직 트랜지스터에 영향을 주지 않는 범위 내에서 온도 및 시간을 조절할 수 있다.
위와 같이, 반도체 기판(30)의 일부두께 및 패시베이션막(31)을 식각하여 비아를 형성한 후, 수소 처리을 진행하면, 수소가 직접적으로 닿는 영역이 넓고 반도체 기판(30)의 상면과 가깝기 때문에 보다 쉽게 수소의 침투 및 확산이 가능하다.
따라서, 반도체 기판(30) 상부의 질화막 유무에 상관없이 즉, 웨이퍼 전면에 걸쳐 균일한 수소의 확산이 가능하고, 따라서 실리콘의 댕글링본드를 중단시켜 계면준위를 감소시키고, 리프레시 타임을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다.
도 4a 내지 도 4d는 제4실시예에 따른 수소 처리 방법의 일 예를 나타내는 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(40) 상에 소자가 형성되고 최상층에 패시베이션막이 증착된다. 그리고, 반도체 기판(40)의 후면(backside)에는 질화막을 포함하는 여러가지 패시베이션막(41, passivation layer)이 형성되어 있다. 이로 인해, 수소 처리시 반도체 기판(40)의 후면을 통한 수소의 확산이 어려워진다.
따라서, 도 4b에 도시된 바와 같이, 반도체 기판(40)의 후면에 형성된 질화막을 포함하는 패시베이션막(41)을 제거한 후, 수소 처리을 진행한다. 이때, 반도체 기판(40)의 일부두께를 감소시키기 위한 공정을 추가로 진행할 수 있다. 반도체 기판(40)은 습식식각(Wet etch) 또는 연마(Polishing) 공정 등을 통해 식각을 진행할 수 있다. 이때, 반도체 기판(40)은 웨이퍼의 휨 현상이 발생하지 않는 두께를 고려하여 식각을 진행한다.
도 4c에 도시된 바와 같이, 반도체 기판(40A)의 후면을 일부 식각하여 비아(Via)를 형성한다. 이때, 비아의 깊이는 수소의 침투 및 확산이 용이하고, 소자에 영향을 미치지 않는 범위 내에서 조절할 수 있다. 또한, 비아의 깊이는 웨이퍼의 결함 정도 및 게더링(gettering)에 따른 수소의 확산정도를 고려하여 조절할 수 있다. 또한, 비아의 갯수 및 위치는 웨이퍼의 사이즈에 따라 조절할 수 있다.
이어서, 반도체 기판(40A)의 후면 전면에 비아를 갭필하는 수소함유막(42)을 형성한다. 수소함유막(42)은 수소가 다량 함유된 산화막을 포함할 수 있다. 예컨대, 수소함유막(42)은 HDP 산화막 또는 TEOS막을 포함할 수 있다.
이어서, 아웃개싱방지막(43)을 형성한다. 아웃개싱방지막(43)은 수소함유막(42)의 수소가 후속 열처리시 외부로 확산되는 것을 방지하는 역할을 하며, 패시베이션막(41, 도 4a 참조)과 동일한 물질로 형성할 수 있다. 아웃개싱방지막(43)은 질화막을 포함할 수 있다. 예컨대, 질화막은 PE-Nitride를 포함할 수 있다.
이때, 수소함유막(42) 및 아웃개싱방지막(43)은 반도체 기판(40)의 후면에만 선택적으로 형성한다. 수소함유막(42) 및 아웃개싱방지막(43)은 예컨대, PE-CVD 공정으로 형성할 수 있다.
도4d에 도시된 바와 같이, 수소 처리을 진행한다. 수소열처리는 중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 및 후면을 통한 수소 이온주입(Ion Implant) 등의 모든 패시베이션 목적의 방법으로 진행될 수 있다. 이때, 수소 처리은 로직 트랜지스터에 영향을 주지 않는 범위 내에서 온도 및 시간을 조절할 수 있다.
위와 같이, 반도체 기판(40)의 후면에 형성된 패시베이션막(41)을 제거한 후, 비아를 형성하고, 비아를 갭필하는 수소함유막(42) 및 아웃개싱방지막(43)을 추가로 형성하여 수소열처리를 진행하면, 수소함유막(42) 내에 포함된 수소들이 아웃개싱방지막(43)에 의해 외확산(Out-diffusion)되지 못하고, 반도체 기판(40) 쪽으로 침투 및 확산되므로 제3실시예와 동일한 효과를 갖는다.
즉, 반도체 기판(40) 상부의 질화막 유무에 상관없이 즉, 웨이퍼 전면에 걸쳐 균일한 수소의 확산이 가능하고, 따라서 실리콘의 댕글링본드를 중단시켜 계면준위를 감소시키고, 리프레시 타임을 확보하여 셀 트랜지스터의 리프레시 마진을 개선시키는 효과가 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20 : 웨이퍼
22 : 수소함유막
23 : 패시베이션막

Claims (19)

  1. 반도체 기판의 전면부에 소자를 형성하는 단계;
    상기 반도체 기판의 후면에 수소함유막을 형성하는 단계;
    상기 수소함유막 상에 아웃개싱방지막을 형성하는 단계; 및
    수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    반도체 기판의 전면부에 소자를 형성하는 단계 후,
    반도체 기판의 전면 및 후면에 패시베이션막을 증착하는 단계; 및
    상기 반도체 기판 후면을 노출시키는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는,
    수소 분위기에서 진행하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 아웃개싱방지막은 질화막을 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 질화막은 PE-Nitride(Plasma Enhanced Nitride)막을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 수소함유막은 수소가 함유된 산화막을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 수소함유막은 HDP산화막 또는 TEOS막을 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는,
    중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 공정, 또는 후면를 통한 수소 이온주입(Ion Implant) 공정으로 진행하는 반도체 장치 제조 방법.
  9. 반도체 기판의 전면부에 소자를 형성하는 단계;
    상기 반도체 기판의 후면을 선택적으로 식각하여 비아를 형성하는 단계; 및
    상기 반도체 기판의 후면에 수소 처리를 진행하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    반도체 기판의 전면부에 소자를 형성하는 단계 후,
    반도체 기판의 전면 및 후면에 패시베이션막을 증착하는 단계; 및
    상기 반도체 기판 후면을 노출시키는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 수소 처리는,
    중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 공정 또는 후면를 통한 수소 이온주입(Ion Implant) 공정으로 진행하는 반도체 장치 제조 방법.
  12. 반도체 기판의 전면부에 소자를 형성하는 단계;
    상기 반도체 기판의 후면을 선택적으로 식각하여 비아를 형성하는 단계;
    상기 비아를 갭필하는 수소함유막을 형성하는 단계;
    상기 수소함유막 상에 아웃개싱방지막을 형성하는 단계; 및
    수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    반도체 기판의 전면부에 소자를 형성하는 단계 후,
    반도체 기판의 전면 및 후면에 패시베이션막을 증착하는 단계; 및
    상기 반도체 기판 후면을 노출시키는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는,
    수소 분위기에서 진행하는 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 아웃개싱방지막은 질화막을 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 질화막은 PE-Nit(Plasma Enhanced Nitride)막을 포함하는 반도체 장치 제조 방법.
  17. 제12항에 있어서,
    상기 수소함유막은 수소가 함유된 산화막을 포함하는 반도체 장치 제조 방법.
  18. 제12항에 있어서,
    상기 수소함유막은 HDP산화막 또는 TEOS막을 포함하는 반도체 장치 제조 방법.
  19. 제12항에 있어서,
    상기 수소함유막 내의 수소를 반도체 기판으로 확산시키는 단계는,
    중수소열처리(D2 / N2 annealing) 또는 고압수소열처리(High pressure H2 / N2 annealing)의 열처리 공정, 또는 후면를 통한 수소 이온주입(Ion Implant) 공정으로 진행하는 반도체 장치 제조 방법.
KR1020120077790A 2012-07-17 2012-07-17 반도체 장치 제조 방법 KR101974538B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120077790A KR101974538B1 (ko) 2012-07-17 2012-07-17 반도체 장치 제조 방법
US13/720,005 US8865573B2 (en) 2012-07-17 2012-12-19 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120077790A KR101974538B1 (ko) 2012-07-17 2012-07-17 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20140011099A true KR20140011099A (ko) 2014-01-28
KR101974538B1 KR101974538B1 (ko) 2019-05-08

Family

ID=49946896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120077790A KR101974538B1 (ko) 2012-07-17 2012-07-17 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US8865573B2 (ko)
KR (1) KR101974538B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211054A (zh) * 2018-11-22 2020-05-29 英飞凌科技股份有限公司 用于制造半导体器件的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220042665A (ko) * 2020-09-28 2022-04-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010338B1 (ko) * 1992-12-30 1996-07-30 현대전자산업 주식회사 폴리실리콘 박막트랜지스터의 수소화처리방법
KR20000004359A (ko) * 1998-06-30 2000-01-25 김영환 박막 트랜지스터의 제조방법
US20100193914A1 (en) * 2009-02-04 2010-08-05 Sony Corporation Semiconductor device, method of manufacturing the same, and electronic apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3275563B2 (ja) 1994-09-21 2002-04-15 日産自動車株式会社 車両の四輪駆動制御装置
US6165873A (en) 1998-11-27 2000-12-26 Nec Corporation Process for manufacturing a semiconductor integrated circuit device
US6521977B1 (en) 2000-01-21 2003-02-18 International Business Machines Corporation Deuterium reservoirs and ingress paths

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010338B1 (ko) * 1992-12-30 1996-07-30 현대전자산업 주식회사 폴리실리콘 박막트랜지스터의 수소화처리방법
KR20000004359A (ko) * 1998-06-30 2000-01-25 김영환 박막 트랜지스터의 제조방법
US20100193914A1 (en) * 2009-02-04 2010-08-05 Sony Corporation Semiconductor device, method of manufacturing the same, and electronic apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211054A (zh) * 2018-11-22 2020-05-29 英飞凌科技股份有限公司 用于制造半导体器件的方法

Also Published As

Publication number Publication date
US8865573B2 (en) 2014-10-21
US20140024201A1 (en) 2014-01-23
KR101974538B1 (ko) 2019-05-08

Similar Documents

Publication Publication Date Title
US7378344B2 (en) Method of manufacturing a semiconductor device including a silicide layer having an NiSi phase provided on source and drain regions
US6326287B1 (en) Semiconductor device and method of fabricating the same
KR20140011099A (ko) 반도체 장치 제조 방법
TW201715644A (zh) Ｓｏｉ基底及其製備方法
JP2008177277A (ja) フラッシュメモリ及びフラッシュメモリの製造方法
JP2005260177A (ja) 半導体装置の製造方法
US20080261397A1 (en) Method for Manufacturing Semiconductor Device
US7183173B2 (en) Method for forming isolation film in semiconductor device
JP5723483B2 (ja) 半導体装置の製造方法
JP2008108769A (ja) 半導体装置の製造方法
JP4803975B2 (ja) 半導体素子の素子分離膜形成方法
US8878331B2 (en) Method for manufacturing insulated-gate MOS transistors
CN108063116B (zh) 互连结构及其形成方法
KR20060075517A (ko) 반도체 장치의 소자분리막 및 그 형성방법
KR100770455B1 (ko) 반도체소자의 제조방법
KR100752197B1 (ko) 반도체 소자의 제조 방법
JP2006114591A (ja) 半導体装置の製造方法
KR100891519B1 (ko) 반도체 소자의 금속배선 형성방법
KR100800760B1 (ko) 반도체 소자의 제조방법
KR100744248B1 (ko) 반도체 소자의 제조 방법
CN102130044B (zh) 硅通孔内形成绝缘层的方法
JP2011216828A (ja) 半導体装置及びその製造方法
KR20090072828A (ko) 반도체 메모리소자의 소자분리막 형성방법
KR20060055788A (ko) 반도체 소자의 층간절연막 형성방법
JP2008108768A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right