KR20130141267A - 반도체 소자 및 그 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 본 발명의 실시예에 따른 반도체 소자는 트렌치를 포함하는 기판, 트렌치의 하부 및 측벽에 형성되는 제1 절연막, 트렌치의 하부 영역에 배치되는 제1 전극, 제1 전극상의 제2 절연막, 트렌치의 상부 영역에 배치되는 제2 전극, 기판의 제1 방향에 배치되며 제1 전극과 연결되는 제1 컨택부, 제1 방향과 다른 제2 방향에 배치되며 제2 전극과 연결되는 제2 컨택부를 포함한다.

Description

반도체 소자 및 그 소자의 제조 방법{Semiconductor Device and Fabricating Method Thereof}
본 발명은 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 트렌치의 내부에 형성되는 복수의 전극 각각에 대한 컨택부를 서로 다른 방향에 배치하여 소자의 특성을 개선하려는 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.
DMOS(Double diffused MOS) 트랜지스터와 같이 고전압용 반도체 소자로 주로 이용되는 MOS 트랜지스터의 채널은 통상적으로 기판 표면과 수평한 방향으로 형성되나, 최근 반도체 소자의 설계 규칙(design rule)이 감소함에 따라 고집적화에 용이한 수직채널(vertical channel)을 갖는 고전압용 MOS 트랜지스터, 이른바 트렌치 MOS 트랜지스터에 대한 관심이 증가하고 있는 추세이다. 트렌치 MOS 트랜지스터의 구조를 간략히 살펴보면 드레인은 기판 후면에 배치되고, 소스는 기판의 상면에 배치되며, 게이트는 기판 표면에 파여진 트렌치 내부에 배치된 구조를 가지며, 전류는 트렌치의 측벽을 따라 기판 상하로 흐르게 된다.
도 1은 종래기술에 따른 반도체 소자의 액티브 영역 및 에지 영역을 나타내는 평면도이고, 도 2는 도 1의 절단선(A-B)을 통해 바라본 절단면도이다.
도 1 및 도 2를 참조하면, 종래기술에 따른 반도체 소자는 액티브 영역(X) 및 에지 영역(Y)으로 구분되며, 액티브 영역(X)은 트렌치(100)와 트렌치 트랜지스터 셀(101_1) 및 액티브 영역 내부 컨택(101)을 포함하고, 에지 영역(Y)은 전극에 전압을 인가하기 위한 컨택 패턴을 포함한다. 좀더 구체적으로, 기판(200)상에는 제1 절연막(210)이 형성되고, 제1 절연막(210)상에는 소스 구조(220)가 형성되어 있으며, 그 상부에는 제2 절연막(230), 게이트 구조(240) 및 제3 절연막(250)이 형성된다. 이때 제2 절연막(230) 및 제3 절연막(250)에는 각각 컨택홀(231, 251)이 형성된다.
그런데 종래의 반도체 소자는 컨택 패턴이 형성되는 에지 영역에서 게이트 구조와 소스 구조간 중첩되는 면적이 넓어 게이트와 소스간 또는 게이트와 드레인간 누설 전류(leakage)가 증가하여 소자 특성을 저하시킨다.
본 발명의 실시예는 트렌치의 내부에 형성되는 복수의 전극 각각에 대한 컨택부를 서로 다른 방향에 배치하여 소자의 특성을 개선하려는 반도체 소자 및 그 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자는 트렌치(trench)를 포함하는 기판, 상기 트렌치의 하부 및 측벽에 형성되는 제1 절연막, 상기 트렌치의 하부 영역에 배치되는 제1 전극, 상기 제1 전극상의 제2 절연막, 상기 트렌치의 상부 영역에 배치되는 제2 전극, 상기 기판의 제1 방향에 배치되며 상기 제1 전극과 연결되는 제1 컨택부, 및 상기 제1 방향과 다른 제2 방향에 배치되며 상기 제2 전극과 연결되는 제2 컨택부를 포함한다.
여기서, 상기 제1 방향과 상기 제2 방향은 상기 트렌치를 기준으로 상호 수직한 것을 특징으로 한다.
또한 상기 트렌치는 서로 교차하여 형성되는 것을 특징으로 한다.
한편, 상기 반도체 소자는 상기 제2 전극상에 형성되는 제3 절연막, 상기 제3 절연막 상에 형성되는 제3 전극, 및 상기 기판의 하부에 형성되는 제4 전극을 더 포함하는 것을 특징으로 한다.
또한 상기 제1 전극은 쉴드(shield) 전극, 상기 제2 전극은 게이트 전극, 상기 제3 전극은 소스 전극, 상기 제4 전극은 드레인 전극이며, 상기 쉴드 전극은 제1 컨택부에 인가되는 전압에 따라 반도체 소자의 내부 전계 구조를 변경시키는 것을 특징으로 한다.
나아가 상기 제1 컨택부 및 상기 제2 컨택부는 금속 패턴인 것을 특징으로 한다.
또한 상기 제1 전극 및 상기 제3 전극은 전기적으로 서로 연결되는 것을 특징으로 한다.
그리고 상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제1 절연막을 사이에 두고 상기 기판상에 형성되며, 상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제2 절연막을 사이에 두고 상기 기판상에 형성되는 것을 특징으로 한다.
또한 상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제2 전극과 중첩되지 않으며, 상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제1전극과 중첩되지 않는 것을 특징으로 한다.
나아가 상기 제1 전극 및 상기 제2 전극은 폴리실리콘(polysilcon)인 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판상에 트렌치를 형성하는 단계, 상기 트렌치의 하부 및 측벽에 제1 절연막을 형성하는 단계, 상기 트렌치의 하부 영역에 제1 전극을 형성하는 단계, 상기 제1 전극상에 제2 절연막을 형성하는 단계, 상기 트렌치의 상부 영역에 제2 전극을 형성하는 단계, 상기 기판의 제1 방향에 배치되는 제1 컨택부를 상기 제1 전극과 연결하는 단계, 및 상기 제1 방향과 다른 제2 방향에 배치되는 제2 컨택부를 상기 제2 전극과 연결하는 단계를 포함한다.
여기서, 상기 제1 방향과 상기 제2 방향은 상기 트렌치를 기준으로 상호 수직한 것을 특징으로 한다.
또한 상기 트렌치는 서로 교차하여 형성되는 것을 특징으로 한다.
한편 상기 반도체 소자의 제조 방법은 상기 제2 전극상에 제3 절연막을 형성하는 단계, 상기 제3 절연막상에 제3 전극을 형성하는 단계, 및 상기 기판의 하부에 제4 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 제1 전극은 쉴드 전극, 상기 제2 전극은 게이트 전극, 상기 제3 전극은 소스 전극, 상기 제4 전극은 드레인 전극이며, 상기 쉴드 전극은 제1 컨택부에 인가되는 전압에 따라 반도체 소자의 내부 전계 구조를 변경시키는 것을 특징으로 한다.
상기 제1 전극과 상기 제3 전극을 전기적으로 서로 연결하는 것을 특징으로 한다.
나아가 상기 제1 컨택부 및 상기 제2 컨택부는 동일 물질로 형성되는 것을 특징으로 한다.
그리고 상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제1 절연막을 사이에 두고 상기 기판상에 형성되며, 상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제2 절연막을 사이에 두고 상기 기판상에 형성되는 것을 특징으로 한다.
또한 상기 제1 전극 및 상기 제2 전극은 폴리실리콘인 것을 특징으로 한다.
나아가 상기 기판의 제1 방향에 배치되는 제1 컨택부를 상기 제1 전극과 연결하는 단계는, 상기 제1 방향과 다른 제2 방향에 배치되는 제2 컨택부를 상기 제2 전극과 연결하는 단계와 제조 공정상 동시에 진행되는 것을 특징으로 한다.
도 1은 종래기술에 따른 반도체 소자의 평면도,
도 2는 도 1의 절단면(A-B)을 따라 바라본 절단면도,
도 3은 본 발명의 실시예에 따른 반도체 소자의 일부를 나타내는 평면도,
도 4는 도 2의 절단면(A-A`)을 따라 바라본 절단면도,
도 5는 도 2의 절단면(B-B`)을 따라 바라본 절단면도,
도 6은 도 2의 절단면(C-C`)을 따라 바라본 절단면도, 그리고
도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 흐름도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 일부를 나타내는 평면도이고, 도 4는 도 2의 절단면(A-A`)을 따라 바라본 절단면도이다. 또한 도 5는 도 2의 절단면(B-B`)을 따라 바라본 절단면도이고, 도 6은 도 2의 절단면(C-C`)을 따라 바라본 절단면도이다.
도 3 내지 도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 기판(300), 제1 절연막(310), 제1 전극(320), 제2 절연막(330), 제2 전극(340), 제3 절연막(350)의 일부 또는 전부를 포함하며, 나아가 제3 전극(365) 및 제4 전극(370)의 일부 또는 전부를 더 포함할 수 있다. 여기서 일부 또는 전부를 포함한다는 것은 가령 제1 전극(320) 및 제2 전극(340) 이외에 제3 전극(365) 및 제4 전극(370) 중 적어도 하나의 전극으로 소자를 형성하는 것과 같이 일부 구성요소가 다른 구성요소에 통합되거나 생략될 수 있음을 의미하는 것이며, 설명의 편의상 전부 포함하는 것으로 설명하도록 한다.
기판(300)은 예컨대 웨이퍼나 유리 기판 등으로서, 기판의 일측면, 더 정확하게는 도면상의 후면을 별도의 그라인딩이나 CMP(Chemical Mechanical Polishing) 공정을 통해 일부 두께를 남겨 형성한 기판이 바람직하다. 이와 같이 일부 두께를 남겨 형성한 기판을 본 발명의 실시예에서는 버퍼층이라 지칭할 수도 있다. 기판(300)은 반도체 소자가 트렌치 트랜지스터 셀(cell)의 형태로 형성되는 액티브 영역(X)과, 반도체 소자에 전압을 인가하기 위한 컨택부, 즉 컨택 패턴이 형성되는 에지 영역(Y)으로 구분되며, 기판(300)의 액티브 및 에지 영역에는 트렌치가 형성된다.
이와 같은 트렌치(301)는 본 발명의 실시예에 따라 기판(300)의 제1 방향, 가령 도 3에서 볼 때 좌측 방향으로 연장되어 형성되는 트렌치(301a)와, 제1 방향의 트렌치(301a)와 수직한 제2 방향의 트렌치(301b)를 포함하며, 이러한 트렌치(301)들은 액티브 영역(X)에서, 더 나아가 제2 방향의 에지 영역(Y)에서 전체적으로 격자(혹은 그물망) 형태를 이룬다.
트렌치(301)가 형성된 기판(300)의 전면(全面)에는 제1 절연막(310)이 형성된다. 다시 말해, 제1 절연막(310)은 트렌치(301)의 하부면과 측벽을 포함하여 기판(300)의 표면에 형성된다.
또한 제1 절연막(310)이 형성된 기판(300)에는 제1 전극(320)이 형성된다. 더 정확히 말해, 제1 전극(320)은 도 4 및 도 6에 도시된 바와 같이 트렌치(301)의 하부 영역에 배치되는 것이 바람직하며, 기판(300)의 액티브 영역(X)에서 제1 방향으로 형성되는 트렌치(301)의 내부에 형성되고, 에지 영역(Y)에서는 기판(300)의 표면에도 함께 형성된다. 이와 같은 제1 전극(320)은 본 발명의 실시예에 따른 반도체 소자가 트렌치(301)의 내부에 2개의 전극 구조를 갖는 트렌치 MOS 트랜지스터인 경우, 쉴드(shield) 전극 또는 필드 전극이라 명명될 수 있다. 이와 같은 쉴드 전극은 제1 컨택부에 인가되는 전압에 따라 반도체 소자 내부의 전계 구조를 변경시키는 역할을 수행할 수 있다.
그리고 제1 전극(320)상에는 제2 절연막(330)이 형성되어 있다. 제2 절연막(330)은 도 4에 도시된 바와 같이 제1 방향의 에지 영역에서 제1 전극(320)을 외부로 노출시켜 제1 컨택 패턴(361)과 연결, 즉 전기적으로 접속시키는 제1 컨택홀(331)을 포함한다. 이와 같은 제2 절연막(330)은 제1 절연막(310)과 동일 물질로 형성될 수 있다. 본 발명의 실시예에 따라 제1 컨택홀(331)은 제1 컨택부라 지칭될 수 있지만, 제1 컨택홀(331)을 통해 제1 전극(320)에 접촉하는 제1 컨택 패턴(361)을 더 포함하는 개념으로 사용될 수 있다. 제2 절연막(330)은 트렌치(301)의 내부에 형성되는 제1 전극(320)과 제2 전극(340)을 전기적으로 절연시킨다.
제2 절연막(330)이 형성된 트렌치(301)의 상부 영역에는 제2 전극(340)이 형성되어 있다. 이와 같은 제2 전극(340)은 기판(300)의 액티브 영역에서 제2 방향으로 연장되어 형성된 트렌치(301b)를 따라 에지 영역에서 제2 컨택 패턴(363)과 연결된다. 좀더 첨언하면, 제2 전극(340)은 도 4 및 도 5에 도시된 바와 같이, 제1 방향의 에지 영역에서는 트렌치(301a) 내부의 제2 전극(340)이 제1 방향의 에지 영역으로 확장되어 트렌치(301a) 내부 이외의 기판(300) 상부에는 형성되지 않지만, 제2 방향의 에지 영역에서는 트렌치(301b) 내부의 제2 전극(340)이 제2 방향의 에지 영역으로 확장되어 트렌치(301b) 내부 이외의 기판(300) 상부에도 형성됨으로써 기판(300)의 에지 영역에서 제1 전극(320)과 제2 전극(340)의 중첩되는 면적은 줄어들게 된다.
또한 제2 전극(340)상에는 제3 절연막(350)이 형성된다. 이때 제3 절연막(350)은 제2 방향의 에지 영역에서 제2 컨택 패턴(363)과 제2 전극(340)을 상호 연결하기 위한 제2 컨택홀(351)을 포함한다. 이와 같은 제2 컨택홀(351)은 제1 방향의 에지 영역에서 외부로 노출된 제2 절연막(330)상의 제1 컨택홀(331)과 동시에 형성될 수 있고 별개의 공정으로 형성될 수 있으므로 본 발명의 실시예에서는 컨택홀을 어떻게 형성하느냐에 특별히 한정하지는 않을 것이다. 다만, 본 발명의 실시예에 따른 컨택홀은 각 전극과 컨택 패턴의 접촉 면적이 증가함에 따라 저항이 줄어들도록 오픈된 라인 형태로 형성될 수 있다.
나아가 액티브 영역의 제3 절연막(350)을 포함하여, 에지 영역의 제2 절연막(330)과 제3 절연막(350)상에는 제1 및 제2 컨택홀(331, 351) 등을 통해 하부의 전극과 전기적으로 접속시키기 위한 제1 및 제2 컨택 패턴(361, 363)이 형성된다. 이때 액티브 영역의 제3 전극(365), 가령 소스 전극을 제1 및 제2 컨택 패턴(361, 363)의 형성시 동시에 형성할 수 있으며, 이러한 제1 및 제2 컨택 패턴(361, 363)과 제3 전극(365)은 도전성의 금속 물질로 형성되는 것이 바람직하다. 또한 에지 영역에서의 제1 및 제2 컨택 패턴(361, 363)은 전압이 인가되는 전압 인가부로 사용될 수 있으며, 제1 컨택 패턴(361)은 제3 전극(365)과 전기적으로 연결될 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자는 제3 절연막(350)을 형성하기 전, 액티브 영역(X)상에서 제1 절연막(310)을 식각하는 공정이 진행될 수 있다. 이와 같은 제1 절연막(310)의 식각 공정시, 제2 절연막(330)과 제2 전극(340)도 함께 식각될 수도 있으므로 본 발명의 실시예에서는 어떠한 방식으로 제1 절연막(310)을 형성하느냐에 특별히 한정하지는 않을 것이다. 또한 절연막, 즉 제1 절연막(310), 제2 절연막(330) 및 제3 절연막(350)은 예를 들어, 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있으며, 반드시 이에 한정되는 것은 아니다.
또한 반도체 소자는 도 6에 도시된 바와 같이 기판(300)상에 소자를 형성하기 위하여 기판(300)의 하부에 위치하는 고농도의 n++층, 저농도의 n-층, P형층, 고농도의 p+층 등의 도핑층을 별도의 공정을 통해 형성할 수 있다. 이와 같은 도핑층들은 기판(300)상에 별도의 에피층을 형성한 후에 에피층상에 형성된 고농도의 n++층, 저농도의 n-층 및 P형층 등으로 이루어질 수 있다. 본 발명의 실시예에 따른 트렌치(301)는 이와 같은 도핑 공정 이후에 형성될 수 있으며, 이후 제3 절연막(350)을 형성하기 전에 드리프트 영역을 형성하기 위한 고농도의 n++층과 고농도의 p+층을 형성할 수도 있으므로 본 발명의 실시예에서는 그러한 소자의 도핑층을 어떻게 형성하느냐에 특별히 한정하지는 않을 것이다. 이와 같은 도핑층은 불순물의 선택적인 도핑 및 확산에 의해 형성된다.
나아가 본 발명의 실시예에 따른 반도체 소자는 가령 웨이퍼의 하부 면에 대하여 CMP 공정을 진행한 후, 일정 두께를 남긴 기판(300)의 하부 면에 형성된 제4 전극(370)으로서의 드레인 전극을 포함한다. 제4 전극(370)은 제3 전극과 동일 물질로 형성될 수 있다. 여기서 제4 전극(370)은 기판(300)과의 사이에 P형 임플란트를 수행한 후 베이킹 공정을 진행하여 P형 컬렉터로 사용되는 임플란트층을 더 포함할 수도 있다.
상기의 구성 결과, 본 발명의 실시예에 따른 반도체 소자는 제1 전극(320)으로 사용되는 쉴드 폴리와 제2 전극(340)으로 사용되는 게이트 폴리의 중첩 영역이 최소화되어 누설 전류를 방지할 수 있으며, 쉴드 폴리, 즉 제1 전극(320)의 구간별 저항값이 작아져 전체적인 균형을 이루게 됨으로써 액티브 영역 내 제1 전극(320)의 안정적인 전위를 형성할 수 있게 된다.
또한 격자 형태의 트렌치 구조를 통해 게이트 폴리의 횡방향 연결이 가능하게 되어 게이트 폴리의 제2 전극(340)에 양호한 신호 전달이 가능해져 이에 따른 게이트 저항(Rg)이 감소하는 효과가 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 7을 도 3 내지 도 6과 함께 참조하면, 본 발명의 실시예에 따른 반도체 소자는 먼저 트렌치(301)를 포함하는 기판(300)을 준비하는 단계를 수행한다(S700). 본 발명의 실시예에서는 별도의 n++ 에피층, 또는 n+을 형성한 기판(300)의 표면에 트렌치를 형성하는 것이 바람직하지만, 가령 별도의 에피층이 형성되어 있지 않거나, 에피층을 형성하는 경우에는 에피층에 대하여 고농도의 n++층, 저농도의 n-층 및 P형 도핑층을 형성한 후 트렌치를 형성할 수 있다. 여기서 도핑층은 불순물의 선택적인 도핑과 확산에 의해 형성될 수 있을 것이다.
이어 트렌치(301)의 하부 및 측벽에 제1 절연막(310)을 형성한다(S710). 이와 같은 제1 절연막(310)은 트렌치(301)를 포함하는 기판(300)의 상부 면에 실리콘 산화막 또는 실리콘 질화막 등의 절연막 위에 제1 전극(320)을 형성한 후, 포토리소그래피 공정에 의해 식각 공정을 진행하여 제1 절연막(310)과 제1 전극(320)을 형성할 수 있다. 또는 제1 절연막(310) 상에 제1 전극(320) 및 제2 절연막(330)을 순차적으로 형성한 후, 제1 절연막(310) 및 제2 절연막(330)과 동시에 식각 공정을 진행하여 제1 절연막(310)을 형성할 수도 있으므로 본 발명의 실시예는 제1 절연막(310)의 형성 과정에 특별히 한정하지는 않을 것이다.
또한 제1 절연막(310)이 형성된 트렌치(301)의 하부 영역에는 제1 전극(320)을 형성한다(S720). 이와 같은 제1 전극(320)은 폴리실리콘을 재질로 하므로 본 발명의 실시예에 따라 쉴드 폴리라 지칭될 수 있다. 쉴드 폴리는 기판(300)의 액티브 영역을 기준으로 제1 방향의 에지 영역에서는 트렌치(301)를 포함하여 기판(300)의 표면에도 형성되지만, 제1 방향과 가령 수직한 제2 방향의 에지 영역에서는 트렌치(301)의 내부에만 형성되는 것이 바람직하다.
이어 제1 전극(320)상에는 제2 절연막(330)을 형성한 후, 제2 절연막(330)이 형성된 트렌치(301)의 상부 영역에 제2 전극(340)을 형성한다(S730, S740). 여기서 제2 전극(340)은 폴리실리콘을 재질로 하고, 본 발명의 실시예에 따라 게이트 폴리라 지칭될 수 있다. 이와 같은 제2 전극(340)은 제1 전극(320)과 반대되는 구조를 갖는다.
그리고 기판(300)의 제1 방향에서 제1 전극(320)을 제1 컨택부의 제1 컨택 패턴(361)과 연결하고, 제1 방향과 다른 제2 방향에서 제2 전극(340)을 제2 컨택부의 제2 컨택 패턴(363)과 연결한다(S750, S760). 이와 같은 제1 컨택부 및 제2 컨택부는 에지 영역(Y)에서 서로 연결된다. 또한 본 발명의 실시예에 따라 컨택부는 컨택홀을 형성한 후 컨택홀을 통해 전극에 각각 접촉하는 컨택 패턴을 의미할 수 있지만, 컨택홀을 포함하는 의미로도 사용될 수 있다. 따라서 제1 컨택부는 제1 전극(320)과 연결되므로 쉴드 패턴이라 명명될 수 있고, 제2 컨택부는 제2 전극(340)과 연결되므로 게이트 패턴이라 명명될 수 있으며, 쉴드 패턴과 게이트 패턴은 전기적으로 분리되는 것이 바람직하다. 또한 기판(300)의 액티브 영역(X)에서 소스 컨택부(364)는 제3 전극(365), 즉 소스 전극을 형성하며, 게이트 패턴과는 전기적으로 분리되지만, 쉴드 패턴과는 전기적으로 연결될 수 있다.
좀더 살펴보면, 본 발명의 실시예에 따른 반도체 소자는 도 6에 도시된 바와 같이 액티브 영역에서 제2 전극(340)상에 제3 절연막(350)을 형성하기에 앞서, 트렌치(301)의 주변에 드리프트 영역을 이루는 고농도의 n++층, 고농도의 p+층을 형성한 후 제3 절연막(350)을 형성할 수 있다. 그 후 제2 절연막(330)과 제3 절연막(350)상에 제1 컨택홀(331) 및 제2 컨택홀(351)을 각각 형성함으로써 제1 전극(320)과 제2 전극(340)을 각각의 제1 및 제2 컨택 패턴(361, 363)과 서로 연결할 수 있다. 그 결과 제1 및 제2 컨택 패턴(361, 363)을 통해 인가된 전압은 액티브 영역의 제1 및 제2 전극(320, 340)으로 인가될 수 있을 것이다.
한편 본 발명의 실시예는 컨택 패턴을 형성한 후, 기판(300)의 후면을 그라인딩 또는 CMP하는 공정을 수행할 수 있으며, 일정 두께만 남아 있는 기판(300)의 후면에 제4 전극(370)을 형성할 수 있다. 이때 드레인 전극을 이루는 제4 전극(370)을 형성하기에 앞서 P형 임플란트층을 형성한 후 제4 전극(370)을 형성할 수도 있을 것이다.
상기의 과정에 따라 본 발명의 실시예에 따른 반도체 소자는 에지 영역에서 제1 전극(320)으로 사용되는 쉴드 폴리와 제2 전극(340)으로 사용되는 게이트 폴리의 중첩 영역이 최소화되어 누설 전류를 방지할 수 있으며, 쉴드 폴리, 즉 제1 전극(320)의 구간별 저항값이 작아져 전체적인 균형을 이루게 됨으로써 액티브 영역 내 제1 전극(320)의 안정적인 전위를 형성할 수 있게 된다.
또한 격자 형태의 트렌치 구조를 통해 게이트 폴리의 횡방향 연결이 가능하게 되어 게이트 폴리의 제2 전극(340)에 양호한 신호 전달이 이루어져 이에 따른 게이트 저항(Rg)이 감소하는 효과가 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100, 301: 트렌치 101: 트렌치 트랜지스터 셀
200, 300: 기판 210, 310: 제1 절연막
220: 소스 구조 230, 330: 제2 절연막
240: 게이트 구조 250, 350: 제3 절연막
320: 제1 전극 331: 제1 컨택홀
340: 제2 전극 351: 제2 컨택홀
361: 제1 컨택 패턴 363: 제2 컨택 패턴
364: 소스 컨택부 365: 제3 전극
370: 제4 전극

Claims (20)

  1. 트렌치(trench)를 포함하는 기판;
    상기 트렌치의 하부 및 측벽에 형성되는 제1 절연막;
    상기 트렌치의 하부 영역에 배치되는 제1 전극;
    상기 제1 전극상의 제2 절연막;
    상기 트렌치의 상부 영역에 배치되는 제2 전극;
    상기 기판의 제1 방향에 배치되며, 상기 제1 전극과 연결되는 제1 컨택부; 및
    상기 제1 방향과 다른 제2 방향에 배치되며, 상기 제2 전극과 연결되는 제2 컨택부;를
    포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향은 상기 트렌치를 기준으로 상호 수직한 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 트렌치는 서로 교차하여 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 전극상에 형성되는 제3 절연막;
    상기 제3 절연막 상에 형성되는 제3 전극; 및
    상기 기판의 하부에 형성되는 제4 전극;을
    더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 전극은 쉴드(shield) 전극, 상기 제2 전극은 게이트 전극, 상기 제3 전극은 소스 전극, 상기 제4 전극은 드레인 전극이며,
    상기 쉴드 전극은 제1 컨택부에 인가되는 전압에 따라 반도체 소자의 내부 전계 구조를 변경시키는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 컨택부 및 상기 제2 컨택부는 금속 패턴인 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서,
    상기 제1 전극 및 상기 제3 전극은 전기적으로 서로 연결되는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제1 절연막을 사이에 두고 상기 기판상에 형성되며,
    상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제2 절연막을 사이에 두고 상기 기판상에 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제2 전극과 중첩되지 않으며,
    상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제1전극과 중첩되지 않는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 폴리실리콘(polysilcon)인 것을 특징으로 하는 반도체 소자.
  11. 기판상에 트렌치(trench)를 형성하는 단계;
    상기 트렌치의 하부 및 측벽에 제1 절연막을 형성하는 단계;
    상기 트렌치의 하부 영역에 제1 전극을 형성하는 단계;
    상기 제1 전극상에 제2 절연막을 형성하는 단계;
    상기 트렌치의 상부 영역에 제2 전극을 형성하는 단계;
    상기 기판의 제1 방향에 배치되는 제1 컨택부를 상기 제1 전극과 연결하는 단계; 및
    상기 제1 방향과 다른 제2 방향에 배치되는 제2 컨택부를 상기 제2 전극과 연결하는 단계;를
    포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 방향과 상기 제2 방향은 상기 트렌치를 기준으로 상호 수직한 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 트렌치는 서로 교차하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 제2 전극상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막상에 제3 전극을 형성하는 단계; 및
    상기 기판의 하부에 제4 전극을 형성하는 단계;를
    더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 전극은 쉴드(shield) 전극, 상기 제2 전극은 게이트 전극, 상기 제3 전극은 소스 전극, 상기 제4 전극은 드레인 전극이며,
    상기 쉴드 전극은 제1 컨택부에 인가되는 전압에 따라 반도체 소자의 내부 전계 구조를 변경시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 전극과 상기 제3 전극을 전기적으로 서로 연결하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 제1 컨택부 및 상기 제2 컨택부는 동일 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제11항에 있어서,
    상기 제1 컨택부의 하측에 위치하는 상기 제1 전극은 상기 제1 절연막을 사이에 두고 상기 기판상에 형성되며,
    상기 제2 컨택부의 하측에 위치하는 상기 제2 전극은 상기 제2 절연막을 사이에 두고 상기 기판상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 폴리실리콘(polysilcon)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제11항에 있어서,
    상기 기판의 제1 방향에 배치되는 제1 컨택부를 상기 제1 전극과 연결하는 단계는,
    상기 제1 방향과 다른 제2 방향에 배치되는 제2 컨택부를 상기 제2 전극과 연결하는 단계와 제조 공정상 동시에 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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