KR20130126647A - 최대 전류 제한 방법 및 장치 - Google Patents

Abstract

과전류 이벤트의 결과로서 시스템이 셧다운되는 것을 방지하기 위하여 프로세서 코어에서 최근의 전력 소비를 모니터링하는 것에 의해 다중 프로세서 코어 시스템에서 최대 전류가 제한된다. 프로세서 코어의 최근의 전력의 합이 임계 한계를 초과하는 경우 성능 상태(P-상태) 제한이 프로세서 코어에서 수행된다. P-상태 제한은 P-상태를 더 낮은 주파수, 더 낮은 전압, 및 이에 따라 더 낮은 전류로 변화시킨다.

Description

최대 전류 제한 방법 및 장치{MAXIMUM CURRENT LIMITING METHOD AND APPARATUS}

관련 출원에 대한 상호 참조

본 출원은 2010년 12월 3일에 출원된 미국 정식 출원 제12/960,095호의 이익을 청구하며, 이 기초출원의 내용은 본 명세서에 참조로 병합된다.

기술 분야

본 출원은 다중 프로세서 코어 시스템에 관한 것으로, 보다 상세하게는 다중 프로세서 코어 시스템에서 최대 전류를 제한하는 것에 관한 것이다.

도 1은 다중 프로세서 코어 시스템(100)의 예시적인 기능 블록도이다. 다중 프로세서 코어 시스템(100)은 n개의 프로세서 코어(processor core)(102₁, ..., 102_n)를 포함하는 프로세서(105), 노쓰 브리지(Northbridge)(110)와 사우쓰 브리지(Southbridge)(115)를 포함하는 칩셋(120), 및 외부 전압 조절기(VR: voltage regulator)(114)를 포함한다. 노쓰 브리지(110)는 프로세서 버스(118)를 통해 프로세서(105)에 및 주변 버스(122)를 통해 사우쓰 브리지에 연결된다. 다중 프로세서 코어 시스템(100)의 모든 성분(component)이 도시된 것은 아니다.

프로세서(105)는 중앙 처리 유닛(CPU) 또는 그래픽 처리 유닛(GPU)과 같은 임의의 유형의 프로세서일 수 있다. 예를 들어, 프로세서(105)는 x86 64-비트 인스트럭션 세트 아키텍처(instruction set architecture)를 구현하고 데스크톱, 랩탑, 서버, 및 수퍼스칼라 컴퓨터에 사용되는 x86 프로세서; 모바일 폰이나 디지털 미디어 플레이어에 사용되는 개선된 RISC(Reduced Instruction Set Computer) 기계(ARM: Advanced RISC Machine); 또는 음성 데이터와 통신 신호와 같은 디지털 신호와 관련된 알고리즘을 처리하고 구현하는데 유용한 DSP(digital signal processor), 및 프린터와 복사기와 같은 소비자 애플리케이션에서 유용한 마이크로제어기일 수 있다. 도 1에는 단 하나의 프로세서(105)만이 도시되어 있으나, 시스템(100)은 다수의 프로세서를 포함할 수 있다.

프로세서(105)는 프로세서(105)의 연산 센터를 형성하며 다수의 연산 작업을 수행하는 일을 하는 하나 이상의 프로세서 코어(102₁, ..., 102_n)를 포함할 수 있다. 예를 들어, 프로세서 코어(102₁, ..., 102_n)는 바이너리 디지트의 덧셈, 뺄셈, 시프팅, 및 회전을 수행하는 실행 유닛, 및 메모리 어드레스에 대해 어드레스 계산을 수행하고 메모리로부터 데이터의 로딩 및 저장을 수행하는 어드레스 생성 및 로딩 및 저장 유닛을 포함할 수 있으나 이로 제한되지 않는다. 프로세서 코어(102₁, ..., 102_n)에 의해 수행되는 동작은 컴퓨터 애플리케이션의 실행을 인에이블한다.

노쓰 브리지(110)와 사우쓰 브리지(115)는 다른 하드웨어 성분과 통신하는 프로세서(105)를 가능하게 하는 로직을 포함한다. 예를 들어, 노쓰 브리지(110)는 프로세서(105)가 VR(114)과 통신하는 것을 가능하게 하고, 사우쓰 브리지(115)는 프로세서(105)가 주변 성분 상호연결(PCI: peripheral component interconnect) 슬롯(미도시)을 통해 주변 디바이스와 통신을 가능하게 한다. 노쓰 브리지(110)는 메모리 제어기 허브(MCH: memory controller hub)라고도 언급될 수 있고, 사우쓰 브리지(115)는 입력/출력(I/O) 제어기 허브(ICH: input/output controller hub)라고도 언급될 수 있다.

애플리케이션이 프로세서 코어(102₁, ..., 102_n)에서 실행될 때, 애플리케이션 활동은 프로세서 코어에서 얼마나 많은 전류가 사용되는지에 영향을 미칠 수 있다. 다중 프로세서 코어 시스템은 다수의 프로세서 코어가 높은 애플리케이션 활동으로 인해 높은 주파수에서 동작하는 경우 높은 전류 사용을 가질 수 있다. VR(114)에 의해 지원될 수 없는 과전류 이벤트(over-current event)는 VR(114) 및 전체 시스템이 셧다운되는 원치않는 시나리오를 야기할 수 있다.

과전류 상태를 방지하기 위하여, 칩에서 최대 전력 소비량이 최악의 전력을 생성하는 합성 트레이스를 실행하는 것에 의해 전압 레일에 있는 모든 주어진 성분에 대해 미리 결정될 수 있다. 최악의 전력은 VR(114)의 전기적 제한을 초과하지 않기 위하여 보호 대역으로 사용될 수 있으며 여기서 VR(114)은 전류 스파이크(spike)를 식별하는데 사용된다.

전류를 조절하는데 VR(114)에 의존하는데 따른 문제는 VR(114)의 샘플링 율이 전류 스파이크를 검출할 수 없을 만큼 너무 낮아서 VR(114)이 과전류 이벤트를 회피할만큼 충분히 빨리 프로세서 코어(102₁, ..., 102_n)에 원격 측정 정보를 제공하지 못할 수 있다는 것이다. 추가적으로, VR(114)에서 사용될 수 있는 아날로그 전류 센서의 정밀도는 일반적으로 15% 에러 마진을 가져서 너무 낮은 경향이 있다.

다중 코어 프로세서 시스템에서 최대 전류를 조절하는 시스템 및 방법이 개시된다. 프로세서 코어의 최근의 전력(latest power)이 모니터링된다. 프로세서 코어 전력이 임계 한계를 초과하면, 성능 상태(P-상태) 제한이 프로세서 코어에 수행되어 프로세서 코어로 하여금 그 전력, 전압 및 주파수를 저하시켜서 전류를 저하시키게 한다. 대안적인 실시예에서, P-상태 한계는 프로세서 코어 전력이 미리 결정된 시간 기간 동안 임계 한계를 초과하는 것으로 관측될 때 수행될 수 있다. 다른 실시예에서, 프로세서 코어 전력이 증가하거나 감소하는 경향은 P-상태 한계를 수행할지 여부를 결정하는데 사용될 수 있다.

보다 상세한 이해는 첨부 도면과 함께 예로써 제공된 이하의 상세한 설명으로부터 이루어질 수 있을 것이다.
도 1은 다중 프로세서 코어 시스템의 예시적인 기능 블록도이다.
도 2는 최대 전류 제한 방법의 일례를 도시한 도면이다.
도 3은 최대 전류 제한 시스템을 포함하는 다중 프로세서 코어 시스템의 예시적인 기능 블록도를 도시한 도면이다.
도 4는 공급 전류값의 예를 도시한 도면이다.

본 명세서에 설명된 개시 내용은 다중 프로세서 코어 시스템에 대하여 설명되지만 단일 프로세서 코어를 가지는 시스템온칩(SOC: systems-on-a-chip)에도 유사하게 사용될 수 있다. 본 명세서에 설명된 최대 전류 제한 시스템 및 방법은 외부 VR을 통해 과전류 검출보다 더 신속한 응답 시간을 제공할 수 있고, 또한 프로세서 코어에서 디지털 전력 모니터가 아날로그 전류계보다 더 정확하므로 더 높은 정밀도를 달성할 수 있다. 본 명세서에 설명된 최대 전류 제한 시스템 및 방법은 과전류 이벤트로부터 2개의 보호 층을 제공하기 위해 VR에서 보호 대역과 함께 사용될 수 있다.

본 명세서의 개시 내용은 과전류 이벤트가 검출될 때 하나 이상의 프로세서 코어의 성능 상태(P-상태)를 조절하는 것을 포함한다. P-상태는 다음과 같이 설명된다. ACPI 표준(Advanced Configuration and Power Interface standard)은 컴퓨터 시스템의 전력 관리를 조절하는 운영 시스템 기반 사양이다. 예를 들어, ACPI 표준은 배터리 수명의 더 나은 관리를 위해 프로세서 코어를 제어하거나 지시할 수 있다. 이렇게 할 때 ACPI는 C 상태라고 언급되는 프로세서 전력 상태를 할당하고, 프로세서가 이들 상태의 한계 내에서 동작하게 한다. 여기에는 프로세서의 성능에 대해 대응하는 의미와 함께 표 1에 도시된 바와 같이 프로세서가 할당될 수 있는 가변 레벨의 C-상태들이 있다.

C-상태, 즉 전력 상태	의미
C0	최대 작동 상태, 최대 전력 소비, 최대 에너지 소비
C1	휴면 상태, 인스트럭션 실행 중지, 인스트럭의 실행으로 순간적으로 복귀할 수 있다.
C2	휴면 상태, C0 상태로 되돌아가는데 더 긴 시간이 들 수 있다.

표1. 프로세서 C 상태의 예시

프로세서가 최대로 작동하는 C0 상태에 있는 동안, 이는 성능 상태 또는 P-상태라고도 지칭되는 다른 상태와 연관될 수 있다. 동작 전압과 주파수와 각각 연관된 가변 레벨의 P-상태들이 있다. 최고 성능 상태는 P0이고, 이는 최대 동작 전력, 전압 및 주파수에 대응할 수 있다. 그러나, 프로세서는 더 낮은 성능 상태, 예를 들어, P1 또는 P2에 놓일 수 있으며, 이는 더 낮은 동작 전력, 전압 및/또는 주파수에 대응할 수 있다. 일반적으로, 프로세서가 더 낮은 P-상태로 이동할 때 이 프로세서는 이전보다 더 낮은 용량에서 동작한다. 표 2는 대응하는 의미와 함께 C0 상태에서 프로세서가 달성할 수 있는 P-상태의 일례를 도시한다.

P-상태-성능 상태	의미
P0	최대 동작 전력, 전압, 및 주파수
P1	P0 상태보다 더 낮은 동작 전력, 전압 및 주파수
P2	P1 상태보다 더 낮은 동작 전력, 전압, 및 주파수

표2. C0 상태에 대한 프로세서 P-상태의 일례

도 2는 본 명세서에 개시 내용에 따라 최대 전류 제한 방법의 일례를 도시한다. 단계(205)에서, 각 프로세서 코어의 전력이 측정된다(프로세서 코어는 예를 들어 도 1에서 프로세서 코어(102₁, ..., 102_n)일 수 있다). 바람직하게는, 각 프로세서 코어에 대해 최근의 전력(CoreCacLatest)이 측정된다. 최근의 전력(CoreCacLatest)은 대응하는 프로세서 코어의 순간 전력의 가장 최근의 샘플이며, 그리하여 에너지값으로 고려될 수 있다. 대안적인 실시예에서, 평균 전력(CoreTdpAvg)은 최근의 전력(CoreCacLatest) 대신에 또는 이에 추가하여 측정될 수 있다. 평균 전력(CoreTdpAvg)은 시간 윈도우에 걸쳐 순간 전력 샘플의 평균이다.

바람직하게는, 디지털 전력 모니터는 각 코어의 전력값(들)을 측정하고 보고하기 위해 각 프로세서 코어에 포함된다. 전력 모니터는 전류 스파이크를 검출할 때 더 나은 응답 시간을 제공하기 위하여 전류 스파이크를 생성하는 회로 내에 위치될 수 있다. 전력 모니터는 최근의 전력(및/또는 평균 전력)을 측정하고 보고하기 위해 고정된 시간 샘플링을 사용할 수 있다. 예시적인 전력 모니터는 본 명세서에 참조 문헌으로 병합된 미국 특허 출원 제12/101,598호에 더 설명되어 있다.

단계(210)에서, 프로세서 코어의 최근의 전력(CoreCacLatest)의 합은 임계 한계(threshold limit)(ChipCacLimit)와 비교된다. 대안적인 실시예에서, 시간 간격에 걸쳐 평균 전력(CoreTdpAvg)은 프로세서 코어의 단기 평균 전력을 임계 한계와 비교하는데 사용될 수 있다. 다른 실시예에서, 프로세서 코어의 최근의 전력 샘플(CoreCacLatest)은 프로세서 코어의 전력이 증가하거나 감소하는 경향에 대하여 시간 간격 동안 관측될 수 있다. 예를 들어, 지속시간에 걸쳐 프로세서 코어의 최근의 전력 샘플의 전력값이 증가(또는 감소)하는 것은 미리 결정된 임계값과 비교될 수 있다.

프로세서 코어의 전력 정보는 프로세서 코어의 전력을 추적하는 노쓰 브리지 내 로직에 전력 모니터에 의해 보고될 수 있다. 노쓰 브리지는 규칙적인 간격으로 전력 모니터로부터 각 프로세서 코어의 전력값을 수신한다. 바람직하게는 노쓰 브리지는 최근의 전력(CoreCacLatest)을 샘플링하되 샘플링 대역폭이 과전류 셧다운을 방지할만큼 충분히 빠른 응답 시간을 제공하기 위하여 VR의 것을 초과하도록 샘플링한다.

단계(210)에서, 프로세서 코어의 최근의 전력(CoreCacLatest)은 서로 합산되고 임계 한계(ChipCacLimit)와 비교된다. 프로세서 코어의 최근의 전력(CoreCacLatest)의 합이 임계 한계(ChipCacLimit) 미만인 경우 공정은 단계(205)로 복귀하여 과전류 이벤트를 계속 모니터링한다. 프로세서 코어의 최근의 전력(CoreCacLatest)의 합이 임계 한계(ChipCacLimit)를 초과하면, 과전류 이벤트가 검출되고 최대 전류 P-상태 한계(I_max)가 단계(215)에서 각 프로세서 코어에서 수행된다.

대안적인 실시예에 따라, P-상태 한계(I_max)는 프로세서 코어의 단기 평균 전력(CoreTdpAvg)이 임계값을 초과하는 경우 수행될 수 있다. 이 경우에, 프로세서 코어의 평균 전력(CoreTdpAvg)은 서로 합산되어 임계값과 비교될 수 있다. 또 다른 실시예에 따라 P-상태 한계(I_max)는 프로세서 코어의 전력의 이전 판독값에 비해 프로세서 코어의 최근의 전력이 증가(또는 감소)하는 것이 임계값을 초과하는 경우 수행될 수 있다. 이 경우에, 프로세서 코어의 최근의 전력은 서로 합산되어 프로세서 코어의 이전 전력 판독값의 합과 비교될 수 있다.

단계(215)에서, I_max P-상태 한계는 각 프로세서 코어의 주파수를 감소시키고 프로세서 코어로 가는 전압을 감소시키는 것에 의해 수행된다. 일반적으로, 프로세서 코어는 자기 자신의 주파수를 제어하지만 공통 V_DD(Voltage drain drain) 전압 면에 있어 프로세서 코어의 전압이 공통 (외부) VR에 의해 제어된다. 대안적으로, 프로세서 코어가 공통 전압 면에 있지 않은 경우 프로세서 코어의 전압은 개별적으로 제어될 수 있다.

일반적으로, I_max P-상태는 다중 프로세서 코어 시스템에 대해 베이스 상태이다. 예를 들어, 표 2를 참조하면, I_max P-상태는 P-상태(P2)일 수 있다. VR 이 전류 스파이크에 응답하기 전에 I_max P-상태 한계가 적용된다고 하면, 모든 프로세서 코어의 주파수는 감소되고 잠재적인 과전류 시나리오는 경감된다. I_max P-상태 한계는 프로그래밍가능할 수 있으며 모든 프로세서 코어의 P-상태(즉, 주파수, 전압 및 전력)로 하여금 다른 전력 능력을 가지는 디바이스를 지원하기 위하여 프로그래밍가능한 값으로 변화될 수 있게 한다.

추가적으로, 도 2에 도시되지는 않았으나 인터럽트는 I_max P-상태 한계가 프로세서 코어에서 수행되었다는 것을 더 높은 층의 소프트웨어에 통지하기 위해 송신될 수 있다. 더 높은 층의 소프트웨어는 프로세서 코어의 이용에 대해 올바른 동작을 취하거나 이벤트를 로그할 수 있다.

도 3은 최대 전류 제한 방법을 사용하여 다중 프로세서 코어 시스템(300)을 도시한다. 다중 프로세서 코어 시스템(300)은 대응하는 전력 모니터(304₁, ..., 304_n)를 각각 구비하는 n개의 프로세서 코어(302₁, ..., 302_n)(여기서, n은 2개 이상이다)를 포함하는 프로세서(305), 및 애플리케이션 전력 관리(APM: application power management) 제어기(306), n개의 프로세서 코어 P-상태 제어기(state controller)(308₁, ..., 308_n), 전압 제어기(312), 및 인터럽트 제어기(316)를 구비하는 노쓰 브리지(310)를 포함한다. APM 제어기(306)는 프로그래밍 가능한 임계 한계(ChipCacLimit)와 상기 프로그래밍가능한 P-상태 한계(I_max)를 가지게 구성된다. ChipCacLimit은 순간 전력값 또는 에너지값일 수 있고 I_max는 전류값일 수 있다. 외부 VR(314)은 다중 프로세서 코어 시스템(300)의 외부에 있다. 다중 프로세서 코어 시스템(300)의 모든 성분이 도시된 것은 아니며, 예를 들어, 사우쓰 브리지는 간략화를 위해 생략되었으나, 생략된 성분이 포함될 수 있는 것으로 이해되어야 한다. 도 3에서 최대 전류 제한 시스템은 프로세서 코어(302₁, ..., 302_n)의 최근의 전력(CoreCacLatest)을 사용하여 설명되지만, 다른 전력값이 유사한 방식으로 사용될 수 있다. 예를 들어, 일정 시간 간격에 걸쳐 프로세서 코어(302₁, ..., 302_n)의 전력이 증가하거나 감소하는 것 또는 평균 전력(CoreTdpAvg)이 최근의 전력 대신에 사용될 수 있다.

각 전력 모니터(304₁, ..., 304_n)는 각 프로세서 코어(302₁, ..., 302_n)에 대해 최근의 전력 또는 에너지값(CoreCacLatest)을 측정하고 이 최근의 전력값(CoreCacLatest)을 APM 제어기(306)에 보고한다. APM 제어기(306)는 규칙적인 간격으로 프로세서 코어(302₁, ..., 302_n)로부터 전력값을 샘플링한다. 전력 샘플의 각 세트에 대해 APM 제어기(306)는 프로세서 코어에 대해 전력값(CoreCacLatest)을 합산하고 전력값의 합을 임계 한계(ChipCacLimit)와 비교한다. 합이 ChipCacLimit를 초과하면, APM 제어기(306)는 임계값(ChipCacLimit)이 초과되었다는 통지를 프로세서 코어 P 상태 제어기(308₁, ..., 308_n)에 송신한다. APM 제어기(306)는 또한 ChipCacLimit이 초과되었다는 것을 인터럽트 제어 블록(316)에 통지할 수 있다.

APM 제어기(306)로부터의 신호에 응답하여 프로세서 코어 P-상태 제어기(308₁, ..., 308_n)는 신호를 각 프로세서 코어(302₁, ..., 302_n)에 송신하여 P 상태를 저하시키고 그 주파수를 저하시킨다. 프로세서 코어 P 상태 제어기(308₁, ..., 308_n)는 전압 제어기(312)에 또한 통지한다. 전압 제어기(312)는 모든 프로세서 코어(302₁, ..., 302_n)로 가는 V_DD 전압(즉, 양의 공급 전압)을 저하시키기 위해 외부 VR(314)에 신호를 송신하여 VR(314)에 통지하는 일을 담당한다. 전압 제어기(312)는 프로세서 코어(302₁, ..., 302_n)의 전압 전이가 완료될 때 프로세서 코어 P 상태 제어기(308₁, ..., 308_n)에 통지할 수 있다. 이 통지는 P 상태 주파수의 변화가 발생하기 전에 발생할 수 있다. 이것은 프로세서 코어(302₁, ..., 302_n)가 더 높은 P-상태로 이동하고 전압이 주파수가 증가하기 전에 증가되어야 하는 경우와 관련된다. 이것은 일반적으로 프로세서 코어(302₁, ..., 302_n)가 더 낮은 P-상태로 이동할 때는 문제되지 않는다.

APM 제어기(306)로부터 신호에 응답하여, 인터럽트 제어기(316)는 I_max P-상태 제한을 수행하였다는 것을 더 높은 층의 소프트웨어에 통지하기 위하여 프로세서 코어(302₁, ..., 302_n)에 인터럽트 신호를 송신한다. 더 높은 층의 소프트웨어는 이 정보에 기초하여 일부 동작을 취할 수 있으며 예를 들어 특정 횟수의 로그된 I_max P-상태 제한 이벤트 후에 특정 P-상태 이용을 제한할 수 있다.

APM 제어기(306), 코어 P-상태 제어기(308₁, ..., 308_n), 전압 제어기(312), 및 인터럽트 제어기(316)는 노쓰 브리지(310)에 일반적으로 상주하는 로직의 기능 파티션을 나타내며, 다중 프로세서 코어 시스템에서 개별적으로 또는 임의의 조합으로 사용될 수 있다. 예를 들어, n 코어 P-상태 제어기(308₁, ..., 308_n)는 프로세서 코어(302₁, ..., 302_n) 전부의 주파수를 제어하는 하나의 P-상태 제어기로 조합될 수 있다. 다른 예에서, 인터럽트 제어기(316)는 생략될 수 있다. 이들 성분은 노쓰 브리지에서와는 다른 로직 블록에 위치될 수도 있다.

도 4는 VR에 대한 암페어(A) 단위의 공급 전류값의 예를 도시한다. I_nom은 VR에 대한 공칭 또는 일반적인 전류값(예를 들어, 도 3에서 외부 VR(314)과 도 1에서 외부 VR(114))이다. I_TDC는 열적으로 상당한 시간 프레임(예를 들어, 수십 밀리초)에 걸쳐 유지가능한 최대 전류인 열적 설계 전류이다. I_EDC는 단기의 비 열적으로 상당한 시간 기간(예를 들어, 10밀리초 미만)에 걸쳐 유지가능한 최대 전기적 설계 전류이다. I_EDC는 최대 전류 이벤트가 검출될 때 프로세서 코어(예를 들어, 도 3에서 CP 코어(302₁, ..., 302_n))에서 수행되는 전류값인 I_max P-상태 제한을 설정하는데 사용될 수 있는 값이다. I_OCP는 VR이 셧다운되는 전류 레벨이다.

특징과 요소들이 특정 조합으로 전술되었으나, 각 특징이나 요소는 다른 특징과 요소 없이 단독으로 또는 다른 특징과 요소와 함께 여러 조합으로 또는 다른 특징과 요소 없이 여러 조합으로 사용될 수 있다. 본 명세서에서 전술된 장치는 범용 컴퓨터 또는 프로세서에 의해 실행하기 위해 컴퓨터 판독가능한 저장 매체에 포함된 컴퓨터 프로그램, 소프트웨어 또는 펌웨어를 사용하는 것에 의해 제조될 수 있다. 컴퓨터 판독가능한 저장 매체의 예로는 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 레지스터, 캐시 메모리, 반도체 메모리 디바이스, 자기 매체, 예를 들어, 내부 하드 디스크와 이동식 디스크, 광자기 매체 및 광 매체, 예를 들어, CD-ROM 디스크 및 DVD(digital versatile disk)를 포함한다.

본 발명의 실시예는 컴퓨터 판독가능한 저장 매체에 저장된 명령과 데이터로 표현될 수 있다. 예를 들어, 본 발명의 측면은 하드웨어 설명 언어(HDL: hardware description language)인 베릴로그(Verilog)를 사용하여 구현될 수 있다. 처리될 때, 베릴로그 데이터 명령은 반도체 제조 시설에서 구현되는 제조 공정을 수행하는데 사용될 수 있는 다른 중간 데이터(예를 들어, 네트리스트(netlist), GDS 데이터 등)를 생성할 수 있다. 제조 공정은 본 발명의 여러 측면을 구현하는 반도체 디바이스(예를 들어, 프로세서)를 제조하는데 적응될 수 있다.

적절한 프로세서는 예로써 범용 프로세서, 특수 프로세서, 종래의 프로세서, DSP(digital signal processor), 복수의 마이크로프로세서, 그래픽 처리 유닛(graphics processing unit)(GPU), DSP 코어, 제어기, 마이크로제어기, ASIC(application specific integrated circuit), 전계 프로그래밍가능한 게이트 어레이(field programmable gate array)(FPGA), 임의의 다른 유형의 집적 회로(IC), 및/또는 상태 기계, 또는 이들의 조합을 포함한다.

Claims (20)

1. 다중 프로세서 코어 시스템에서 최대 전류를 제한하는 방법으로서,
   복수의 프로세서 코어 내 각 프로세서 코어에 대해 최근의 전력(latest power)을 측정하는 단계;
   상기 프로세서 코어의 최근의 전력의 합을 임계 한계와 비교하는 단계; 및
   상기 합이 상기 임계 한계를 초과하는 것에 응답하여 각 프로세서 코어에 대해 성능 상태(P-상태)의 제한을 수행하는 단계로서, 상기 프로세서 코어는 더 낮은 성능 상태에 진입하는 것인, 상기 수행하는 단계를 포함하는 것인, 최대전류의 제한방법.
2. 제1항에 있어서, 각 프로세서 코어에 대해 상기 최근의 전력을 측정하는 단계는 고정된 시간 샘플링을 사용하여 수행되는 것인, 최대전류의 제한방법.
3. 제2항에 있어서, 상기 고정된 시간 샘플링의 샘플링 대역폭은 전압 조절기(VR: voltage regulator)의 샘플링 대역폭을 초과하는 것인, 최대전류의 제한방법.
4. 제1항에 있어서, 상기 최근의 전력을 측정하는 단계는 각 프로세서 코어 내에 위치된 디지털 전력 모니터에 의해 수행되는 것인, 최대전류의 제한방법.
5. 제1항에 있어서, 상기 P-상태 제한은 프로그래밍가능한 것인, 최대전류의 제한방법.
6. 제1항에 있어서, 상기 임계 한계는 프로그래밍가능한 것인, 최대전류의 제한방법.
7. 제1항에 있어서, 상기 합이 상기 임계 한계를 초과하는 것에 응답하여 전압 조절기(VR)의 전압을 저하시키는 단계를 더 포함하는, 최대전류의 제한방법.
8. 제1항에 있어서, P-상태 제한이 수행된 것을 나타내는 인터럽트를 송신하는 단계를 더 포함하는, 최대전류의 제한방법.
9. 제1항에 있어서, 상기 더 낮은 성능 상태는 더 낮은 전력, 더 낮은 주파수, 또는 더 낮은 전압 중 적어도 하나를 포함하는 것인, 최대전류의 제한방법.
10. 다중 프로세서 코어 시스템에 사용하도록 구성된 최대 전류 제한 시스템으로서,
    복수의 프로세서 코어;
    대응하는 프로세서 코어와 각각 연관되고 상기 대응하는 프로세서 코어의 최근의 전력을 측정하도록 구성된 복수의 전력 모니터;
    상기 프로세서 코어의 최근의 전력의 합을 임계 한계와 비교하도록 구성된 APM(application power management) 제어기; 및
    상기 합이 상기 임계 한계를 초과하는 것에 응답하여 상기 복수의 프로세서 코어에 대해 P-상태 제한을 수행하여, 상기 복수의 프로세서 코어가 더 낮은 성능 상태에 진입하도록 구성된 복수의 프로세서 코어 성능 상태(P-상태) 제어기를 포함하는 것인 최대 전류 제한 시스템.
11. 제10항에 있어서, 상기 복수의 전력 모니터는 고정된 시간 샘플링을 사용하여 각 프로세서 코어에 대해 최근의 전력을 측정하도록 구성된 것인 최대 전류 제한 시스템.
12. 제11항에 있어서, 상기 고정된 시간 샘플링의 샘플링 대역폭은 전압 조절기(VR)의 샘플링 대역폭을 초과하는 것인 최대 전류 제한 시스템.
13. 제10항에 있어서, 상기 복수의 전력 모니터는 디지털 전력 모니터인 것인 최대 전류 제한 시스템.
14. 제10항에 있어서, 상기 P-상태 제한은 프로그래밍가능한 것인 최대 전류 제한 시스템
15. 제10항에 있어서, 상기 임계 한계는 프로그래밍가능한 것인 최대 전류 제한 시스템.
16. 제10항에 있어서, 상기 합이 상기 임계 한계를 초과하는 것에 응답하여 전압 조절기(VR)의 전압을 저하시키도록 구성된 전압 제어기를 더 포함하는 최대 전류 제한 시스템.
17. 제10항에 있어서, 상기 APM 제어기는 P-상태 제한이 수행된 것을 나타내는 인터럽트를 송신하도록 더 구성된 것인 최대 전류 제한 시스템.
18. 제10항에 있어서, 더 낮은 성능 상태는 더 낮은 전력, 더 낮은 주파수, 또는 더 낮은 전압 중 적어도 하나를 포함하는 것인 최대 전류 제한 시스템.
19. 다중 프로세서 코어 시스템과 사용하도록 구성된 최대 전류 제한 시스템을 포함하는 집적 회로의 실행 유닛을 제조하기 위한 하나 이상의 프로세서에 의해 실행하기 위한 명령 세트를 저장하는 컴퓨터 판독가능한 저장 매체로서,
    상기 최대 전류 제한 시스템은,
    복수의 프로세서 코어 내 각 프로세서 코어에 대해 최근의 전력을 측정하고;
    상기 프로세서 코어의 최근의 전력의 합을 임계 한계와 비교하며;
    상기 합이 상기 임계 한계를 초과하는 것에 응답하여 각 프로세서 코어에 대해 P-상태 제한을 수행하여, 상기 프로세서 코어가 더 낮은 성능 상태에 진입하도록 적응된 것인 컴퓨터 판독가능한 저장 매체.
20. 제19항에 있어서, 상기 명령은 디바이스를 제조하는데 사용된 하드웨어 설명 언어(HDL: hardware description language) 명령인 것인 컴퓨터 판독가능한 저장 매체.

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