KR20130120385A - Substrate and method for producing a substrate for at least one power semiconductor component - Google Patents

Substrate and method for producing a substrate for at least one power semiconductor component Download PDF

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KR20130120385A
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metal layer
layer
substrate
power semiconductor
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베센돌퍼 쿨트 죠그 닥터
닥터 브람 하이코
엘드너 나드자
고블 크리스티안
하랄드 코볼라 닥터
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세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지
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Abstract

The present invention is a method for producing a substrate for at least one power semiconductor component that includes: (a) a step for providing an electrically non-conductive insulating material (1); (b) a step for forming a first metallization layer (2a) of an electrically conduction structure on a first side (15a) of the insulating material (1), which the first metallization layer (2a) has a first and a second region (22a, 22b); a first region (22a) has a narrow conductor track (21), and a second region (22b) has at least one wide conductor track (20a, 20b); and (c) a step for forming a first metal layer (5) on at least one wide conductor track. The present invention provides a substrate (7) having a conductor track (21) connected to an integrated circuit and at least one conductor track (25) transferring a load current.

Description

기판 및 적어도 하나의 전력반도체 부품용 기판의 제조방법{Substrate and method for producing a substrate for at least one power semiconductor component}Substrate and method for producing a substrate for at least one power semiconductor component

본 발명은 적어도 하나의 전력반도체 부품용 기판의 제조방법 및 그 기판에 관한 것이다.The present invention relates to a method of manufacturing at least one power semiconductor component substrate and a substrate thereof.

예를 들어 IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 사이리스터 또는 다이오드 같은 전력반도체 부품들은 특히 전압 및 전류를 정류하고 변환하는데 사용되는데, 일반적으로 컨버터를 실현하기 위한 다수의 전력반도체 부품들은 서로 전기적으로 접속되어 있다. 이 경우, 전력반도체 부품들은 일반적으로 히트싱크에 직간접적으로 접속된 기판상에 배치되어 있다.For example, power semiconductor components such as Insulated Gate Bipolar Transistors (IGBTs), Metal Oxide Semiconductor Field Effect Transistors (MOSFETs), thyristors, or diodes are used, in particular, to rectify and convert voltages and currents. Power semiconductor components are electrically connected to each other. In this case, the power semiconductor components are generally disposed on a substrate directly or indirectly connected to the heat sink.

전력반도체 부품들은 전력반도체 모듈을 제조하기 위해 통상적으로 기판상에 배치되어 기판에 접속되어 있다. 이 경우, 기판은 DCB 기판의 형태로 존재할 수 있다. 이 경우 기판은 일정 구조의 전기전도성 금속층을 갖는데, 이는 그 구조 때문에 도체 트랙을 형성한다. 전력반도체 부품들은 도체 트랙을 통하여 서로 접속되므로, 전력반도체 부품을 통해 흐르고 높은 전류강도를 갖는 부하전류도 전기전도성 금속층의 도체 트랙을 통해 흐른다.Power semiconductor components are typically disposed on a substrate and connected to the substrate to manufacture a power semiconductor module. In this case, the substrate may be in the form of a DCB substrate. In this case, the substrate has a layer of electrically conductive metal, which forms a conductor track because of its structure. Since the power semiconductor components are connected to each other through the conductor tracks, load currents flowing through the power semiconductor components and having high current strength also flow through the conductor tracks of the electrically conductive metal layer.

DCB 기판을 제조하기 위해서는 균일한 두께의 금속판을 통상적으로 세라믹으로 구성된 절연재료체에 접합한 후에 도체 트랙 구조를 금속판으로부터 에칭하는 것이 관례적인 실무다. 부하 전류는 도체 트랙을 통해 흘러야 하기 때문에 도체 트랙은 높은 통전용량을 가져야 하며 따라서 금속판은 두꺼워야 하며 도체 트랙이 추가적으로 넓어야 한다. 이 경우, 부하 전류는 예를 들어 전력반도체 모듈로부터 전력반도체 모듈에 접속된 예를 들어 전기모터 같은 부하로 흐른다.In order to manufacture a DCB substrate, it is customary to etch a conductor track structure from a metal plate after joining a metal plate of uniform thickness to an insulating material which is usually made of ceramic. Since the load current must flow through the conductor track, the conductor track must have a high carrying capacity and therefore the metal plate must be thick and the conductor track must be additionally wide. In this case, the load current flows, for example, from the power semiconductor module to a load such as, for example, an electric motor connected to the power semiconductor module.

특히, 예를 들어 전력반도체 부품을 구동하기 위한 구동 전자장치를 실현하기 위해서 요즘에는 예를 들어 마이크로칩의 형태로 존재할 수 있는 집적회로를 사용한다. 이들의 치수가 작기 때문에, 집적회로는 이들이 접속될 수 있는 좁은 도체 트랙을 필요로 한다. 이 경우, 일반적으로 낮은 전류 강도를 갖는 전류만이 집적회로용 도체 트랙을 통해 흐르며 따라서 집적회로용 도체 트랙이 좁고 작은 두께로 만들어질 수 있다.In particular, in order to realize driving electronics for driving power semiconductor components, for example, integrated circuits, which may exist in the form of microchips, are used nowadays. Because of their small dimensions, integrated circuits require narrow conductor tracks to which they can be connected. In this case, generally only current with a low current strength flows through the conductor track for the integrated circuit, so that the conductor track for the integrated circuit can be made narrow and of small thickness.

그러나 예를 들어 기술적으로 종래의 DCB 기판에서 금속판이 두께가 비교적 두껍기 때문에, 금속판의 미세 구조화에 의해서는 집적회로에 필요한 좁은 도체 트랙을 제조할 수 없는데, 이는 집적회로용의 좁은 도체 트랙을 에칭하는 과정에서 전력반도체의 부하 전류에 대한 필요한 통전용량을 실현하는데 필요한 금속판의 두께가 비교적 두껍기 때문에 산(acid)도 도체 트랙이 생길 위치를 덮는 커버링 레지스트 아래의 재료를 횡방향으로 에칭하고 따라서 좁은 도체 트랙이 파괴되기 때문이다.However, for example, because the metal plate is relatively thick in a conventional DCB substrate, the microstructure of the metal plate does not produce the narrow conductor track required for the integrated circuit, which etches the narrow conductor track for the integrated circuit. Because of the relatively thick thickness of the metal plate required to achieve the required current carrying capacity for the load semiconductors of the power semiconductors in the process, the material under the covering resist covering the acid conductive conductor tracks is laterally etched and thus narrow conductor tracks. Because it is destroyed.

따라서, 종래기술은 통상적으로 전력반도체 부품들이 배치되는 기판과는 별개로 회로기판을 제공하고, 예를 들어 전력반도체 부품을 구동하기 위한 구동 전자장치를 실현하기 위한 집적회로는 상기 회로기판상에 배치된다. 이는 기판과 회로기판 사이에 전기전도성 접속(예를 들어 와이어 접속)이 제공되어야 하므로 전력반도체 부품을 구비한 해당 기판과 집적회로를 구비한 해당 회로기판을 포함하는 전력반도체 모듈의 신뢰성에 악영향을 주고 전력반도체 모듈의 제조를 복잡하게 만든다.Accordingly, the prior art typically provides a circuit board separately from the substrate on which the power semiconductor components are disposed, and for example, an integrated circuit for realizing driving electronics for driving the power semiconductor components is disposed on the circuit board. do. This adversely affects the reliability of the power semiconductor module including the substrate having the power semiconductor component and the circuit board having the integrated circuit since an electrically conductive connection (for example, a wire connection) must be provided between the substrate and the circuit board. Complicate the manufacture of power semiconductor modules.

본 발명의 목적은 부하 전류를 운반할 수 있는 적어도 하나의 도체 트랙과 직접회로에 접속될 수 있는 도체 트랙을 갖는 기판을 제공하는 것이다.It is an object of the present invention to provide a substrate having at least one conductor track capable of carrying a load current and a conductor track which can be connected to an integrated circuit.

상기 목적은 적어도 하나의 전력반도체 부품용 기판의 제조방법으로서, a) 전기적으로 비전도성인 절연재료체를 제공하는 단계, b) 일정 구조의 전기적으로 전도성인 제 1 금속화층을 상기 절연재료체의 제 1 측면 상에 적용하는 단계로서, 상기 제 1 금속화층은 제 1 및 제 2 영역을 가지며, 제 1 영역은 협역 도체 트랙을 가지고 제 2 영역은 적어도 하나의 광역 도체 트랙을 갖는 단계, 및 c) 상기 적어도 하나의 광역 도체 트랙 상에 제 1 금속층을 전착하는 단계를 포함하는 방법에 의해 달성된다.The object of the present invention is to provide a method for manufacturing at least one power semiconductor component substrate, the method comprising: a) providing an electrically nonconductive insulating material, and b) applying a first electrically conductive metallization layer having a predetermined structure to the substrate. Applying on a first side, the first metallization layer having first and second regions, the first region having a narrow conductor track and the second region having at least one wide conductor track, and c ) Electrodepositing a first metal layer on the at least one wide area conductor track.

또한, 상기 목적은 적어도 하나의 전력반도체 부품용 기판으로서, 상기 기판은 전기적으로 비전도성인 절연재료체와 상기 절연재료체의 제 1 측면 상에 배치된 일정 구조의 제 1 금속화층을 가지며, 상기 제 1 금속화층은 제 1 및 제 2 영역을 가지며, 상기 제 1 영역은 협역 도체 영역을 갖고 상기 제 2 영역은 적어도 하나의 광역 도체 트랙을 가지며, 상기 적어도 하나의 광역 도체 트랙 상에는 제 1 금속층이 배치된 기판에 의해 달성된다.In addition, the object is at least one power semiconductor component substrate, the substrate has an electrically non-conductive insulating material and a first metallization layer of a predetermined structure disposed on the first side of the insulating material, The first metallization layer has first and second regions, the first region having a narrow conductor region and the second region having at least one wide conductor track, wherein a first metal layer is formed on the at least one wide conductor track. Achieved by a placed substrate.

본 발명은 적어도 하나의 전력반도체 부품 및 적어도 하나의 집적회로용 공통 기판을 사용할 수 있게 한다. 따라서 본 발명에 의하면 적어도 하나의 집적회로에 대하여 더 이상 별개의 회로기판을 제공할 필요가 없다. 따라서 전력반도체 모듈의 제조가 본 발명에 의해 단순해지며, 동시에 전력반도체 모듈의 신뢰성이 향상된다.The present invention makes it possible to use at least one power semiconductor component and at least one common substrate for an integrated circuit. Therefore, according to the present invention, it is no longer necessary to provide a separate circuit board for at least one integrated circuit. Therefore, the manufacture of the power semiconductor module is simplified by the present invention, and at the same time the reliability of the power semiconductor module is improved.

본 방법의 유리한 실시형태들은 기판의 유리한 실시형태와 유사하게 나타나며 기판의 유리한 실시형태도 방법의 유리한 실시형태와 유사하게 나타난다.Advantageous embodiments of the method appear similar to the advantageous embodiment of the substrate and advantageous embodiments of the substrate also appear similar to the advantageous embodiment of the method.

본 발명의 유리한 실시형태들은 종속항에서 나타난다.Advantageous embodiments of the invention appear in the dependent claims.

b) 단계와 c) 단계 사이에서 협역 도체 트랙에 전기적으로 비전도성인 레지스트층을 적용하고, c) 단계 후에 전기적으로 비전도성인 레지스트층을 제거하는 것이 유리하다는 것이 판명되었다.It has been found advantageous between b) and c) to apply an electrically nonconductive resist layer to the narrow conductor track and to remove the electrically nonconductive resist layer after step c).

전기적으로 비전도성인 레지스트층을 협역 도체 트랙에 적용하면 협역 도체 트랙 상에 제 1 금속층이 전착되는 것을 간단한 방법으로 방지할 수 있게 한다.The application of an electrically nonconductive resist layer to the narrow conductor track allows a simple method of preventing the first metal layer from being deposited on the narrow conductor track.

그 다음에 제 2 금속층을 협역 도체 트랙 및/또는 제 1 금속층 상에 전착하는 것을 실시하는 것이 유리하다는 것이 판명되었다.It has then turned out to be advantageous to carry out the electrodeposition of the second metal layer on the narrow conductor track and / or the first metal layer.

제 2 금속층은 바람직하게는 제 1 금속층의 보호층 및/또는 예를 들어 신터링 또는 솔더링 접속 같은 응집성 접속을 위한 접착식 접속층으로 작용한다.The second metal layer preferably acts as a protective layer of the first metal layer and / or an adhesive connection layer for cohesive connections such as, for example, sintering or soldering connections.

도체 트랙의 통전 용량은 적어도 하나의 광역 도체 트랙의 폭이 증가할수록 증가하기 때문에 적어도 하나의 광역 도체 트랙은 적어도 3000 μm의 폭을 갖는 것이 유리하다는 것이 판명되었다.Since the conduction capacity of the conductor tracks increases as the width of the at least one wide conductor track increases, it has proven advantageous for the at least one wide conductor track to have a width of at least 3000 μm.

또한, 통상적으로 사용되는 모든 집적회로는 협역 도체 트랙에 접속될 수 있기 때문에 협역 도체 트랙은 100 μm 내지 1000 μm의 폭을 갖는 것이 유리하다는 것이 판명되었다.It has also been found that it is advantageous for the narrow conductor track to have a width of 100 μm to 1000 μm since all conventionally used integrated circuits can be connected to the narrow conductor track.

또한, 제 1 금속화층의 양호한 기계적 안정성이 보장되기 때문에 제 1 금속화층은 1 μm 내지 30 μm의 두께를 갖는 것이 유리하다는 것이 판명되었다.It has also been found that it is advantageous for the first metallization layer to have a thickness of between 1 μm and 30 μm, since good mechanical stability of the first metallization layer is ensured.

또한, 제 1 금속화층의 높은 전기전도성 및 열전도성이 얻어지기 때문에 제 1 금속화층은 은 및/또는 구리를 함유하는 것이 유리하다는 것이 판명되었다.It has also been found that it is advantageous for the first metallization layer to contain silver and / or copper because the high electrical and thermal conductivity of the first metallization layer is obtained.

또한, 높은 통전용량이 얻어지기 때문에 제 1 금속층은 100 μm 내지 500 μm의 두께를 갖는 것이 유리하다는 것이 판명되었다.It has also been found that it is advantageous for the first metal layer to have a thickness of 100 μm to 500 μm because a high current carrying capacity is obtained.

또한, c) 단계는 제 2 금속화층을 절연재료체의 제 1 측면의 반대측에 배치된 절연재료체의 제 2 측면에 적용하는 것을 추가로 포함하며, d) 단계는 제 3 금속층을 제 2 금속화층에 전착하는 것을 추가로 포함하는 것이 유리하다는 것이 판명되었다.Also, step c) further includes applying the second metallization layer to the second side of the insulating material disposed opposite the first side of the insulating material, and step d) comprises applying the third metal layer to the second metal. It has proven to be advantageous to further include electrodeposition on the bed layer.

제 3 금속층은 바람직하게는 기판을 플레이트나 히트싱크에 접속하는 작용을 한다.The third metal layer preferably serves to connect the substrate to a plate or heat sink.

또한, 상기 제 1 금속화층은 접속 도체 트랙을 가지며, 상기 제 2 영역은 적어도 하나의 제 1 광역 도체 트랙 및 적어도 하나의 제 2 광역 도체 트랙을 가지며, 상기 접속 도체 트랙은 상기 제 1 금속화층으로 형성된 제 1 개수의 전기전도성의 제 1 접속 웨브를 통해 상기 제 1 광역 도체 트랙에 접속되고, 상기 제 1 광역 도체 트랙은 상기 제 1 금속화층으로 형성된 제 2 개수의 전기전도성의 제 2 접속 웨브를 통해 상기 제 2 광역 도체 트랙에 접속되며, 상기 접속 웨브의 각 개수 및/또는 상기 접속 웨브의 각 폭은 상기 각각의 광역 도체 트랙과 상기 접속 도체 트랙 사이의 거리에 따라서 다르며 그 거리가 증가함에 따라서 증가하는 것이 유리하다는 것이 판명되었다. 이에 따라서 제 1 및 제 2 광역 도체 트랙 상에 실질적으로 균일한 두께의 제 1 금속층이 보장된다.The first metallization layer also has a connecting conductor track, the second region having at least one first wide conductor track and at least one second wide conductor track, wherein the connecting conductor track is connected to the first metallization layer. A first number of electrically conductive first connecting webs formed and connected to the first wide conductor track, the first wide conductor track connecting a second number of electrically conductive second connecting webs formed from the first metallization layer. Connected to the second wide conductor track, wherein the number of connection webs and / or each width of the connection web depends on the distance between the respective wide conductor track and the connection conductor track and as the distance increases It has proved to be advantageous to increase. This ensures a first metal layer of substantially uniform thickness on the first and second wide conductor tracks.

또한, 상기 제 1 금속화층은 접속 도체 트랙을 가지며, 상기 제 2 영역은 적어도 하나의 제 1 광역 도체 트랙 및 적어도 하나의 제 2 광역 도체 트랙을 가지며, 상기 접속 도체 트랙은 상기 제 1 및 제 2 광역 도체 트랙으로부터 실질적으로 동일한 거리에 있으며, 상기 접속 트랙은 상기 제 1 금속화층으로 형성된 제 1 접속 웨브를 통하여 상기 제 1 광역 도체 트랙에 접속되고 상기 제 1 금속화층으로 형성된 제 2 접속 웨브를 통하여 상기 제 2 광역 도체 트랙에 접속되는 것이 유리하다는 것이 판명되었다.The first metallization layer also has a connecting conductor track, the second region having at least one first wide area conductor track and at least one second wide area conductor track, wherein the connecting conductor track has the first and second tracks. At substantially the same distance from the wide conductor tracks, wherein the connection tracks are connected to the first wide conductor tracks through a first connecting web formed of the first metallization layer and through a second connecting web formed of the first metallization layer. It has proved advantageous to be connected to said second wide conductor track.

또한, 구리가 높은 전기전도성을 갖기 때문에 제 1 금속층은 구리로 구성되는 것이 유리하다는 것이 판명되었다.It has also been found that it is advantageous for the first metal layer to consist of copper because copper has high electrical conductivity.

또한, 상기 방법은 상기 적어도 하나의 전력반도체 부품을 상기 제 1 금속층에 접속하거나 또는 상기 제 1 금속층 상에 제 2 금속층이 배치된 경우는 상기 제 1 금속층 상에 배치된 상기 제 2 금속층에 접속하며, 적어도 하나의 집속회로를 상기 협역 도체 트랙에 접속하거나 또는 상기 협역 도체 트랙 상에 제 2 금속층이 배치된 경우는 상기 협역 도체 트랙 상에 배치된 상기 제 2 금속층에 접속하는 단계를 포함하는 것이 유리하다는 것이 판명되었는데, 이는 전력반도체 모듈이 이렇게 간단한 방식으로 제조될 수 있기 때문이다.In addition, the method connects the at least one power semiconductor component to the first metal layer or, if the second metal layer is disposed on the first metal layer, to the second metal layer disposed on the first metal layer. Connecting at least one focusing circuit to the narrow conductor track or, if a second metal layer is disposed on the narrow conductor track, to the second metal layer disposed on the narrow conductor track. It has been found that the power semiconductor module can be manufactured in this simple manner.

또한, 전력반도체 모듈의 경우에 예를 들어 신터링 또는 솔더링 접속 같은 응집성 접속이 통상적인 접속을 구성하기 때문에 상기 각각의 접속 공정은 응집 방식으로, 구체적으로는 신터링 또는 솔더링 접속에 의해 이루어지는 것이 유리하다는 것이 판명되었다.Furthermore, in the case of power semiconductor modules, since the coherent connection such as, for example, sintering or soldering connection constitutes a conventional connection, it is advantageous that each of the above connection processes is made in a cohesive manner, specifically by sintering or soldering connection. It turned out.

또한, 적어도 하나의 전력반도체 부품이 기판 상에 배치되어 제 1 금속층에 전기전도적으로 접속되고, 적어도 하나의 집적회로가 기판 상에 배치되어 협역 도체 트랙에 전기전도적으로 접속되는 것이 유리하다는 것이 판명되었다. 그 결과 특히 신뢰할만한 전력반도체 모듈이 된다.It is also advantageous if at least one power semiconductor component is disposed on the substrate and electrically conductively connected to the first metal layer, and at least one integrated circuit is disposed on the substrate and electrically conductively connected to the narrow conductor track. It turned out. The result is a particularly reliable power semiconductor module.

본 발명의 예시적인 실시형태들이 도면에 도시되어 있으며 이하에 보다 상세하게 설명되어 있다.Exemplary embodiments of the invention are shown in the drawings and described in more detail below.

도 1은 본 발명에 따른 방법 단계가 실시된 후의 기판 블랭크를 개략단면도의 형태로 나타낸다.
도 2는 추가의 방법 단계가 실시된 후의 기판 블랭크를 개략단면도의 형태로 나타낸다.
도 3은 추가의 방법 단계가 실시된 후의 기판 블랭크를 개략단면도의 형태로 나타낸다.
도 4는 추가의 방법 단계가 실시된 후의 본 발명에 따른 기판을 개략단면도의 형태로 나타낸다.
도 5는 본 발명에 따른 방법 단계가 실시된 후의 기판 블랭크를 기판 블랭크의 위에서 보는 평면도 형태로 나타낸다.
도 6은 방법 단계가 실시된 후의 기판 블랭크의 다른 실시형태를 기판 블랭크의 위에서 보는 평면도 형태로 나타낸다.
도 7은 방법 단계가 실시된 후의 기판 블랭크의 또 다른 실시형태를 기판 블랭크의 위에서 보는 평면도 형태로 나타낸다.
도 8은 또 다른 방법 단계가 실시된 후의 본 발명에 따른 기판의 또 다른 실시형태를 개략단면도의 형태로 나타낸다.
도 9는 본 발명에 따른 전력반도체 모듈을 개략단면도의 형태로 나타낸다.
도 10은 본 발명에 따른 또 다른 전력반도체 모듈을 개략단면도의 형태로 나타낸다.1 shows the substrate blank in the form of a schematic cross section after the method step according to the invention has been carried out.
2 shows the substrate blank in the form of a schematic cross section after further method steps have been carried out.
3 shows the substrate blank in the form of a schematic cross section after further method steps have been carried out.
4 shows the substrate according to the invention in the form of a schematic cross section after further method steps have been carried out.
5 shows the substrate blank in plan view from above of the substrate blank after the method step according to the invention has been carried out.
6 shows another embodiment of the substrate blank after the method steps have been carried out in plan view from above of the substrate blank.
7 shows another embodiment of a substrate blank after the method steps have been carried out in plan view from above of the substrate blank.
8 shows another embodiment of a substrate according to the invention in the form of a schematic cross section after another method step has been carried out.
9 shows a power semiconductor module according to the invention in the form of a schematic cross-sectional view.
10 shows another power semiconductor module according to the invention in the form of a schematic cross-sectional view.

제 1 방법 단계는 전기적 비전도성 절연재료체(1)를 제공하는 것을 수반한다. 도 1은 본 발명에 따른 또 다른 방법 단계가 실시된 후의 기판 블랭크(7a)를 개략단면도의 형태로 도시한다. 도 5는 기판 블랭크(7a)의 위로부터 본 도 1과 관련된 개략도를 도시한다. 이 방법 단계는 절연재료체(1)의 제 1 측면(15a) 상에 일정 구조의 전기전도성 제 1 금속화층(2a)을 적용하는 것을 수반하는데, 제 1 금속화층(2a)은 제 1 및 제 2 영역을 갖고, 제 1 영역(22a)은 좁은 도체 트랙(21)을 갖고 제 2 영역(22b)은 적어도 하나의 넓은 도체 트랙을 갖는다. 본 예시적 실시형태와 관련하여, 제 2 영역(22b)은 제 1 광역 도체 트랙(20a) 및 제 2 광역 도체 트랙(20b)을 갖는다. 명료하게 하기 위해 도 1 및 도 5d에서는 단지 하나의 협역 도체 트랙에만 부호가 제공된다. 이때 협역 도체 트랙은 단지 도 5의 도시에 표시되어 있으며 당연히 제 1 영역(22a)으로부터 연장되어 예를 들어 제 2 영역(22b)으로 연장될 수 있음을 알아야 한다. 또한 이때 광역 도체 트랙은 마찬가지로 단지 도 5의 도시에 표시되어 있으며 당연히 제 2 영역(22b)으로부터 연장될 수 있음을 알아야 한다.The first method step involves providing an electrically nonconductive insulating material 1. 1 shows the substrate blank 7a in the form of a schematic cross section after another method step according to the invention has been carried out. FIG. 5 shows a schematic view in connection with FIG. 1 seen from above the substrate blank 7a. This method step involves applying an electrically conductive first metallization layer 2a of a predetermined structure on the first side 15a of the insulating material 1, wherein the first metallization layer 2a is formed of the first and the first layers. It has two regions, the first region 22a has a narrow conductor track 21 and the second region 22b has at least one wide conductor track. In connection with the present exemplary embodiment, the second region 22b has a first wide conductor track 20a and a second wide conductor track 20b. For clarity, only one narrow conductor conductor track is given a sign in FIGS. 1 and 5D. It should be noted that the narrow conductor track is only shown in the illustration of FIG. 5 and may naturally extend from the first region 22a to, for example, the second region 22b. It should also be appreciated that the wide conductor track is likewise only shown in the illustration of FIG. 5 and may naturally extend from the second region 22b.

광역 도체 트랙은 바람직하게는 적어도 3000 μm의 폭(b), 구체적으로 적어도 4000 μm의 폭을 갖는다. 협역 도체 트랙은 바람직하게는 100 μm 내지 1000 μm의 폭, 구체적으로 100 μm 내지 300 μm의 폭을 갖는다.The wide conductor tracks preferably have a width b of at least 3000 μm, in particular at least 4000 μm. The narrow conductor tracks preferably have a width of 100 μm to 1000 μm, specifically 100 μm to 300 μm.

본 예시적 실시형태와 관련하여, 이 방법 단계는 또한 절연재료체(1)의 제 2 측면(15b)에 제 2 금속화층(2b)을 전해방식으로 적용하는 것을 수반하는데, 상기 제 2 측면은 절연재료체(1)의 제 1 측면(15a)의 반대측에 배치되어 있다. 이렇게 절연재료체(1)는 제 1 금속화층(2a)과 제 2 금속화층(2b) 사이에 배치된다. 절연재료체(1)는 예를 들어 Al2O3 또는 AlN 같은 세라믹으로 구성될 수 있으며, 바람직하게는 300 μm 내지 1000 μm의 두께를 갖는다. 금속화층(2a, 2b)은 예를 들어 실질적으로 구리 및/또는 은 또는 구리합금 및/또는 은합금으로 구성될 수 있다. 제 1 금속화층(2a)은 협역 도체 트랙 및 광역 도체 트랙의 원하는 코스에 따라서 구현된 구조를 갖는다. 따라서 본 예시적 실시형태와 관련하여, 제 1 금속화층(2a)은 예를 들어 도체 트랙의 상호 경계를 정하는 중단부(4, 4')를 갖는다. 제 2 금속화층(2b)은 바람직하게는 일정 구조를 갖지 않지만 마찬가지로 일정 구조 형태로 구현될 수도 있다.In connection with the present exemplary embodiment, this method step also involves applying a second metallization layer 2b to the second side 15b of the insulating material 1 in an electrolytic manner, which second side It is arrange | positioned on the opposite side to the 1st side surface 15a of the insulating material body 1. As shown in FIG. In this way, the insulating material 1 is disposed between the first metallization layer 2a and the second metallization layer 2b. The insulating material 1 may be made of a ceramic, for example Al 2 O 3 or AlN, and preferably has a thickness of 300 μm to 1000 μm. The metallization layers 2a, 2b may for example consist essentially of copper and / or silver or copper alloys and / or silver alloys. The first metallization layer 2a has a structure implemented according to the desired course of the narrow conductor track and the wide conductor track. Thus, in connection with the present exemplary embodiment, the first metallization layer 2a has, for example, interruptions 4, 4 ′ delimiting the conductor tracks. The second metallization layer 2b preferably does not have a predetermined structure but may also be embodied in a predetermined structure form.

제 1 및 제 2 금속화층(2a, 2b)은 바람직하게는 1 μm 내지 30 μm의 두께를 갖는데, 제 1 및 제 2 금속화층(2a, 2b)은 서로 다른 두께를 가질 수 있다.The first and second metallization layers 2a, 2b preferably have a thickness of 1 μm to 30 μm, and the first and second metallization layers 2a, 2b may have different thicknesses.

제 1 및 제 2 금속화층을 절연재료체(1)의 제 1 및 제 2 측면에 적용하는 공정은 바람직하게는 먼저 금속화층을 제공하려는 위치에서 예를 들어 구리 및/또는 은 함유 입자 및 용매를 함유하는 금속화 페이스트를 절연재료체(1)의 제 1 및 제 2 측면(15a, 15b)에 적용한 다음에 금속화층을 예를 들어 180℃에서 건조한 후에 바람직하게는 진공하의 노내에서 바람직하게는 대략 1000℃까지 가열하고 이렇게 소성하는 과정에 의해 이루어진다.The process of applying the first and second metallization layers to the first and second side surfaces of the insulating material 1 preferably comprises, for example, copper and / or silver-containing particles and a solvent at a position to provide the metallization layer first. The metallization paste containing is applied to the first and second side surfaces 15a and 15b of the insulating material 1 and then the metallization layer is dried at, for example, 180 ° C., preferably in a furnace, preferably under vacuum. Heating to 1000 ° C. and firing.

이때 도 1 내지 도 10은 개략도로서, 구체적으로 층 두께는 일정한 축척 방식으로 도시되어 있지 않음을 알아야 한다.1 to 10 are schematic views, in particular, it should be understood that the layer thickness is not shown in a constant scale manner.

도 2는 본 예시적 실시형태와 관련하여 또 다른 방법 단계가 실시된 후의 기판 블랭크(7a)를 개략단면도의 형태로 도시한다. 이 방법 단계는 전기적으로 비전도성인 레지스트층(3)을 협역 도체 트랙(21)에 적용하는 것을 수반한다. 레지스트층(3)은 바람직하게는 5 μm 내지 300 μm의 두께를 갖는다.2 shows, in schematic sectional view, the substrate blank 7a after another method step has been carried out in connection with the present exemplary embodiment. This method step involves applying an electrically nonconductive resist layer 3 to the narrow conductor track 21. The resist layer 3 preferably has a thickness of 5 μm to 300 μm.

도 3은 또 다른 방법 단계가 실시된 후의 기판 블랭크(7a)를 개략단면도의 형태로 도시한다. 이 방법 단계는 적어도 하나의 광역 도체 트랙 상에, 즉 본 예시적 실시형태와 관련해서는 제 1 및 제 2 광역 도체 트랙(20a, 20b) 상에 제 1 금속층(5)을 전착(electrolytical deposition)하는 것을 수반한다. 또한 본 예시적 실시형태와 관련하여 제 3 금속층(6)은 제 2 금속화층(2b) 상에 전착된다. 이를 위해, 기판 블랭크(7a)가 전기도금액으로 채워진 용기 속에 침지되고, 제 1 및 제 2 금속화층(2a, 2b)이 전원의 음극에 전기전도적으로 접속되고, 전기도금액 속에 배치된 전극이 전원의 양극에 전기전도적으로 접속되므로, 전류가 흐르기 시작하여 제 1 금속층(5)이 제 2 금속화층(2b) 상에 피착된다. 레지스트층(3)은 협역 도체 트랙(21) 상에 제 1 금속층이 전착되는 것을 방지한다. 다른 방법으로서, 레지스트층(3)을 적용하는 것을 생략하고, 광역 도체 트랙과 존재하는 경우에는 추가로 제 2 금속화층(2b)이 전원의 음극에 전기전도적으로 접속되게 하여 협역 도체 트랙(21) 상에 제 1 금속층이 전착되지 않게 할 수도 있다. 이 경우, 본 예시적 실시형태와 관련하여 전기도금액은 구리이온을 함유하므로, 제 1 및 제 3 금속층(5, 6)은 본 예시적 실시형태에서 구리로 구성된다.3 shows the substrate blank 7a in the form of a schematic cross section after another method step has been carried out. This method step comprises the steps of electrolytical deposition of the first metal layer 5 on at least one wide conductor track, ie on the first and second wide conductor tracks 20a, 20b in connection with the present exemplary embodiment. Entails. Also in connection with the present exemplary embodiment, the third metal layer 6 is electrodeposited on the second metallization layer 2b. For this purpose, the substrate blank 7a is immersed in a container filled with the electroplating solution, and the first and second metallization layers 2a and 2b are electrically conductively connected to the cathode of the power supply, and are disposed in the electroplating solution. Since it is electrically conductively connected to the anode of this power supply, current begins to flow, and the first metal layer 5 is deposited on the second metallization layer 2b. The resist layer 3 prevents the first metal layer from being electrodeposited on the narrow conductor track 21. Alternatively, the application of the resist layer 3 is omitted, and if present with the wide conductor track, further the second metallization layer 2b is electrically conductively connected to the cathode of the power supply so that the narrow conductor track 21 is provided. It is also possible to prevent the first metal layer from being electrodeposited on). In this case, since the electroplating solution contains copper ions in connection with the present exemplary embodiment, the first and third metal layers 5 and 6 are made of copper in the present exemplary embodiment.

제 1 및 제 3 금속층(5, 6)은 바람직하게는 100 μm 내지 500 μm의 두께를 갖는다. 제 1 및 제 3 금속층(5, 6)의 두께는 반드시 동일할 필요는 없다. 본 예시적 실시형태에서, 제 3 금속층(6)의 두께는 제 1 금속층(5)의 두께보다 작으며, 전착중에 제 3 금속층(6)이 원하는 두께를 얻었을 때, 제 2 금속화층(2b)의 전원에 대한 전기적 접속이 차단되므로, 또 다른 전착중에는 제 1 금속층(5)이 원하는 두께를 얻을 때까지 제 1 금속층(5)만이 성장한다.The first and third metal layers 5, 6 preferably have a thickness of 100 μm to 500 μm. The thicknesses of the first and third metal layers 5 and 6 need not necessarily be the same. In the present exemplary embodiment, the thickness of the third metal layer 6 is smaller than the thickness of the first metal layer 5, and when the third metal layer 6 obtains the desired thickness during electrodeposition, the second metallization layer 2b Since the electrical connection to the power source of the Ns) is cut off, only the first metal layer 5 grows during another electrodeposition until the first metal layer 5 obtains the desired thickness.

그러나 서로 다른 피착 높이를 얻기 위한 또 다른 방법도 가능하며, 따라서 예를 들어 제 3 금속층(6)이 원하는 두께를 얻은 후에 전착을 차단하고 전기적으로 비전도성인 레지스트를 제 3 금속층(6)에 적용한 다음에 제 2 금속층(5)이 원하는 높이(h)를 가질 때까지 전착을 계속하게 되는데, 여기서 제 3 금속층(6)에 적용된 레지스트 때문에 제 3 금속층(6)은 이 경우에 더 이상 성장하지 않는다.However, another method for obtaining different deposition heights is possible, so that, for example, after the third metal layer 6 has obtained the desired thickness, the electrodeposition is blocked and an electrically non-conductive resist is applied to the third metal layer 6. The electrodeposition is then continued until the second metal layer 5 has the desired height h, where the third metal layer 6 no longer grows in this case because of the resist applied to the third metal layer 6. .

광역 도체 트랙(20a, 20b) 상에 배치된 제 1 금속층(5)은 도체 트랙(20a, 20b)을 보강하므로, 도체 트랙을 발생시키는데, 이 도체 트랙은 부하 전류를 운반할 수 있으며, 이 도체 트랙을 통하여 해당의 높은 전류 강도를 갖는 부하 전류가 흐를 수 있다. 부하 전류를 운반할 수 있는 도체 트랙에는 도 3에서 부호 25가 부여되어 있다. 이 경우, 부하 전류를 운반할 수 있는 도체 트랙(25)은 도체 트랙(20a)과 도체 트랙(20a) 상에 배치된 제 1 금속층(5)으로 구성된다.The first metal layer 5 disposed on the wide conductor tracks 20a and 20b reinforces the conductor tracks 20a and 20b and thus generates a conductor track, which can carry a load current, which conductor A load current with a corresponding high current intensity can flow through the track. Conductor tracks capable of carrying a load current are indicated by reference numeral 25 in FIG. 3. In this case, the conductor track 25 capable of carrying the load current is composed of the conductor track 20a and the first metal layer 5 disposed on the conductor track 20a.

광역 도체 트랙 상에 제 1 금속층을 전착하는 동안에는 광역 도체 트랙들이 제 1 금속화층을 통하여 서로 접속되는 것이 유리한데, 이는 전착중에는 각 광역 도체 트랙이 광역 도체 트랙에 각각 할당된 전선을 통해 전원의 음극에 전기전도적으로 접속될 필요가 없기 때문이다.During electrodeposition of the first metal layer on the wide conductor tracks, it is advantageous for the wide conductor tracks to be connected to each other via the first metallization layer, during which the respective wide conductor tracks are respectively cathodic of the power supply via wires assigned to the wide conductor tracks. This is because it does not need to be electrically conductively connected to the.

따라서, 도 6에 도시한 바와 같이, 바람직하게는, 제 1 금속화층(2a)은 접속 도체 트랙(8)을 갖고, 도 6에서 접속 도체 트랙(8)은 제 1 금속화층(2a)으로 형성된 제 1 개수의 전기전도성의 제 1 접속 웨브(9)를 통해 제 1 광역 도체 트랙(20a)에 접속되고 제 1 광역 접속 트랙(20a)은 제 1 금속화층(2a)으로 형성된 제 2 개수의 전기전도성의 제 2 접속 웨브(9')를 통하여 제 2 광역 도체 트랙(20b)에 접속되는데, 여기서 접속 웨브(9)의 각 개수 및/또는 접속 웨브(9)의 각 폭(c)은 각 광역 도체 트랙과 접속 도체 트랙(8) 사이의 거리에 따라서 달라지며, 그 거리가 증가함에 따라서 증가한다. 본 예시적 실시형태의 경우에, 제 1 개수는 "1"이고, 제 2 개수는 "2"이며, 모든 접속 웨브(9)는 균일한 폭(c)을 갖는다.Thus, as shown in FIG. 6, preferably, the first metallization layer 2a has a connecting conductor track 8, and in FIG. 6 the connecting conductor track 8 is formed of the first metallization layer 2a. A second number of electricity is formed through the first number of electrically conductive first connecting webs 9 connected to the first wide conductor track 20a and the first wide connection track 20a is formed of the first metallization layer 2a. It is connected to the second wide conductor track 20b via a conductive second connecting web 9 ', where each number of connecting webs 9 and / or each width c of the connecting web 9 is each wide area. It depends on the distance between the conductor track and the connecting conductor track 8 and increases as the distance increases. In the case of the present exemplary embodiment, the first number is "1", the second number is "2", and all the connection webs 9 have a uniform width c.

대안으로서, 도 7에 도시한 바와 같이 접속 도체 트랙(8)은 제 1 및 제 2 광역 도체 트랙(20a, 20b)으로부터 실질적으로 동일한 거리(a), 구체적으로 동일한 거리(a)에 있을 수 있는데, 여기서 접속 웨브(8)는 제 1 금속화층(2a)으로 형성된 제 1 접속 웨브(9)를 통하여 제 1 광역 도체 트랙(20a)에 접속되고 제 1 금속화층(2a)으로 형성된 제 2 접속 웨브(9')를 통해 제 2 광역 도체 트랙(20b)에 접속된다. 제 1 및 제 2 접속 웨브(9, 9')는 실질적으로 동일한 길이, 구체적으로 동일한 길이를 갖는다.Alternatively, as shown in FIG. 7, the connecting conductor track 8 may be at substantially the same distance a, specifically the same distance a, from the first and second wide area conductor tracks 20a, 20b. Where the connecting web 8 is connected to the first wide conductor track 20a via the first connecting web 9 formed of the first metallization layer 2a and the second connecting web formed of the first metallization layer 2a. It is connected to the second wide conductor track 20b via 9 '. The first and second connecting webs 9, 9 ′ have substantially the same length, in particular the same length.

도 6 및 도 7에 도시된 본 발명의 유리한 실시형태들은 전착중에 제 1 및 제 2 광역 도체 트랙(20a, 20b) 상의 제 1 금속층(5)의 실질적으로 균일한 두께를 가능하게 한다.Advantageous embodiments of the invention shown in FIGS. 6 and 7 allow for a substantially uniform thickness of the first metal layer 5 on the first and second wide conductor tracks 20a, 20b during electrodeposition.

접속 도체 트랙 및/또는 접속 웨브는 바람직하게는 제 1 금속층의 전착 전에 전기적으로 비전도성인 레지스트로 덮이므로, 접속 도체 트랙 및 접속 웨브 상의 전착중에는 제 1 금속층이 피착되지 않는다.The connecting conductor track and / or connecting web is preferably covered with an electrically non-conductive resist prior to electrodeposition of the first metal layer, so that the first metal layer is not deposited during electrodeposition on the connecting conductor track and the connecting web.

본 예시적 실시형태와 관련된 협역 도체 트랙(21)에 적용된 레지스트층(3)은 역시 본 예시적 실시형태의 제 1 금속층의 전착후에 제거된다. 도 4는 이 단계가 실시된 후의 본 발명에 따른 기판(7)을 보여준다.The resist layer 3 applied to the narrow conductor track 21 related to the present exemplary embodiment is also removed after electrodeposition of the first metal layer of the present exemplary embodiment. 4 shows a substrate 7 according to the invention after this step has been carried out.

본 예시적 실시형태와 관련하여, 그 후에는 도 8에 도시한 바와 같이, 제 2 금속층(10)이 협역 도체 트랙(21) 및 제 1 금속층(5) 상에 그리고 제 3 금속층(6) 상에 전착된다. 제 2 금속층(10)은 바람직하게는 은으로 구성된다. 제 2 금속층(10)은 바람직하게는 제 1 및 제 3 금속층 그리고 협혁 도체 트랙(21)에 대한 보호층으로서 그리고/또는 신터링 또는 솔더링 접속용 접착 접속층으로서 작용한다. 제 2 금속층(10)은 바람직하게는 0.1 μm 내지 10 μm의 두께를 갖는다. 이때 제 2 금속층(10)은 반드시 제 1 금속층(5), 협역 도체 트랙(21) 또는 제 3 금속층(6) 적용될 필요가 없다는 것을 분명히 알아야 한다.In connection with this exemplary embodiment, thereafter, as shown in FIG. 8, the second metal layer 10 is on the narrow conductor track 21 and the first metal layer 5 and on the third metal layer 6. Electrodeposited. The second metal layer 10 is preferably composed of silver. The second metal layer 10 preferably acts as a protective layer for the first and third metal layers and the narrow conductor tracks 21 and / or as an adhesive connection layer for sintering or soldering connections. The second metal layer 10 preferably has a thickness of 0.1 μm to 10 μm. It should be clearly understood that the second metal layer 10 does not necessarily have to be applied to the first metal layer 5, the narrow conductor track 21 or the third metal layer 6.

또한, 이때 제 2 금속층(10)을 예를 들어 협역 도체 트랙(21) 상에만 전착하려고 하는 경우, 제 1 및 제 3 금속층(5, 6)은 제 2 금속층(10)의 전착 전에 전기절연성 레지스트로 덮여서 제 2 금속층(10)이 협역 도체 트랙(21) 상에만 전착될 수 있다는 것을 알아야 한다.In addition, in this case, when the second metal layer 10 is to be electrodeposited only on the narrow conductor track 21, for example, the first and third metal layers 5 and 6 may be electrically insulating resist before electrodeposition of the second metal layer 10. It should be appreciated that the second metal layer 10 can be electrodeposited only on the narrow conductor track 21 by covering with.

또한 제 2 금속층(10)을 제 1 금속층(5) 상에만 전착하려고 하는 경우, 협역 도체 트랙(21) 및 제 3 금속층(6)이 제 2 금속층(10)의 전착 전에 전기절연성 레지스트로 덮여서 제 2 금속층(10)이 제 1 금속층(5) 상에만 전착될 수 있음을 알아야 한다.In addition, when attempting to electrodeposit the second metal layer 10 only on the first metal layer 5, the narrow conductor track 21 and the third metal layer 6 are covered with an electrically insulating resist before electrodeposition of the second metal layer 10. Note that the second metal layer 10 can be electrodeposited only on the first metal layer 5.

제 2 금속층(10)으로 피복되지 않아야 하는 요소들은 이 경우에 제 2 금속층(10)의 전착 전에 전기절연성 레지스트로 피복된다.Elements that should not be covered with the second metal layer 10 are in this case covered with an electrically insulating resist before electrodeposition of the second metal layer 10.

도 8은 제 2 금속층(10)의 전착 후의 기판(7)을 보여준다.8 shows the substrate 7 after electrodeposition of the second metal layer 10.

그 후, 바람직하게는 예를 들어 접속 웨브의 기계적 제거에 의해 절연재료체(1)로부터 접속 웨브가 제거된다. 제 1 금속층(5)의 전착 및 적절한 경우에 실시되는 제 2 금속층(10)의 전착 전에 접속 웨브가 전기절연성 레지스트로 피복되지 않았다면, 접속 웨브가 접속 웨브 상에 배치된 제 1 금속층(5) 그리고 적절한 경우 접속 웨브의 제 1 금속층(5) 상에 배치된 제 2 금속층(10)을 포함하여 예를 들어 접속 웨브의 기계적 제거에 의해 제거된다.Thereafter, the connecting web is preferably removed from the insulating material 1, for example, by mechanical removal of the connecting web. The first metal layer 5 disposed on the connecting web, if the connecting web is not covered with an electrically insulating resist prior to electrodeposition of the first metal layer 5 and electrodeposition of the second metal layer 10 carried out where appropriate; Where appropriate, a second metal layer 10 disposed on the first metal layer 5 of the connecting web is removed, for example by mechanical removal of the connecting web.

본 발명에 따른 전력반도체 모듈(26)을 제조하기 위해서, 그 후에 도 9에 도시한 또 다른 방법 단계는 적어도 하나의 전력반도체 부품을 제 1 금속층(5)에 접속하거나 또는 제 2 금속층(10)이 도 9에 따른 예시적 실시형태에서처럼 제 1 금속층(5) 상에 배치되어 있는 경우는 제 1 금속층(5) 상에 배치된 제 2 금속층(10)에 접속하거나 또는 제 2 금속층(10)이 본 예시적 실시형태에서처럼 협역 도체 트랙(21)상에 존재하는 경우는 협역 도체 트랙(21) 상에 배치된 제 2 금속층(10)에 접속하는 것을 수반한다. 본 예시적 실시형태와 관련하여, 예로서 IGBT로서 구현된 제 1 전력반도체 부품(18), 예로서 다이오드로서 구현된 제 2 전력반도체 부품(19)은 제 2 금속층(10)에 접속된다. 이 경우, 적어도 하나의 전력반도체 부품을 접속하는 것은 제 1 부분 방법 단계에서 실시되며, 집적회로(17)를 접속하는 것은 제 2 부분 방법 단계에서 실시된다. 이 경우, 제 1 부분 방법 단계는 제 2 부분 방법 단계 전에, 제 2 부분 방법 단계와 동시에, 또는 제 2 부분 방법 단계 후에 실시될 수 있다.In order to manufacture the power semiconductor module 26 according to the invention, another method step, which is then shown in FIG. 9, connects at least one power semiconductor component to the first metal layer 5 or the second metal layer 10. If it is arranged on the first metal layer 5 as in the exemplary embodiment according to FIG. 9, the second metal layer 10 or the second metal layer 10 is connected to the second metal layer 10. When present on the narrow conductor track 21 as in this exemplary embodiment, it involves connecting to the second metal layer 10 disposed on the narrow conductor track 21. In connection with the present exemplary embodiment, a first power semiconductor component 18, implemented as an example IGBT, for example a second power semiconductor component 19, implemented as a diode, is connected to the second metal layer 10. In this case, connecting at least one power semiconductor component is carried out in the first partial method step, and connecting the integrated circuit 17 is carried out in the second partial method step. In this case, the first partial method step may be carried out before the second partial method step, simultaneously with the second partial method step, or after the second partial method step.

본 예시적 실시형태와 관련하여, 이 경우 도 9에 따라서 제 1 금속층(5) 상에 제 2 금속층(10)과 함께 배치된 제 1 전력반도체 부품(18) 및 제 2 전력반도체 부품(19)은 신터링 또는 솔더링 접속에 의해 서로 접속되므로, 신터링층 또는 솔더링층(14)은 전력반도체 부품(18, 19)과 제 1 금속층(15) 사이에 배치된다. 또한 본 예시적 실시형태와 관련하여, 협역 도체 트랙 상에 접속핀(16)을 통하여 제 2 금속층(10)과 함께 배치된 집적회로(17)는 신터링 또는 솔더링 접속에 의해 서로 접속되므로, 신터링층 또는 솔더링층(14')이 집적회로(17)와 제 2 금속층(10) 사이에 배치된다. 이 경우, 각각의 신터링층은 바람직하게는 적어도 실질적으로 은으로 구성되고, 각각의 솔더링층은 적어도 실질적으로 주석으로 구성된다.In connection with the present exemplary embodiment, in this case the first power semiconductor component 18 and the second power semiconductor component 19 disposed together with the second metal layer 10 on the first metal layer 5 according to FIG. 9. Since the silver are connected to each other by sintering or soldering connection, the sintering layer or soldering layer 14 is disposed between the power semiconductor components 18 and 19 and the first metal layer 15. Also in connection with the present exemplary embodiment, the integrated circuits 17 disposed together with the second metal layer 10 via the connecting pins 16 on the narrow conductor tracks are connected to each other by sintering or soldering connections, so that A terminating layer or soldering layer 14 ′ is disposed between the integrated circuit 17 and the second metal layer 10. In this case, each sintering layer is preferably composed of at least substantially silver, and each soldering layer is composed of at least substantially tin.

도 10은 도 9에 따른 본 발명의 예시적 실시형태에 실질적으로 해당하는 본 발명의 또 다른 예시적 실시형태를 도시하는데, 도 9에 따른 예시적 실시형태와는 대조적으로 도 10에 따른 예시적 실시형태에서는 제 1 금속층(5)이 제 2 금속층(10)으로 피복되지 않으므로, 제 1 전력반도체 부품(18) 및 제 2 전력반도체 부품(19)이 예를 들어 신터링 또는 솔더링 접합에 의해 제 1 금속층(5)에 접속된다.FIG. 10 shows another exemplary embodiment of the invention substantially corresponding to the exemplary embodiment of the invention according to FIG. 9, in contrast to the exemplary embodiment according to FIG. 9. In the embodiment, since the first metal layer 5 is not covered with the second metal layer 10, the first power semiconductor component 18 and the second power semiconductor component 19 are formed by, for example, sintering or soldering bonding. 1 is connected to the metal layer 5.

도 9 및 도 10에 따른 예시적 실시형태에 있어서, 전력반도체 부품(18, 19)은 기판(7) 상에 배치되어 제 1 금속층(5)에 전기전도적으로 접속되며, 집적회로(17)는 기판(7) 상에 배치되어 도체 트랙(21)에 전기전도적으로 접속된다. 이 경우, 각각의 전기전도성 접속은, 신터링층 또는 솔더링층(14)을 통해, 그리고 추가적으로 존재하는 경우는 제 2 금속층(10)을 통해, 그리고 경우에 따라서 적어도 하나의 추가의 금속층이 제 2 금속층(10) 상에 배치되는 경우는 상기 적어도 하나의 추가의 금속층을 통하여 이루어진다.In the exemplary embodiment according to FIGS. 9 and 10, the power semiconductor components 18, 19 are disposed on the substrate 7 and electrically conductively connected to the first metal layer 5, and the integrated circuit 17. Is disposed on the substrate 7 and is electrically conductively connected to the conductor track 21. In this case, each electrically conductive connection is via the sintering layer or the soldering layer 14 and, if present, additionally through the second metal layer 10, and optionally at least one additional metal layer. When disposed on the metal layer 10 is made through the at least one additional metal layer.

이때, 전술한 바와 같이, 적어도 하나의 추가의 금속층도 추가적으로 제 2 금속층 상에 배치될 수 있는데, 본 발명의 의미 내에서 적어도 하나의 전력반도체 부품 및/또는 적어도 하나의 집적회로를 적어도 하나의 추가의 금속층에 접속한다는 것은 적어도 하나의 전력반도체 부품 및/또는 적어도 하나의 집적회로를 제 2 금속층에 접속하는 것을 의미하는 것으로 이해하여야 한다.At this time, as described above, at least one additional metal layer may additionally be disposed on the second metal layer, wherein at least one power semiconductor component and / or at least one integrated circuit are added within the meaning of the present invention. Connecting to the metal layer of is to be understood to mean connecting at least one power semiconductor component and / or at least one integrated circuit to the second metal layer.

또한, 이때 구체적으로 신터링 접속의 경우에 각각 접속될 두 개의 요소를 접속하는 공정의 일부로서, 접속될 두 개의 요소에는 각각의 접착 접속층이 제공될 수 있는데, 이 접착 접속층은 예를 들어 적어도 실질적으로 은으로 구성될 수 있으며, 그 요소의 측면들은 서로 접속되어야 하는 것이다. 이 경우, 서로 접속될 각각의 요소는 반드시 전착에 의한 접착 접속층을 구비할 필요는 없다.Also, specifically as part of the process of connecting two elements to be connected respectively in the case of a sintered connection, the two elements to be connected may be provided with respective adhesive connection layers, for example, It may consist at least substantially of silver, with the sides of the elements being connected to each other. In this case, each element to be connected to each other does not necessarily have to have an adhesive connection layer by electrodeposition.

이때 도면에서 동일한 요소들은 동일한 부호가 부여되어 있음을 알아야 한다.
In this case, it should be understood that the same elements are denoted by the same reference numerals.

Claims (16)

적어도 하나의 전력반도체 부품(18, 19)용 기판(7)의 제조방법에 있어서,
a) 전기적으로 비전도성인 절연재료체(1)를 제공하는 단계,
b) 일정 구조의 전기적으로 전도성인 제 1 금속화층(2a)을 상기 절연재료체(1)의 제 1 측면(15a) 상에 적용하는 단계로서, 상기 제 1 금속화층(2a)은 제 1 및 제 2 영역(22a, 22b)을 가지며, 제 1 영역(22a)은 협역 도체 트랙(21)을 가지고 제 2 영역(22b)은 적어도 하나의 광역 도체 트랙(20a, 20b)을 갖는 단계, 및
c) 상기 적어도 하나의 광역 도체 트랙(20a, 20b) 상에 제 1 금속층(5)을 전착하는 단계를 포함하는
방법.In the method of manufacturing the substrate 7 for at least one power semiconductor component (18, 19),
a) providing an electrically nonconductive insulating material 1,
b) applying an electrically conductive first metallization layer 2a having a predetermined structure on the first side surface 15a of the insulating material 1, wherein the first metallization layer 2a is formed of the first and second layers. Having second regions 22a, 22b, first region 22a having narrow conductor tracks 21 and second region 22b having at least one wide conductor tracks 20a, 20b, and
c) electrodepositing a first metal layer 5 on said at least one wide area conductor track 20a, 20b.
Way. 제 1 항에 있어서, 상기 b) 단계와 c) 단계 사이에, 전기적으로 비전도성인 레지스트층(3)이 상기 협역 도체 트랙(21)에 적용되고,
상기 c) 단계 후에, 상기 전기적으로 비전도성인 레지스트층(3)이 제거되는
방법.The method of claim 1, wherein between steps b) and c), an electrically nonconductive resist layer 3 is applied to the narrow conductor track 21,
After step c), the electrically nonconductive resist layer 3 is removed.
Way. 제 1 항 또는 제 2 항에 있어서, 제 2 금속층(10)을 상기 협역 도체 트랙(21) 및/또는 제 1 금속층(5) 상에 전착하는 단계를 더 포함하는
방법.The method of claim 1 or 2, further comprising electrodepositing a second metal layer (10) on the narrow conductor track (21) and / or the first metal layer (5).
Way. 제 1 항 내지 제 3 항 중의 한 항에 있어서, 상기 적어도 하나의 광역 도체 트랙(20a)은 적어도 3000 μm의 폭(b)을 갖는
방법.4. The at least one wide conductor track 20a according to any one of the preceding claims has a width b of at least 3000 μm.
Way. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 협역 도체 트랙(21)은 100 μm 내지 1000 μm의 폭(b')을 갖는
방법.The narrow conductor conductor track 21 has a width b 'of between 100 μm and 1000 μm.
Way. 제 1 항 내지 제 5 항 중의 한 항에 있어서, 상기 제 1 금속화층(5)은 1 μm 내지 30 μm의 두께를 갖는
방법.The method according to claim 1, wherein the first metallization layer 5 has a thickness of 1 μm to 30 μm.
Way. 제 1 항 내지 제 6 항 중의 한 항에 있어서, 상기 제 1 금속화층(5)은 은 및/또는 구리로 구성되는
방법.The method according to claim 1, wherein the first metallization layer 5 consists of silver and / or copper.
Way. 제 1 항 내지 제 7 항 중의 한 항에 있어서, 상기 제 1 금속층(5)은 100 μm 내지 500 μm의 두께를 갖는
방법.8. The first metal layer 5 has a thickness of 100 μm to 500 μm.
Way. 제 1 항 내지 제 8 항 중의 한 항에 있어서, 상기 b) 단계는 제 2 금속화층(2b)을 상기 절연재료체(1)의 제 1 측면(15a)의 반대측에 배치된 제 2 측면(15b)에 적용하는 단계를 더 수반하며,
상기 c) 단계는 제 3 금속층(6)을 상기 제 2 금속화층(2b) 상에 전착하는 단계를 더 포함하는
방법.9. The second side surface 15b according to any one of claims 1 to 8, wherein the step b) includes a second metallization layer 2b disposed opposite the first side surface 15a of the insulating material 1. ), Followed by more steps,
The step c) further includes electrodepositing a third metal layer 6 on the second metallization layer 2b.
Way. 제 1 항 내지 제 9 항 중의 한 항에 있어서, 상기 제 1 금속화층(2a)은 접속 도체 트랙(8)을 가지며, 상기 제 2 영역(22b)은 적어도 하나의 제 1 광역 도체 트랙(20a) 및 적어도 하나의 제 2 광역 도체 트랙(20b)을 가지며, 상기 접속 도체 트랙(8)은 상기 제 1 금속화층(2a)으로 형성된 제 1 개수의 전기전도성의 제 1 접속 웨브(9)를 통해 상기 제 1 광역 도체 트랙(20a)에 접속되고, 상기 제 1 광역 도체 트랙(20a)은 상기 제 1 금속화층(2a)으로 형성된 제 2 개수의 전기전도성의 제 2 접속 웨브(9')를 통해 상기 제 2 광역 도체 트랙(20b)에 접속되며, 상기 접속 웨브(9, 9')의 각 개수 및/또는 상기 접속 웨브(9, 9')의 각 폭(c)은 상기 각각의 광역 도체 트랙(20a, 20b)과 상기 접속 도체 트랙(8) 사이의 거리에 따라서 다르며 그 거리가 증가함에 따라서 증가하는
방법.10. The method according to one of the preceding claims, wherein the first metallization layer (2a) has a connecting conductor track (8), and the second region (22b) has at least one first wide area conductor track (20a). And at least one second wide area conductor track 20b, wherein the connection conductor track 8 is connected through a first number of electrically conductive first connection webs 9 formed of the first metallization layer 2a. Connected to a first wide conductor track 20a, the first wide conductor track 20a being connected through a second number of electrically conductive second connecting webs 9 'formed of the first metallization layer 2a. Connected to a second wide conductor track 20b, wherein each number of connection webs 9, 9 'and / or each width c of the connection webs 9, 9' is a respective respective wide conductor track ( 20a, 20b and the distance between the connecting conductor tracks 8 and increasing as the distance increases
Way. 제 1 항 내지 제 9 항 중의 한 항에 있어서, 상기 제 1 금속화층(2a)은 접속 도체 트랙(8)을 가지며, 상기 제 2 영역(22b)은 적어도 하나의 제 1 광역 도체 트랙(20a) 및 적어도 하나의 제 2 광역 도체 트랙(20b)을 가지며, 상기 접속 도체 트랙(8)은 상기 제 1 및 제 2 광역 도체 트랙(20a, 20b)으로부터 실질적으로 동일한 거리(a)에 있으며, 상기 접속 트랙(8)은 상기 제 1 금속화층(2a)으로 형성된 제 1 접속 웨브(9)를 통하여 상기 제 1 광역 도체 트랙(20a)에 접속되고 상기 제 1 금속화층(2a)으로 형성된 제 2 접속 웨브(9')를 통하여 상기 제 2 광역 도체 트랙(20b)에 접속되는
방법.10. The method according to one of the preceding claims, wherein the first metallization layer (2a) has a connecting conductor track (8), and the second region (22b) has at least one first wide area conductor track (20a). And at least one second wide area conductor track 20b, wherein the connecting conductor track 8 is at substantially the same distance a from the first and second wide area conductor tracks 20a, 20b, and the connection The track 8 is connected to the first wide conductor track 20a via a first connecting web 9 formed of the first metallization layer 2a and a second connecting web formed of the first metallization layer 2a. Connected to the second wide conductor track 20b via 9 '.
Way. 제 1 항 내지 제 11 항 중의 한 항에 있어서, 상기 제 1 금속층(5)은 구리로 구성되는
방법.12. The method according to one of the preceding claims, wherein the first metal layer (5) consists of copper.
Way. 전력반도체 모듈(26)의 제조방법에 있어서, 제 1 항 내지 제 12 항 중의 한 항에 따른 적어도 하나의 전력반도체 부품(18, 19)의 제조방법을 포함하며,
e) 상기 적어도 하나의 전력반도체 부품(18, 19)을 상기 제 1 금속층(5)에 접속하거나 또는 상기 제 1 금속층(5) 상에 제 2 금속층(10)이 배치된 경우는 상기 제 1 금속층(5) 상에 배치된 상기 제 2 금속층(10)에 접속하며, 적어도 하나의 집적회로(17)를 상기 협역 도체 트랙(21)에 접속하거나 또는 상기 협역 도체 트랙(21) 상에 제 2 금속층(10)이 배치된 경우는 상기 협역 도체 트랙(21) 상에 배치된 상기 제 2 금속층(10)에 접속하는 단계를 더 포함하는
방법.A method of manufacturing the power semiconductor module 26, comprising the method of manufacturing at least one power semiconductor component 18, 19 according to any one of claims 1 to 12,
e) connecting the at least one power semiconductor component 18, 19 to the first metal layer 5 or the second metal layer 10 when the second metal layer 10 is disposed on the first metal layer 5; Connect to the second metal layer 10 disposed on (5) and connect at least one integrated circuit 17 to the narrow conductor track 21 or a second metal layer on the narrow conductor track 21. If 10 is disposed, further comprising connecting to the second metal layer 10 disposed on the narrow conductor track 21.
Way. 제 13 항에 있어서, 상기 각각의 접속 공정은 응집 방식으로, 구체적으로는 신터링 또는 솔더링 접속에 의해 이루어지는
방법.14. A method as claimed in claim 13, wherein each said connecting step is made in a cohesive manner, specifically by sintering or soldering connection.
Way. 적어도 하나의 전력반도체 부품(18, 19)용 기판으로서, 상기 기판(7)은 전기적으로 비전도성인 절연재료체(1)와 상기 절연재료체(1)의 제 1 측면(15a) 상에 배치된 일정 구조의 제 1 금속화층(2a)을 가지며, 상기 제 1 금속화층(2a)은 제 1 및 제 2 영역(22a, 22b)을 가지며, 상기 제 1 영역(22a)은 협역 도체 영역(21)을 갖고 상기 제 2 영역(22b)은 적어도 하나의 광역 도체 트랙(20a, 20b)을 가지며, 상기 적어도 하나의 광역 도체 트랙(20a, 20b) 상에는 제 1 금속층(2a)이 배치된
기판.A substrate for at least one power semiconductor component (18, 19), wherein the substrate (7) is disposed on an electrically nonconductive insulating material (1) and a first side (15a) of the insulating material (1). A first metallization layer 2a having a predetermined structure, wherein the first metallization layer 2a has first and second regions 22a and 22b, and the first region 22a is a narrow conductor region 21. ) And the second region 22b has at least one wide conductor track 20a, 20b, and a first metal layer 2a is disposed on the at least one wide conductor track 20a, 20b.
Board. 제 15 항에 따른 기판을 포함하는 전력반도체 모듈로서, 적어도 하나의 전력반도체 부품(10a, 10b)이 상기 기판(7) 상에 배치되어 상기 제 1 금속층(5)에 전기전도적으로 접속되며, 적어도 하나의 집적회로(17)가 상기 기판 상에 배치되어 상기 협역 도체 영역(21)에 전기전도적으로 접속되는
전력반도체 모듈.A power semiconductor module comprising a substrate according to claim 15, wherein at least one power semiconductor component (10a, 10b) is disposed on the substrate (7) and electrically connected to the first metal layer (5), At least one integrated circuit 17 is disposed on the substrate and electrically conductively connected to the narrow conductor region 21.
Power semiconductor module.
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