KR20130118711A - 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법 - Google Patents

반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법 Download PDF

Info

Publication number
KR20130118711A
KR20130118711A KR1020120075449A KR20120075449A KR20130118711A KR 20130118711 A KR20130118711 A KR 20130118711A KR 1020120075449 A KR1020120075449 A KR 1020120075449A KR 20120075449 A KR20120075449 A KR 20120075449A KR 20130118711 A KR20130118711 A KR 20130118711A
Authority
KR
South Korea
Prior art keywords
layer
insulating material
forming
conductive
material layer
Prior art date
Application number
KR1020120075449A
Other languages
English (en)
Inventor
후이춘 양
메이링 첸
켕추 린
종웨이 리오우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130118711A publication Critical patent/KR20130118711A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스들, 그 제조 방법, 및 반도체 디바이스의 도전성 피처들을 형성하는 방법이 개시된다. 반도체 디바이스는 워크피스 위에 배치된 절연 물질층을 포함한다. 절연 물질층은 약 13% 이상의 탄소(C)를 포함한 실리콘 함유 물질을 포함한다. 도전성 피처는 절연 물질층 내에 배치된다. 도전성 피처는 도전성 피처 윗면상에 배치된 캡층을 포함한다.

Description

반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법{SEMICONDUCTOR DEVICES, METHODS OF MANUFACTURE THEREOF, AND METHODS OF FORMING CONDUCTIVE FEATURES}
본 출원은 반도체 디바이스들, 그 제조 방법, 및 반도체 디바이스의 도전성 피처들을 형성하는 방법에 관한 것이다.
반도체 디바이스들은 예컨대 개인 컴퓨터, 핸드폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 이용된다. 반도체 디바이스들은 일반적으로 워크피스를 제공하고, 다양한 물질층들을 워크피스 위에서 형성하며, 리소그래피를 이용하여 다양한 층들을 패턴화하여 집적 회로를 형성하는 것에 의해 제조된다. 반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 집적 회로들의 다양한 전자 컴포넌트들, 즉 트랜지스터, 다이오드, 저항기, 캐패시터 등의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적내로 보다 많은 컴포넌트들이 집적되도록 해준다.
금속 또는 반도체와 같은 도전성 물질들이 집적 회로를 위한 전기적 접속부들을 형성하기 위해 반도체 디바이스에서 이용된다. 수 년 동안, 전기적 접속부들을 위한 도전성 물질용 금속으로서 알루미늄이 이용되었으며, 절연체로서는 실리콘 이산화물이 이용되었다. 하지만, 디바이스 크기가 감소함에 따라, 디바이스 성능을 향상시키기 위해 컨덕터 및 절연체를 위한 물질들은 변경되어 왔다. 현재에는 일부 응용들에서 구리가 상호접속을 위한 도전성 물질로서 종종 이용되고 있다. 저(low) 유전체 상수(k) 물질들과 극저(extra-low) k 물질들이 몇몇 설계에서 구현되기 시작해왔다.
본 발명분야에서 필요로 하는 것은 반도체 디바이스들의 도전성 피처들에 대한 개선된 제조 기술들이다.
본 개시내용의 하나의 실시예에 따르면, 반도체 디바이스는 워크피스 위에 배치된 절연 물질층을 포함한다. 절연 물질층은 약 13% 이상의 탄소(C)를 포함한 실리콘 함유 물질을 포함한다. 도전성 피처는 절연 물질층 내에 배치된다. 도전성 피처는 도전성 피처 윗면상에 배치된 캡핑층을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은 워크피스 위에 절연 물질층을 형성하는 단계를 포함하며, 절연 물질층은 약 13% 이상의 탄소를 포함한 SiC 다량함유 물질을 포함한다. 본 방법은 절연 물질층을 패턴화하는 단계, 및 패턴화된 절연 물질층내에서 도전성 피처를 형성하는 단계를 포함한다. 캡핑층은 도전성 피처의 윗면상에 형성된다. 캡핑층은 Co, Rh, Ir, Fe, Ni, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 물질을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스의 도전성 피처를 형성하는 방법은 워크피스를 제공하는 단계, 워크피스 위에 에칭 저지층을 형성하는 단계, 에칭 저지층 위에 제1 절연 물질층을 형성하는 단계, 및 제1 절연 물질층 위에 제2 절연 물질층을 형성하는 단계를 포함한다. 제2 절연 물질층은 약 13% 이상의 탄소를 포함한 SiC 다량함유 물질을 포함한다. 본 방법은 제1 절연 물질층과 제2 절연 물질층을 도전성 피처에 대한 패턴으로 패턴화하는 단계, 패턴화된 제1 절연 물질층과 제2 절연 물질층 위에 라이너를 형성하는 단계, 및 라이너 위에 도전성 물질을 형성하는 단계를 포함한다. CMP 공정이 수행되어, 제2 절연 물질층의 윗면 위로부터 라이너와 도전성 물질을 제거하고, 패턴화된 제1 절연 물질층과 제2 절연 물질층내에 남아있는 라이너와 도전성 물질을 포함한 도전성 피처를 형성한다. 캡핑층은 도전성 피처의 윗면상에 형성된다. 캡핑층은 Co, Rh, Ir, Fe, Ni, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 물질을 포함한다.
본 개시내용의 실시예들의 장점들은 개선된 코발트 캡핑 무결성을 갖는 도전성 피처들에 대한 신규한 설계들과 그 제조 방법을 제공하는 것을 포함한다.
본 개시내용과, 본 개시내용의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 8은 단일 다마신 공정을 이용한 본 개시내용의 실시예에 따른 다양한 제조 단계들에서의 반도체 디바이스의 도전성 피처를 형성하는 방법의 단면도들을 나타내며, 여기서는 오염으로부터 아래의 물질층을 보호하기 위해 보호 캡층이 유전체 스택 위에 형성된다.
도 9는 오염 방지를 위해 절연물질내에 보호물질이 형성되는 또 다른 실시예의 단면도이다.
도 10은 도전성 피처가 듀얼 다마신 공정을 이용하여 형성되고, 구조물이 도전성 피처 근처의 물질층에 대한 오염 방지물을 포함한 실시예의 단면도를 나타낸다.
도 11은 실시예에 따라 반도체 디바이스의 도전성 피처들을 형성하는 방법을 도시하는 흐름도이다.
도 12 내지 도 18은 또 다른 실시예에 따른 다양한 제조 단계들에서의 도전성 피처를 형성하는 방법의 단면도들을 나타낸다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 개시내용의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 개시내용은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 개시내용을 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 개시내용의 범위를 한정시키려는 것은 아니다.
본 개시내용의 실시예들은 반도체들 및 반도체 디바이스 구조물들의 제조 방법에 관한 것이다. 여기서는 반도체 디바이스 및 그 구조물의 도전성 피처들을 형성하는 신규한 방법을 설명할 것이며, 또한 여기서 추가적으로 설명될 바와 같이, 후속하여 형성된 캡핑층으로부터 도전성 피처들 근처의 물질층의 오염을 방지하기 위해 도전성 피처들 근처에 보호 물질이 형성된다.
도 1 내지 도 8은 단일 다마신 공정을 이용한 다양한 제조 단계들에서의 본 개시내용의 실시예에 따른 반도체 디바이스(100)의 도전성 피처(130)(도 8 참조)를 형성하는 방법의 단면도들을 도시한다. 여기서의 도면들에서는 단하나의 도전성 피처(130)만이 도시되고 있지만, 여기서 실시예들에 따라 반도체 디바이스(100)의 표면에 걸쳐 복수의 도전성 피처들(130)이 형성된다는 것을 유념해야 한다.
먼저 도 1을 참조하면, 도전성 피처(130)를 형성하기 위해, 워크피스(102)가 제공된다. 워크피스(102)는 실리콘 또는 다른 반도체 물질들을 포함한 반도체 기판을 포함하며 이것은 예를 들어, 절연층에 의해 덮혀질 수 있다. 워크피스(102)는 또한 도시되지 않은 다른 활성 컴포넌트들 또는 회로들을 포함할 수 있다. 워크피스(102)는 예컨대, 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 워크피스(102)는 다른 도전성층들 또는 예컨대, 트랜지스터, 다이오드 등과 같은 다른 반도체 엘리먼트들을 포함할 수 있다. 화합물 반도체들, 예컨대, GaAs, InP, Si/Ge, 또는 SiC가 실리콘을 대신하여 이용될 수 있다. 워크피스(102)는 예컨대, 실리콘 온 절연체(silicon-on-insulator; SOI) 또는 게르마늄 온 절연체(germanium-on-insulator; GOI) 기판을 포함할 수 있다. 워크피스(102) 내에는 하나 이상의 전기 회로층들 및/또는 전자적 기능층들이 형성될 수 있으며, 워크피스(102)는 도전성 라인, 비아, 캐패시터, 다이오드, 트랜지스터, 저항기, 인덕터, 및/또는 예컨대 FEOL(front end of the line) 공정 및/또는 BEOL(back end of the line) 공정(미도시됨)으로 형성된 다른 전기적 컴포넌트들을 포함할 수 있다.
도 1에서 도시된 바와 같이, 절연체를 포함한 에칭 저지층(etch stop layer; ESL)(104)이 워크피스(102) 위에 형성된다. ESL(104)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 물리적 기상 증착(physical vapor deposition; PVD)에 의해 형성된 약 8 내지 30nm의 실리콘 질화물 또는 SiCN을 포함할 수 있으나, 대안적으로, ESL(104)은 다른 물질들 및 치수들을 포함할 수 있고, 다른 방법들을 이용하여 형성될 수 있다. 여기서 ESL(104)은 예컨대, 제1 에칭 저지층이라고도 호칭된다.
도 1에서 또한 도시된 바와 같이, 제1 절연 물질층(106)이 ESL(104) 위에 형성된다. 제1 절연 물질층(106)은 CVD에 의해 형성된 약 5 내지 30nm의 두께의 TEOS(tetra-ethyl-ortho-silicate)를 포함한 층을 포함한다. 제1 절연 물질층(106)은 대안적으로 다른 치수들과 물질들을 포함할 수 있으며 다른 방법들을 이용하여 형성될 수 있다. TEOS(106)는 예컨대, 몇몇 실시예들에서, 후속하여 형성된 제2 절연 물질층(108)을 ESL(104)에서의 질소에 대한 노출로부터 보호해준다.
도 1에서 또한 도시된 바와 같이, 제2 절연 물질층(108)이 제1 절연 물질층(106) 위에 형성된다. 제2 절연 물질층(108)은 실리콘 이산화물(SiO2)의 k값(약 3.9 임)보다 작은 k값을 갖는 저 유전체 상수(k) 유전체 물질을 포함한다. 몇몇 실시예들에서, 제2 절연 물질층(108)은 예컨대 약 2.7보다 작은 유전체 상수를 갖는 극저 k 유전체 물질을 포함한다. 제2 절연 물질층(108)은 CVD에 의해 증착된 약 40 내지 200nm의 SiCOH를 포함할 수 있지만, 대안적으로 제2 절연 물질층(108)은 다른 치수들과 물질들을 대안적으로 포함할 수 있고 다른 방법들을 이용하여 형성될 수 있다.
제1 절연 물질층(106)은 몇몇 실시예들에서 제2 절연 물질층(108)보다 구조적으로 강한 물질을 포함한다. 제1 절연 물질층(106)은 예컨대 집적을 위해 제2 절연 물질층(108)보다 높은 k값을 가질 수 있다. 제2 절연 물질층(108)은 예컨대 다공성일 수 있고, 또한 제1 절연 물질층(106)보다 낮은 k값을 제공하며, 층들(104, 106, 108, 110)을 포함한 유전체 스택의 총체적 유전체 상수를 감소시킬 수 있다.
실시예에 따르면, 도 1에서 도시된 바와 같이, 캡층(cap layer)(110)이 제2 절연 물질층(108) 위에 형성된다. 캡층(110)은 또한 여기서 보호 캡층 또는 절연 물질층이라고도 호칭된다. 이 실시예에서 캡층(110)은 아래에 있는 제2 절연 물질층(108)을 보호하도록 구성된다. 몇몇 실시예들에서 캡층(110)은 약 13% 이상의 탄소(C)를 포함한 실리콘 카바이드(SiC) 다량함유 물질을 포함한다. 몇몇 실시예들에서 캡층(110)은 SiC를 포함한다. 캡층(110)은 질소(N)를 더 포함할 수 있으며, 예컨대 캡층(110)은 SiCN을 포함할 수 있다. 몇몇 실시예들에서, 보호 캡층(110)의 전체 탄소 및 질소 퍼센티지는 적어도 약 50%를 포함한다. 보호 캡층(110)은 CVD 또는 PVD를 이용하여 증착될 수 있고 약 4 내지 200nm의 두께를 포함할 수 있다. 몇몇 실시예들에서 캡층(110)은 예컨대 SiC 다량함유 물질내에 N을 도입시키기 위해, 아민(NH3) 환경에서 SiC 다량함유 물질을 형성함으로써 형성될 수 있다. 대안적으로, 캡층(110)은 다른 치수들과 물질들을 포함할 수 있으며 다른 방법들을 이용하여 형성될 수 있다.
예컨대 몇몇 청구항들에서, 여기서 제1 절연 물질층(106)과 제2 절연 물질층(108)을 또한 제1 절연 물질층(106/108)으로서 총칭한다. 이러한 실시예들에서, 캡층(110)을 또한 여기서 제2 절연 물질층(110)으로서 칭하며, 제2 절연 물질층(110)은 약 13% 이상의 탄소(C)를 포함한 실리콘 카바이드(SiC) 다량함유 물질을 포함한다.
캡층(110), 제2 절연 물질층(108), 제1 절연 물질층(106), 및 택일적 사항으로서 ESL(104) 또는 이것의 일부분은 유전체 스택을 구성하며, 본 개시내용의 실시예에 따라, 이 스택에서 도전성 피처(130)(도 8 참조)가 형성될 것이다. 유전체 스택은 리소그래피를 이용하여 패턴화되고, 패턴화된 유전체 스택은 도전성 물질로 채워져서 도전성 피처(130)를 형성하는데, 이것은 여기서 자세하게 설명할 것이다.
포토레지스트층(112)이, 도 1에서 도시된 바와 같이, 캡층(110) 위에 형성된다. 포토레지스트층(112)은 리소그래피 마스크(미도시됨)로부터 반사되거나 또는 이를 거친 에너지에 대해 포토레지스트층(112)을 노출시킴으로써, 리소그래피를 이용하여 패턴화된다. 그런 후 포토레지스트층(112)의 (포토레지스트(112)가 포지티브인지 또는 네거티브인지여부에 따라, 노출되지 않거나 또는) 노출된 부분들은, 도 2에서 도시된 바와 같이, 애싱(ashing)되고 에칭을 통해 제거되어, 포토레지스트층(112)에서의 도전성 피처들을 위한 패턴들(114)을 형성한다. 그런 후, 포토레지스트층(112)은 도 3에서 도시된 바와 같이, 에칭 공정(116) 동안에 에칭 마스크로서 이용되고, 포토레지스트층(112)의 패턴(114)을 제2 절연 물질층(108)과 제1 절연 물질층(106)에 전사시킨다. 에칭 공정(116)은 반응성 이온 에칭(reactive ion etch; RIE) 공정 또는 다른 유형의 에칭 공정을 포함할 수 있으며, 이 에칭 공정에서 캡층(110), 제2 절연 물질층(108), 제1 절연 물질층(106)의 일부분들, 및 택일적으로 또한 에칭 저지층(104)(도 3에서는 도시되지 않음, 도 10에서 도시된 실시예를 참조하라)의 일부분들 또는 그 전체가 에칭되어 제거된다. 그런 후 포토레지스트층(112)이, 도 4에서 도시된 바와 같이, 제거된다.
라이너(liner)(118)가, 도 5에서 또한 도시된 바와 같이, 패턴화된 캡층(110), 제2 절연 물질층(108), 및 제1 절연 물질층(106) 위에 형성된다. 라이너(118)는 예컨대 PVD 또는 스퍼터링에 의해 형성된, TiN, TaN 또는 이들의 조합 또는 이들의 다중층과 같은, 약 1.0 내지 4.5nm의 도전성 물질을 포함할 수 있다. 대안적으로, 라이너(118)는 다른 치수들과 물질들을 포함할 수 있으며 다른 방법들을 이용하여 형성될 수 있다. 몇몇 실시예들에서 라이너(118)는, 예컨대 후속하여 증착된 도전성 물질(120)을 위한 배리어층으로서 기능을 할 수 있다.
도 5에서 또한 도시된 바와 같이, 도전성 물질(120)이 라이너(118) 위, 예컨대 패턴화된 캡층(110)과 절연 물질층들(108, 106) 내에서 형성된다. 도전성 물질(120)은 구리(Cu) 또는 그 합금들을 포함하며 이것은 예컨대 스퍼터링, 전기도금, 또는 무전해 도금에 의해 형성될 수 있지만, 대안적으로 도전성 물질(120)은 다른 물질들과 치수들을 포함할 수 있다. 도전성 물질(120)은 캡층(110)과 절연 물질층들(108, 106) 내의 패턴들을 채우며, 이것은 또한 패턴화된 캡층(110)의 윗면상의 라이너(118)의 윗면 위에서도 형성된다. 도 6에서 도시된 바와 같이, 화학적 기계적 폴리싱(chemical-mechanical polish; CMP) 공정(122)이 수행되어 캡층(110)의 윗면위의 도전성 물질(120)과 라이너(118)를 제거하여 도전성 피처(121)를 형성한다. 제조 공정의 이 단계에서, 도전성 피처(121)는 패턴화된 제1 절연 물질층(106), 제2 절연 물질층(108), 캡층(110), 및 택일적으로 또한 적어도 ESL(104)의 일부분에서 남아있는 도전성 물질(120)과 라이너(118)를 포함한다.
도 6에서 또한 도시된 바와 같이, 택일적 사항으로서, 라이너(118)와 도전성 물질(120)의 윗면들은 CMP 공정(122) 이후에 캡층(110)의 윗면 아래로 약간 리세싱될 수 있다. 대안적으로, 라이너(118)와 도전성 물질(120)의 윗면은, 여기서 자세하게 설명될 도 10에서 도시된 실시예에서 도시된 바와 같이, 캡층(110)의 윗면과 실질적으로 동일평면일 수 있다.
도 7에서 도시된 바와 같이, Co, Rh, Ir, Fe, Ni, 또는 이들의 조합 또는 이들의 다중층들을 포함한 캡핑층(capping layer)(124)이 도전성 피처(121)의 윗면상에 형성된다. 캡핑층(124)은 CpCo(CO)2 및 NH3와 같은 코발트 함유 가스를 챔버내에 도입시킴으로써 형성될 수 있으며, 도 7에서 도시된 바와 같이, 이 챔버내에서 코발트층을 포함한 캡핑층(124)이 도전성 물질(120)과 라이너(118)의 노출면들상에서 형성되도록 반도체 디바이스(100)가 처리된다. 캡핑층(124)은 예컨대, 캡층(110) 물질로 인해, 캡층(110) 상에 형성되지 않는다. 캡핑층(124)은 약 1 내지 3nm의 두께를 가질 수 있다. 대안적으로, 캡핑층(124)은 다른 방법들을 이용하여 형성될 수 있으며, 캡핑층(124)은 다른 치수들과 물질들을 포함할 수 있다. 캡핑층(124)은 리세싱된 도전성 물질(120)과 라이너(118) 위에서 형성된다. 도전성 물질(120)과 라이너(118) 위에 배치된 캡핑층(124)은 도전성 물질(120)과 라이너(118)의 일렉트로마이그레이션(electromigration) 특성을 개선시킨다.
도 7에서 또한 도시된 바와 같이, 캡핑층(124)은 택일적인 폴리싱 공정(126)을 이용하여 폴리싱될 수 있다. 이 실시예에서, SiC 다량함유 또는 SiCN 다량함유 물질을 포함한 캡층(110)은 폴리싱 공정(126) 동안에 아래의 제2 절연 물질층(108)을 보호해주며, 유리하게도 캡핑층(124)의 폴리싱 동안에 제2 절연 물질층(108)의 윗면이 캡핑층(124) 내의 코발트와 같은 물질로부터 오염되지 않도록 방지해준다. 캡층(110)이 없는 경우, 제2 절연 물질층(108)의 윗면은 캡핑층(124) 내의 코발트 또는 다른 물질에 의해 오염될 수 있는데, 이것은 예컨대 코발트가 도전성이므로 시간 의존성 유전체 브레이크다운(time-dependent dielectric breakdown; TDDB) 악화를 야기시킬 수 있다.
이 실시예에서 폴리싱 공정(126) 이후 캡핑층(124)의 윗면은 캡층(110)의 윗면과 실질적으로 동일평면이다. 대안적으로, 여기서 자세하게 설명될 도 9와 도 10에서 도시된 바와 같이, 캡핑층(124)의 윗면은 캡층(110)과 동일평면이 아닐 수 있으며, 캡핑층(124)의 윗면보다 큰 높이를 포함할 수 있다.
도 8에서 도시된 바와 같이, 캡핑층(124)을 폴리싱한 후, 택일적인 에칭 저지층(128)이 캡핑층(124)과 캡층(110) 위에 형성될 수 있다. 에칭 저지층(128)은 또한 여기서 제2 에칭 저지층(128)이라고도 호칭된다. 제2 에칭 저지층(128)은 예컨대, 제1 에칭 저지층(104)에 대해 설명된 것과 유사한 물질들과 치수들을 포함할 수 있고 이와 유사한 방법들로 형성될 수 있다. 제2 에칭 저지층(128)은 예컨대 도시되지 않은, 후속하여 형성된 물질층을 위한 에칭 저지층을 포함할 수 있다.
패턴화된 제1 절연 물질층(106), 제2 절연 물질층(108), 및 캡층(110) 내에서 형성된 도전성 피처(130)는 도전성 물질(120), 라이너(118), 및 도전성 피처(130)의 윗면에서 형성된 캡핑층(124)을 또한 포함한다. 도전성 피처(130)는 예컨대 도시되지는 않았지만, 지면 안팎으로 연장해 있는 비아, 플러그, 또는 도전성 라인을 포함할 수 있다. 유리하게도, 보호 캡층(110)은 저k 유전체 물질을 포함한 아래의 제2 절연 물질(108)을 코발트 오염 또는 캡핑층(124)에서의 또 다른 물질로부터의 오염으로부터 보호하여, 최종적인 제품에서 도전성 피처(130)의 일렉트로마이그레이션 문제를 방지한다.
다른 실시예들에서, 도 9에서 도시된 바와 같이, 캡층(110)은 구조물에서 포함되지 않으며, 보호물질은 저k 물질을 포함한 제2 절연 물질층(108')내에 포함된다. 코발트 오염 방지 또는 캡핑층(124)내의 또 다른 물질에 의한 오염으로부터의 보호를 위한 보호물질이 제2 절연 물질층(108')내에 형성된 실시예의 단면도가 도시된다. 몇몇 실시예들에서 절연 물질층(108')은 약 13% 이상의 탄소(C)를 포함한 실리콘 카바이드(SiC) 다량함유 물질을 포함한다. 절연 물질층(108')은 예컨대 실리콘 이산화물(SiO2)의 k값보다 작은 k값을 갖는 저 유전체 상수(k) 유전체 물질층을 포함한다. 몇몇 실시예들에서 저k 유전체 물질층은 약 60% 이상의 SiC 또는 SiCN을 각각 포함한 SiC 다량함유 물질 또는 SiCN 다량함유 물질을 포함한다. 대안적으로, 저k 유전체 물질은 다른 물질들을 포함할 수 있다.
도 1 내지 도 8의 실시예에 대해서 설명한 바와 같이, 제2 절연 물질층(108')과 제1 절연 물질층(106)은 도전성 피처를 위한 희망하는 패턴으로 패턴화되고, 라이너(118)와 도전성 물질(120)은 제2 절연 물질층(108') 위에 형성된다. (이 실시예에서는 포함되지 않은, 캡층(110) 위로부터라기 보다는) 제2 절연 물질층(108)의 윗면 위로부터 과잉의 라이너(118)와 도전성 물질(120)을 제거하는데 CMP 공정(122)이 이용된다. 캡핑층(124)은 도전성 물질(120)과 라이너(118) 위에 형성되어, 제1 및 제2 절연 물질층들(106, 108')(및 또한, 택일적 사항으로서, 미도시된 ESL(104)의 적어도 일부분) 내에서 도전성 피처(130)를 형성한다. 이 실시예에서, 캡핑층(124)은 폴리싱을 필요로하지 않을 만큼 충분히 얇을 수 있다. 도 9에서 또한 도시된 바와 같이, 택일적 사항으로서 제2 ESL(128)이 제2 절연 물질층(108')과 도전성 피처(130) 위에 형성될 수 있다. 이 실시예에서, 제2 절연 물질층(108')의 SiC 다량함유 물질은 코발트 증착 공정 동안의 캡핑층(124)에서의 코발트 또는 또 다른 물질로부터의 오염으로부터 제2 절연 물질층(108')의 윗면을 보호한다.
도 9에서 도시된 실시예에서, 라이너(118)와 도전성 물질(120)의 윗면들은 택일적 사항으로서, CMP 공정(122) 이후에 제2 절연 물질층(108')의 윗면 아래로 약간 리세싱될 수 있다. 도시된 바와 같이, 캡핑층(124)의 윗면은 제2 절연 물질층(108')의 윗면과 동일평면을 이루지 않을 수 있고 제2 절연 물질층(108')의 윗면 위에 위치할 수 있다. 대안적으로, 도시되지는 않았지만, 라이너(118)와 도전성 물질(120)의 윗면들은 실질적으로 CMP 공정(122)의 윗면과 동일평면일 수 있고, 및/또는 캡핑층(124)의 폴리싱 공정(126) 이후에 캡핑층(124)의 윗면은 제2 절연 물질층(108')의 윗면과 동일평면일 수 있다.
도 10은 듀얼 다마신 공정을 이용하여 도전성 피처(130)가 형성된 실시예의 단면도를 나타낸다. 여기서 설명된 물질층들(104, 106, 108 또는 108', 및/또는 110)이 워크피스(102) 위에 형성된 후, 물질층들(104, 106, 108 또는 108', 및/또는 110)은 두 개의 리소그래피 마스크들(하나는 비아용이고 다른 하나는 비아 위에 배치된 도전성 라인용임)을 이용하여 패턴화된다. 여기서 이전에 설명한 제조 공정 단계들이 수행되어, 비아부(132) 위에 배치된 도전성 라인부(134)와 보다 낮은 영역에서 비아부(132)를 갖는 도전성 피처(130)를 형성한다. 예컨대, 비아부(132)와 도전성 라인부(134)를 위한 패턴들은 라이너(118)와 도전성 물질(120)을 위한 증착 공정들에서 동시적으로 충진된다. SiC 다량함유 물질을 포함한 제2 절연 물질층(108')과 캡층(110) 모두는 택일적으로 본 구조물내에 포함될 수 있거나, 또는 대안적으로, 캡층(110) 또는 제2 절연 물질층(108') 중 어느 하나가 캡핑층(124)의 물질로부터의 오염 방지를 위해 본 구조물내에 포함될 수 있다.
도 10에서 도시된 실시예에서, 에칭 저지층(104)은 또한 도전성 피처(130)의 비아부(132)를 위한 패턴으로 패턴화된다. 예컨대, 에칭 공정(116)(도 10에서는 도시되지 않음, 도 3을 참조한다) 동안에 에칭 저지층(104)의 화학물질이 더이상 검출되지 않거나 또는 감소될 것으로 검출될 경우 에칭 공정(116)은 중단되도록 구성될 수 있으며, 이로써 에칭 저지층(104)이 패턴화된 경우 에칭 공정(116)은 중단된다. 대안적으로, 에칭 공정(116)이 중단된 시점 이후에, 에칭 저지층(104)에 도달된 때를 검출함으로써, 에칭 저지층(104) 부분은 패턴화될 수 있다. 이러한 실시예들에서 에칭 저지층(104)의 작은 윗부분이 패턴화될 수 있다.
도 10은 또한 CMP 공정(122) 이후에 라이너(118)와 도전성 물질(120)의 윗면이 캡층(110)(또는 캡층(110)이 포함되지 않은 경우, 절연 물질층(108'))의 윗면과 실질적으로 동일평면을 이루는 실시예를 나타낸다. 캡핑층(124)에 대한 폴리싱 공정(126) 이후에 캡핑층(124)의 윗면은 캡층(110)(또는 절연 물질층(108'))의 윗면과 동일평면이 아니며, 그 위에 위치한다. 대안적으로, 이전 실시예들에서 도시된 바와 같이, 라이너(118)와 도전성 물질(120)의 윗면은 캡층(110) 또는 절연 물질(108')의 윗면 아래로 리세싱될 수 있고, 및/또는 도시되지는 않았지만, 캡핑층(124)의 윗면은 캡층(110) 또는 절연 물질(108')의 윗면과 실질적으로 동일평면일 수 있다.
도 11은 실시예에 따라 반도체 디바이스(100)의 도전성 피처들(130)을 형성하는 방법을 도시하는 흐름도(160)이다. 단계 162에서, 워크피스(102)가 제공된다. 단계 164에서, SiC 다량함유 물질을 포함한 절연 물질층(110 또는 108')이 워크피스(102) 위에 형성된다. 단계 166에서, 절연 물질층(110 또는 108')이 패턴화된다. 단계 168에서, 패턴화된 절연 물질층(110 또는 108') 내에서 도전성 피처(121)가 형성된다. 단계 170에서, 캡핑층(124)이 도전성 피처(121)의 윗면상에 형성되어, 캡핑층(124)을 포함한 도전성 피처(130)가 형성된다.
도 12 내지 도 18은 본 개시내용의 또 다른 실시예에 따른 다양한 제조 단계들에서의 도전성 피처의 형성 방법의 단면도들을 나타내며, 여기서 캡층(110)은 H2/He 처리를 이용하여 형성된다. 도 12에서 도시된 바와 같이, ESL(104)은 워크피스(102) 위에 형성되고, 제1 절연 물질층(106)은 ESL(104) 위에 형성되고, 제2 절연 물질층(108)은 제1 절연 물질층(106) 위에 형성된다. 포토레지스트층(112)은 제2 절연 물질층(108) 위에 형성된다. 도 13에서 도시된 바와 같이, 포토레지스트층(112)이 패턴화되고, 그런 후 에칭 공정(116)을 이용하여 제2 절연 물질층(108), 제1 절연 물질층(106), 및 ESL(104)의 일부분들이 에칭되어 제거되는 동안에 이 포토레지스트층(112)은 마스크로서 이용된다.
도 14에서 도시된 바와 같이, 라이너(118)가 패턴화된 물질층들(108, 106, 104) 위에 형성되고, 도전성 물질(120)이 라이너(118) 위에 형성된다. 도 14에서 또한 도시된 바와 같이, CMP 공정(122)이 이용되어 제2 절연 물질층(108)의 윗면 위로부터 라이너(118)와 도전성 물질(120)의 일부분들은 제거되고, 도전성 피처(121)가 형성되며, 도 15에서 도시된 구조물이 남겨진다.
도 15에서 또한 도시된 바와 같이, 반도체 디바이스(100)는 H2/He 처리(180)에 노출되고, 도 16에서 도시된 바와 같이, 캡층(110)이 형성된다. H2/He 처리(180)는 제2 절연 물질층(108)의 윗면과 반응을 하고, SiCOH와 같은 물질을 포함한 캡층(110)이 형성된다. H2/He 처리(180)로 인해, 캡층(110)은 조밀해지고 수분을 거의 갖지 않는다. 캡층(110)은 예컨대, 캡핑층(124)에서의 Co와 같은 물질에 의한 절연 물질층(108)의 오염을 방지해준다.
그 후 도 17에서 도시된 바와 같이, 캡핑층(124)이 라이너(118)와 도전성 물질(120)의 윗면 위에서 형성되고, 캡핑층(124)은 택일적으로 폴리싱될 수 있다. 도 18에서 도시된 바와 같이, ESL(128)이 캡핑층(124)과 캡층(110)의 윗면들 위에서 형성될 수 있다. 본 개시내용의 청구항들 중 몇몇에서, 예컨대 캡핑층(124)은 제2 캡핑층(124)으로서도 칭해지며, 캡층(110)은 제1 캡핑층(110)으로서도 칭해진다는 것을 유념한다.
본 개시내용의 실시예들은 반도체 디바이스들(100) 및 도전성 피처들을 제조하는 방법을 포함하며, 또한 여기서 설명한 방법들을 이용하여 제조된 반도체 디바이스들(100)을 포함한다.
본 개시내용의 실시예들의 장점들은 개선된 코발트 캡핑 무결성을 갖는 도전성 피처들(130)에 대한 신규한 설계들과 그 제조 방법을 제공하는 것을 포함한다. 캡핑층(124)은 도전성 피처들(130)에 대한 감소된 일렉트로마이그레이션을 제공하는 도전성 피처들(130)을 위한 캡층을 포함하며, 이로써 여기서 설명한 제2 절연 물질층들(108, 108')과 같은, 아래에 있는 저 유전체 상수 물질층들의 코발트 및 다른 물질 오염이 또한 회피된다. 몇몇 실시예들에서 제2 절연 물질층(108') 내에 포함된 SiC 다량함유 물질은 캡핑층(124)에서의 코발트 또는 다른 물질들로부터의 오염으로부터 제2 절연 물질층(108')을 보호한다. 다른 실시예들에서, 보호 캡층(110) 내의 SiC 다량함유 물질은 보호 캡층(110) 아래에 배치된 제2 절연 물질층(108)과 같은 아래의 물질층을 캡핑층(124)으로부터의 오염으로부터 보호한다. 몇몇 실시예들에서, SiC 다량함유 물질은 제2 절연 물질층(108')과 보호 캡층(110) 모두에 포함될 수 있고, 추가적인 오염 방지를 제공한다.
민감성 저k 절연물질층들(108, 108')상에서의 코발트 및 다른 물질 오염의 방지로 인해, 신규한 반도체 디바이스들(130)에 대한 TDDB 결과들은 향상된다. 보호 캡층(110) 및/또는 제2 절연 물질층(108')의 높은 탄소 내용물은 또한 향상된 항복 전압(VBD) 결과를 초래시킨다. 테스트 결과는 일례로서, 본 개시내용의 실시예들을 구현함으로써 대략 90% 보다 큰 Co 오염 감소가 달성가능하다는 것을 밝혀냈다. 신규한 반도체 디바이스(100) 및 제조방법은 제조 공정 흐름들에서 손쉽게 구현가능하다.
본 개시내용의 실시예들 및 그 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들어, 여기서 설명한 많은 피처들, 기능들, 공정들, 및 물질들은 본 개시내용의 범위 내에 남아있으면서 달라질 수 있다는 것을 본 발명분야의 당업자에 의해 손쉽게 이해될 것이다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제조품, 구성의 특정한 실시형태들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 개시내용에 따라 이용될 수 있다는 것을 본 개시내용의 개시물로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    워크피스 위에 배치되고, 13% 이상의 탄소(C)를 포함한 실리콘 함유 물질을 포함한 절연 물질층; 및
    상기 절연 물질층 내에 배치된 도전성 피처
    를 포함하며, 상기 도전성 피처는 상기 도전성 피처의 윗면상에 배치된 캡핑층(capping layer)을 포함한 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 반도체 디바이스는 상기 워크피스 위에 배치된 저 유전체 상수(k) 유전체 물질층을 더 포함하며, 상기 저k 유전체 물질층은 실리콘 이산화물(SiO2)의 k값보다 작은 k값을 가지며, 상기 절연 물질층은 상기 저k 유전체 물질층 위에 배치된 보호 캡층을 포함하며, 상기 도전성 피처의 일부분은 추가적으로 상기 저k 유전체 물질층 내에도 배치된 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 워크피스 위에 배치된 에칭 저지층과 상기 에칭 저지층 위에 배치된 TEOS(tetra-ethyl-ortho-silicate) 층을 더 포함하며, 상기 절연 물질층은 상기 TEOS 층 위에 배치되고, 상기 도전성 피처는 추가적으로 상기 TEOS 층 내에도 배치된 것인, 반도체 디바이스.
  4. 반도체 디바이스를 제조하는 방법에 있어서,
    워크피스 위에 배치되고, 13% 이상의 탄소(C)를 포함한 실리콘 카바이드(SiC) 다량함유 물질을 포함한 절연 물질층을 형성하는 단계;
    상기 절연 물질층을 패턴화하는 단계;
    상기 패턴화된 절연 물질층 내에 도전성 피처를 형성하는 단계; 및
    상기 도전성 피처의 윗면상에 캡핑층(capping layer)을 형성하는 단계
    를 포함하며, 상기 캡핑층 형성 단계는 Co, Rh, Ir, Fe, Ni, 및 이들의 조합으로 구성된 그룹으로부터 선택된 물질을 형성하는 단계를 포함한 것인, 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 SiC 다량함유 물질은 상기 절연 물질층을 상기 캡핑층에서의 물질로부터의 오염으로부터 보호해주거나, 또는 상기 SiC 다량함유 물질은 상기 캡핑층으로부터의 오염으로부터 상기 절연 물질층 아래에 배치된 물질층을 보호해주는 것인, 반도체 디바이스 제조 방법.
  6. 제4항에 있어서, 상기 캡핑층 형성 단계는, 제2 캡핑층을 형성하는 단계를 포함하고, 상기 반도체 디바이스 제조 방법은 상기 제2 캡핑층 형성 이전에 H2/He 처리를 이용하여 상기 절연 물질층 위에 제1 캡핑층을 형성하는 단계를 더 포함한 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스의 도전성 피처를 형성하는 방법에 있어서,
    워크피스를 제공하는 단계;
    상기 워크피스 위에 에칭 저지층을 형성하는 단계;
    상기 에칭 저지층 위에 제1 절연 물질층을 형성하는 단계;
    13% 이상의 탄소(C)를 포함한 실리콘 카바이드(SiC) 다량함유 물질을 포함한 제2 절연 물질층을 상기 제1 절연 물질층 위에 형성하는 단계;
    상기 제1 절연 물질층과 상기 제2 절연 물질층을 도전성 피처를 위한 패턴으로 패턴화하는 단계;
    패턴화된 상기 제1 절연 물질층과 상기 제2 절연 물질층 위에 라이너를 형성하는 단계;
    상기 라이너 위에 도전성 물질을 형성하는 단계;
    화학적 기계적 폴리싱(chemical mechanical polish; CMP) 공정을 수행하여, 상기 제2 절연 물질층의 윗면 위로부터 상기 라이너와 상기 도전성 물질을 제거하고, 패턴화된 상기 제1 절연 물질층과 상기 제2 절연 물질층내에 남아있는 상기 라이너와 상기 도전성 물질을 포함한 도전성 피처를 형성하는 단계; 및
    상기 도전성 피처의 윗면상에 캡핑층(capping layer)을 형성하는 단계
    를 포함하며, 상기 캡핑층 형성 단계는 Co, Rh, Ir, Fe, Ni, 및 이들의 조합으로 구성된 그룹으로부터 선택된 물질을 형성하는 단계
    를 포함한 것인, 반도체 디바이스의 도전성 피처 형성 방법.
  8. 제7항에 있어서, 상기 에칭 저지층은 제1 에칭 저지층을 포함하며, 상기 반도체 디바이스의 도전성 피처 형성 방법은 상기 캡핑층과 상기 제2 절연 물질층 위에 제2 에칭 저지층을 형성하는 단계를 더 포함한 것인, 반도체 디바이스의 도전성 피처 형성 방법.
  9. 제7항에 있어서, 상기 도전성 피처의 윗면상에 상기 캡핑층을 폴리싱하는 단계를 더 포함한, 반도체 디바이스의 도전성 피처 형성 방법.
  10. 제7항에 있어서, 도전성의 라이너를 형성하는 단계는 30 내지 70nm의 두께를 갖는 층을 형성하는 단계를 포함하거나, 또는 상기 라이너를 형성하는 단계는 TiN, TaN, 및 이들의 조합으로 구성된 그룹으로부터 선택된 물질을 형성하는 단계를 포함한 것인, 반도체 디바이스의 도전성 피처 형성 방법.
KR1020120075449A 2012-04-20 2012-07-11 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법 KR20130118711A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/452,446 US9349689B2 (en) 2012-04-20 2012-04-20 Semiconductor devices including conductive features with capping layers and methods of forming the same
US13/452,446 2012-04-20

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020140081827A Division KR101570295B1 (ko) 2012-04-20 2014-07-01 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법

Publications (1)

Publication Number Publication Date
KR20130118711A true KR20130118711A (ko) 2013-10-30

Family

ID=49379364

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120075449A KR20130118711A (ko) 2012-04-20 2012-07-11 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법
KR1020140081827A KR101570295B1 (ko) 2012-04-20 2014-07-01 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020140081827A KR101570295B1 (ko) 2012-04-20 2014-07-01 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법

Country Status (3)

Country Link
US (2) US9349689B2 (ko)
KR (2) KR20130118711A (ko)
CN (1) CN103378052B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9659864B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US11075113B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal capping layer and methods thereof
US10910307B2 (en) 2018-11-02 2021-02-02 International Business Machines Corporation Back end of line metallization structure
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
US11282742B2 (en) * 2019-10-17 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer etch stop structure and method for forming the same
US11658064B2 (en) 2020-09-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with dielectric cap layer and etch stop layer stack

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811865A (en) * 1993-12-22 1998-09-22 Stmicroelectronics, Inc. Dielectric in an integrated circuit
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
US6090677A (en) * 1998-04-29 2000-07-18 Micron Technology, Inc. Methods of thermal processing and rapid thermal processing
US6177344B1 (en) * 1998-11-25 2001-01-23 Applied Materials, Inc. BPSG reflow method to reduce thermal budget for next generation device including heating in a steam ambient
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
US6611060B1 (en) * 1999-10-04 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having a damascene type wiring layer
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6977218B2 (en) * 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
WO2005067051A1 (ja) * 2003-12-26 2005-07-21 Fujitsu Limited 半導体装置、半導体装置の製造方法
US7015133B2 (en) * 2004-04-14 2006-03-21 Taiwan Semiconductor Manufacturing Company Dual damascene structure formed of low-k dielectric materials
US7282438B1 (en) * 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7396759B1 (en) * 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
KR101081853B1 (ko) 2004-12-06 2011-11-09 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7335588B2 (en) 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
DE102005046975A1 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht
US20080157375A1 (en) * 2006-12-27 2008-07-03 Dongbu Hitek Co., Ltd. Semiconductor device having a metal interconnection and method of fabricating the same
US8212337B2 (en) * 2008-01-10 2012-07-03 International Business Machines Corporation Advanced low k cap film formation process for nano electronic devices
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US8912658B2 (en) * 2010-10-29 2014-12-16 International Business Machines Corporation Interconnect structure with enhanced reliability
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8329599B2 (en) * 2011-02-18 2012-12-11 Asm Japan K.K. Method of depositing dielectric film by ALD using precursor containing silicon, hydrocarbon, and halogen

Also Published As

Publication number Publication date
CN103378052B (zh) 2016-06-08
US9812390B2 (en) 2017-11-07
KR20140097068A (ko) 2014-08-06
US20160260667A1 (en) 2016-09-08
US9349689B2 (en) 2016-05-24
KR101570295B1 (ko) 2015-11-18
CN103378052A (zh) 2013-10-30
US20130277853A1 (en) 2013-10-24

Similar Documents

Publication Publication Date Title
KR101570295B1 (ko) 반도체 디바이스들, 그 제조 방법, 및 도전성 피처들을 형성하는 방법
US10340178B2 (en) Via patterning using multiple photo multiple etch
US9613900B2 (en) Nanoscale interconnect structure
US8048811B2 (en) Method for patterning a metallization layer by reducing resist strip induced damage of the dielectric material
US9293413B2 (en) Semiconductor devices and methods of manufacture thereof
US9111768B2 (en) Semiconductor devices, methods of manufacture thereof, and methods of forming resistors
US9390967B2 (en) Method for residue-free block pattern transfer onto metal interconnects for air gap formation
CN106898595B (zh) 互连线结构与其制造方法
US20120129337A1 (en) Dual damascene process
US20090087992A1 (en) Method of minimizing via sidewall damages during dual damascene trench reactive ion etching in a via first scheme
US8564132B2 (en) Tungsten metallization: structure and fabrication of same
US20230361038A1 (en) Topological semi-metal interconnects
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US20200058544A1 (en) Metal interconnect structure and method for fabricating the same
US9728445B2 (en) Method for forming conducting via and damascene structure
US9349608B2 (en) Methods of protecting a dielectric mask layer and related semiconductor devices
US10396042B2 (en) Dielectric crack stop for advanced interconnects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
E801 Decision on dismissal of amendment
A107 Divisional application of patent