KR20130117233A - 고효율 발광다이오드 제조방법 - Google Patents
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Abstract
본 발명은 3차원 구조물을 이용한 발광 다이오드 제조방법을 개시한다. 본 발명의 일 실시예에 따르면, 기판위에 3차원 구조물을 형성한 후, 3차원 구조물 사이사이에 파티클을 형성함으로써 산란(scattering)효과에 의한 광추출 효율을 향상시킬 수 있다. 또한, 기판과 3차원 구조물을 손쉽게 분리시켜 기판을 재사용할 수 있는 기술적 특징이 있다.
Description
본 발명은 고효율 발광다이오드 제조방법에 관한 것으로, 더욱 상세하게는 3차원 구조물 사이에 파티클을 형성하도록 하여 광 추출효율 향상을 기대할 수 있는 고효율 발광다이오드 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광소자 중 하나이다. 이러한 발광 다이오드는 화합물 반도체의 특성을 이용하여 전기를 광으로 변환하는데, 저전압으로 고효율의 광을 방출할 수 있어, 에너지 절감 효과가 뛰어난 것으로 알려져 있다.
특히, 질화갈륨(GaN)계 발광 다이오드는 적외선 내지 적외선을 포함하는 광범위한 발광 스펙트럼을 나타내어, 다양하게 사용될 수 있을 뿐만 아니라, 비소(As), 수은(Hg) 등의 환경 유해 물질을 포함하지 않는 장점이 있어, 차세대 광원으로 주목받고 있다.
도 1은 종래기술에 따른 평면형 발광 다이오드의 층 구조를 개략적으로 도시한 단면도이다.
도 1에 도시된 바와 같이, 발광 다이오드(10)는 기판(1), n-형 반도체층(2), 활성층(3), 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되고, n-형 반도체층(2)의 노출면 상에는 n-전극(6)이 형성된다. 이때, 기판은 통상 사파이어, Si, SiC 를 사용하며, 활성층은 다중양자우물 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층을 거쳐 유입되는 정공과, n-형 반도체층을 거쳐 유입되는 전자가 결합함으로써 광을 발생시키게 된다.
그러나 기판상에 질화갈륨 화합물 반도체를 박막 형태로 성장시킬 경우, 격자상수 부정합이나 열팽창 계수의 차이에 의해 발광 효율이 떨어지게 되며, 대면적 성장이 어려워서 생산 비용이 증가하게 된다.
이러한 단점을 개선하기 위하여, 나노 구조물의 형태로 p-n 접합을 형성함으로써 나노 스케일의 발광 다이오드를 형성하는 기술이 연구되고 있다. 이와 관련하여 국내공개특허번호 제2010-0028412호는 기판 위에 나노 구조물을 직접 성장시켜, 나노 막대를 효율적으로 성장시키는 기술을 개시하고 있다.
상기와 같이 다수의 나노 구조물을 형성하게 되면, 나노 구조물들 사이의 공간으로 인해 낮은 평균 굴절률을 가지며, 빛을 산란시키는 구조적 특성으로 인해 높은 광 추출 효율을 보일 수 있다.
이에, 본 발명에서는 상기와 같은 나노 구조물의 장점을 포함하면서도 반도체층의 재성장 후 전기적 특성(EL) 측정이 가능하고, 광추출 효율을 극대화시킬 수 있는 발광다이오드를 제공하고자 한다.
상술한 필요성에 따라 본 발명의 실시 예들은 3차원 구조물 및 파티클을 포함하여 발광 효율을 높인 발광다이오드를 제공하고자 한다.
본 발명의 실시예에 따른 발광 다이오드 제조방법은 기판상에 GaN 계열 반도체층을 형성하는 단계, 상기 GaN 계열 반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 에칭하여 복수의 GaN 계열 3차원 구조물을 형성하는 단계, 상기 복수의 GaN 계열 3차원 구조물 사이에 파티클을 형성하는 단계, 상기 금속 나노 도트 마스크를 제거하여 상기 GaN 계열 3차원 구조물 상단에 GaN 표면을 노출시키는 단계, 및 상기 노출된 GaN 표면을 씨드로 하여 제1반도체층을 재성장시키는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 발광 다이오드 제조방법은 기판상에 GaN 계열 반도체층을 형성하는 단계, 상기 GaN 계열 반도체층 상에 제1반도체층, 활성층, 및 제2반도체층을 순차적으로 적층하는 단계, 상기 제2반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 에칭하여 복수의 GaN 계열 3차원 구조물을 형성하는 단계, 상기 복수의 GaN 계열 3차원 구조물 사이에 파티클을 형성하는 단계, 상기 금속 나노 도트 마스크를 제거하여 상기 GaN계열 3차원 구조물 상단의 제 2반도체층 표면을 노출시키는 단계, 및 상기 노출된 제2반도체층 표면을 씨드로 하여 제2반도체층을 재성장시키는 단계를 포함한다.
본 발명에 따른 발광 다이오드는, 3차원 구조물의 구조적 특성(3차원 구조물들 사이에 존재하는 공간)으로 인해 낮은 평균 굴절률을 가지며, 빛을 산란시키는 구조적 특성으로 인해 광추출 효율을 향상시킬 수 있다.
또한, 3차원 구조물을 형성하면 전위가 상당수 제거되기 때문에, 후에 3차원 구조물 사이사이에 파티클을 삽입하고 반도체층을 재성장시키면 파티클이 존재하는 영역에서는 전위가 발견되지 않아 효율 향상을 기대할 수 있다.
또한, 3차원 구조물 사이사이에 파티클을 채워넣음으로써, 3차원 구조물 형태의 발광다이오드의 pn접합(junction)이 가능하도록 할 수 있다.
또한, 간편하게 기판과 3차원 구조물을 분리시킬 수 있다는 점에서 편의성과 경제성을 향상시킨 발광다이오드를 제공할 수 있다.
도 1은 종래기술에 따른 발광소자의 단면도이다.
도 2 내지 도 3은 본 발명의 고효율 발광다이오드 발광 다이오드의 단계별 제조방법을 나타낸다.
도 4 내지 도 5는 본 발명의 실시예에 따른 기판과 3차원 구조물을 분리시키는 발광 다이오드의 단계별 제조방법을 나타낸다.
도 6 및 도 7은 본 발명의 구현예에 따른 GaN 계열 반도체층 상에 금속 나노 도트 마스크를 형성한 SEM사진이다.
도 8 및 도 9는 본 발명의 또 다른 구현예에 따른 GaN 계열 3차원 구조물 형성 SEM사진이다.
도 10 및 도 11은 본 발명에 따른 3차원 구조물 사이에 파티클이 삽입한 SEM사진이다.
도 2 내지 도 3은 본 발명의 고효율 발광다이오드 발광 다이오드의 단계별 제조방법을 나타낸다.
도 4 내지 도 5는 본 발명의 실시예에 따른 기판과 3차원 구조물을 분리시키는 발광 다이오드의 단계별 제조방법을 나타낸다.
도 6 및 도 7은 본 발명의 구현예에 따른 GaN 계열 반도체층 상에 금속 나노 도트 마스크를 형성한 SEM사진이다.
도 8 및 도 9는 본 발명의 또 다른 구현예에 따른 GaN 계열 3차원 구조물 형성 SEM사진이다.
도 10 및 도 11은 본 발명에 따른 3차원 구조물 사이에 파티클이 삽입한 SEM사진이다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 그러나 아래에 예시되는 실시예는 본 발명의 범위를 한정하는 것이 아니며, 본 발명을 이 기술 분야에서 통상의 지식을 가진 자에게 충분히 설명하기 위해 제공되는 것이다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
본 명세서에 있어서, "제1반도체" 및 "제2반도체" 각각은 "n-형" 또는 "p-형"을 의미하며, 상호 반대되는 도전 특성을 갖는다. 따라서, 제1반도체가 n-형 반도체인 경우에는 제2반도체가 p-형 반도체에 해당 되며, 그 역도 가능하다.
본 발명의 발광 다이오드는 3차원 구조물을 형성하고, 그 사이에 파티클을 형성하여 광효율을 향상시키는 특징이 있는바, 이를 설명하도록 한다.
본 발명의 발광 다이오드 제조방법은, 기판에 GaN 계열 반도체층을 형성하는 단계, 3차원 구조물을 형성하는 단계, 3차원 구조물 사이에 파티클을 형성하는 단계, 및 3차원 구조물 상에 제 1 또는 제 2반도체층을 재성장시키는 단계를 포함한다.
도 2 및 도 3은 본 발명에 따른 3차원 구조물 형성 및 파티클을 형성하는 과정을 도시한다.
GaN
계열 반도체 형성하는 단계
도 2a 및 도3a는 기판(110, 210)상에 GaN 계열 반도체층(120,220)을 형성하는 단계이다.
기판(110,210)상에 GaN 계열 반도체층(120,220)을 형성한다. 상기 기판(110,210)은 반도체 결정성 성장용 기판으로, 양면 폴리싱된 사파이어 기판을 사용할 수 있다. 또한, 본 발명에서 사용가능한 GaN 계열 반도체층(120,220)은 Ga, N으로 이루어진 물질이거나, 그외에 In,Al등 III족 또는 P,As,Sb 등 V족이 함유된 물질도 포함될 수 있다. 좀 더 구체적으로, GaN, InN, AlN, InGa, AlGaN, InGaN, AlInN 중에서 선택될 수 있으며, 바람직하게는 GaN 이다.
또한 GaN 계열 반도체층(120, 220)으로는 도핑되지 않는 GaN(u-GaN) 또는 n-GaN을 사용하는 것이 바람직하다. 본 발명에서는 u-GaN을 사용하는 것이 더욱 바람직하다.
상기 GaN 계열 반도체층(120, 220)은 금속유기화학 기상증착법(MOCVD) 또는 수소화물 기상성장법(HVPE) 또는 분자선 성장법(MBE) 또는 금속 유기 화학 기상 성장법(MOCVD)등을 사용하여 기판상에 형성할 수 있다.
도 3b를 참고하면, 상기 GaN 계열 반도체층(220)상에 제1반도체층(230), 활성층(240) 및 제2반도체층(250)을 순차적으로 적층하는 단계를 추가적으로 포함하여 pn 접합형태로 이루어진 LED 구조를 구비한 3차원 구조물을 만들 수 있다.
한편, 기판상에 GaN 계열 반도체층을 형성하는 단계는, u-GaN층을 형성하는 단계, 고농도 n-GaN층을 형성하는 단계를 더 포함할 수 있다. 이는 후에 선택적으로 3차원 구조물을 에칭 가능하도록 하기 위함이며, 이는 후술하기로 한다.
3차원 구조물을 형성하는 단계
상기 3차원 구조물은 3차원 구조물 상에 반도체층을 재성장시키기 위한 씨드로 사용될 수 있고, 상기 재성장된 반도체층과 기판을 분리하는 매체로 사용될 수 있다. 또한 재성장된 반도체층과 기판을 분리하지 않을 경우에는, 3차원 구조물 사이에 파티클을 삽입하여 광효율을 향상시킬 수 있도록 하는 매체로서의 역할을 할 수 있다.
GaN 계열 반도체층(120) 및 제2반도체층(250) 상에, 복수의 금속 나노 도트 마스크(미도시)를 형성한 후, 선택적으로 반도체층을 수직 에칭하여 GaN 계열 3차원 구조물(120' 260)을 형성한다.
상기 도트 마스크를 형성하기 위해서는, GaN계열 반도체층(120) 또는 제2반도체층(250) 상에 금속층을 형성하고, 열처리를 하는 방법을 사용한다. 금속층을 열처리하게 되면, 박막형태의 금속층이 용융되어 자기응집성 덩어리, 즉 금속 나노 도트를 형성할 수 있다. 이러한 열처리 과정은 공지된 방법을 사용할 수 있다.
구체적으로, GaN계열 반도체층(120) 또는 제2반도체층(250)상에 금속층(미도시)을 순차적으로 형성할 수 있다. 바람직하게는 GaN 계열 반도체층(120) 또는 제2반도체층(250) 상에 희생층(미도시)을 형성하고 순차적으로 금속층을 형성할 수 있다.
상기 희생층은 상기 반도체층과 금속층의 표면장력의 차이를 보완할 수 있도록 하기 위하여 형성할 수 있다. 따라서, 희생층은 하부층에 영향을 주지않고, 열처리 과정에서 금속나노도트 패턴을 용이하게 형성할 수 있으면서도 절연물질을 사용해야 한다. 희생층에 사용될 수 있는 물질로는, 실리카(SiO2), 질화규소(Si3N4)등으로 구성될 수 있으며, 바람직하게는 실리카 재질일 수 있다.
희생층은 공지된 방법으로 형성할 수 있으며, 본 발명에서는 일 실시예로 플라즈마 화학기상증착법(PECVD)방법을 이용하여 형성하고, 바람직하게는 약 10 내지 1000nm, 보다 바람직하게는 약 50 내지 100nm 범위의 두께로 형성할 수 있다.
다음으로, 금속층은 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al), 또는 이들이 조합된 것을 사용할 수 있다. 바람직하게는 니켈(Ni)을 사용하여 5㎚ 내지 50㎚의 두께의 박막형태의 금속층을 형성할 수 있으며, 10㎚ 내지 20㎚의 두께의 박막형태로 형성할 수 있다.
3차원 구조물을 형성하기 위한, 일 실시예로 전자빔 코터(e-beam coater) 를 이용하여 상기 GaN계열 반도체층(120) 또는 제2반도체층(250) 상에 희생층 및 금속층을 형성한 후, 열처리하여 금속 나노 도트(미도시)를 형성한다. 그 후, 건식 에칭법을 이용하여 선택적·수직적 에칭을 실시하여 3차원 구조물을 형성할 수 있다.
이때 사용되는 건식 에칭법으로, 반응성 이온 에칭법(RIE), 유도결합플라즈마 반응성 이온 에칭(ICP-RIE), 화학적 이온빔 에칭(CAIBE)등이 있다. 예를 들어, ICP-RIE를 이용하는 경우에는 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트의 에칭을 억제하면서 GaN 계열 반도체층을 에칭하는 것이 바람직하다.
한편, 상기와 같은 방법으로 형성된 상기 3차원 구조물(120', 260)은 GaN 계열 반도체층의 일부가 에칭되어 형성되는 3차원 구조물(120')이거나, 제1반도체층(230), 활성층(240), 및 제2반도체층(250)을 포함하여 pn 접합형태로 이루어진 3차원 구조물(260)일 수 있다.
상기 3차원 구조물(120', 260)은 마이크로 또는 나노사이즈의 로드 또는 필러(pillar)일 수 있다. 바람직하게는 상기 3차원 구조물의 직경이 50~2000nm, 바람직하게는 100 내지 1000nm 일 수 있고, 상기 3차원 구조물은 높이가 100 nm~3㎛, 바람직하게는 500nm~2㎛일 수 있다. 또한, 상기 3차원 구조물(120', 260) 사이의 간격은 100 내지 2㎛, 바람직하게는 200 내지 1.5㎛ 범위이다.
상기와 같은 3차원 구조물(120', 260)은 향후 반도체층의 재성장을 위한 씨드(seed)로 사용되고, 또한 GaN계 LED 제조를 위한 GaN 버퍼나 기판 역할을 할 수도 있다.
파티클을
형성하는 단계
도 2b 및 도3b 와 같이, 3차원 구조물(120', 260) 사이사이에 스핀코터를 이용하여 파티클(130,270)을 삽입한다.
파티클(130,270)을 사용하는 방법으로는 딥코팅, 스프레이코팅, 스핀코팅등이 사용될 수 있으나, 스핀코팅 방법을 이용하는 것이 더욱 바람직하다. 스핀코터(spin coater)를 이용하여 고속으로 회전시키면, 강한 회전에 의해 본 발명에 따른 발광 다이오드 기판 및 3차원 구조물 전체 면에 대하여 파티클(130,270)이 골고루 분산되며, 원하는 파티클의 양과 파티클 층을 조절할 수 있다. 이때, 파티클의 양은 3차원 구조물 및 기판을 충분히 덮을 수 있는 양이 적당하다. 상기와 같은 방법으로 스핀코터를 이용하여 파티클을 삽입한 후, 서로 다른 크기의 파티클을 포함한 DI water(초순수 물)을 일정량 뿌리는 과정을 포함할 수 있다.
한편, 삽입되는 파티클(130,270)은 상기 3차원 구조물(120',260)의 광굴절률과 다른 굴절률을 갖는 물질로써 SiO2 또는 SiNx로 형성되는 것이 바람직하다.
구체적으로, 파티클(130,270)의 크기는 약 50㎚ 내지 1㎛의 크기를 갖게 되며, 구체적인 크기는 3차원 구조물 사이사이의 간격에 따라 결정되게 된다.
광효율을 더욱 향상시키기 위해서, 단일 사이즈의 파티클을 사용하는 것보다는 서로 다른 사이즈를 가진 파티클을 동시에 믹싱하여 사용하는 것이 더욱 바람직하다. 일 실시예로 100㎚크기의 파티클과 1㎛크기의 파티클을 동시에 믹싱하여 사용할 수 있다.
상기와 같은 방법으로 3차원 구조물 사이에 파티클을 삽입하게 되면 광추출 효율이 향상하게 된다. 즉, 활성층에서 발생한 빛이 외부로 방출될 때 GaN 반도체층 굴절율과 공기의 굴절율의 차이(GaN 굴절율 : 2.4, 공기 굴절율 : 1)로 인해 빛이 방출될 수 있는 임계각이 감소하여 내부 전반사에 의한 빛 손실이 발생하게 된다.
빛의 손실을 보완하기 위하여, 굴절율이 1.46인 Sio2 파티클을 넣어줄 경우, GaN 반도체층, 공기, 및 파티클의 굴절율이 모두 다른 값을 보여 내부에서 빛의 경로를 변화시킬 수 있고, 빛의 탈출확률이 증가하여 광추출 효율이 개선되는 것이다.
재성장 단계
도 2c, 3c와 같이, 파티클(130,270)이 삽입된 3차원 구조물(120',260) 상단에 잔존하고 있는 희생층 및 금속 나노 도트 마스크를 제거하여 상기 3차원 구조물 상단의 GaN계열 반도체층(20') 또는 제2반도체층(250) 표면을 노출시킨다.
희생층 및 금속 나노 도트 마스크를 제거하기 위하여, HF, 버퍼 산화에칭을 사용하여 제거할 수 있다. 또한 습식 에칭하여 제거할 수 있으며, 강산 또는 금속에 따른 전용 에칭액에 일정 시간 담궈 금속 나노 도트를 제거할 수도 있다.
이로 인해, 3차원 구조물의 상단에만 GaN계열 반도체층(20') 또는 제2반도체층(150) 표면이 노출된다. 상기 노출된 표면을 씨드로 하여 유기금속화학증착법(MOCVD), 분자빔 성장법(MBE), 하이드라이드 기상성장법(HVPE)을 사용하며, 에피택시 측방 과성장(ELOG)시켜 제1반도층(140) 또는 제2반도체층(250)을 1㎛~5㎛범위로 재성장 시킬 수 있다.
상기 재성장된 제1반도체층(140)은 n-GaN, p-GaN, u-GaN계열 반도체층일 수 있으며, 바람직하게는 n-GaN반도체층이다. 상기 제1반도체(140)를 재성장 시킨 후, 활성층(150), 및 제2반도체층(160)을 추가로 형성할 수 있다.
또한, 도 3d에서 재성장된 제2반도체층(250)은 p-GaN반도체층인 것이 바람직하다.
재성장 단계에서, 상기 파티클이 형성된 영역에서는 재성장이 억제되고, 3차원 구조물 상단에서부터 에피탁시 측방과성장(ELOG) 성장하게 된다. 따라서, 재성장된 상기 제1반도체층(140) 및 상기 제2반도체층(250)의 dislocation의 양을 크게 감소시킬 수 있다. 또한 성장속도가 균일하여 핀홀(pin hole)이나 크랙의 발생이 억제되는 장점을 가지게 된다.
또한, 파티클이 존재하는 영역에서는 전위가 발견되지 않아 효율이 향상되는 장점을 가지게 된다.
한편, 본 발명은 기판과 3차원 구조물을 분리시킬 수 있는 특징이 있는 바, 이를 설명하고자 한다.
도 4 및 도 5는 본 발명에 따른 기판과 3차원 구조물을 분리시키는 과정이며, 이는 선택적으로 행해지는 단계이다. 실제로 3차원 구조물 사이에 파티클을 형성하는 것이 3차원 구조물 사이에 에어갭을 형성하는 것보다 더욱 향상된 광추출 효과를 볼 수 있다. 다만, 본 발명은 기판과 3차원 구조물을 분리시켜 기판 및 기판과 3차원 구조물을 재활용할 수 있다는 기술적 특징이 있는 바, 이를 위한 방법을 설명하고 한다.
기판과 3차원 구조물을 손쉽게 분리시키기 위해서, 본 발명은 고농도 n-GaN 반도체층만 에칭되도록 하는 원리를 이용한다.
도 4와 도 5에서는 GaN 계열 반도체층을 이루는 구성요소를 더욱 상세하게 설명하고, 더불어 기판을 제거하는 과정을 설명하고자 한다.
GaN
계열
반도체층
형성 단계
우선, 도 4a를 살펴보면, 기판(310)에 버퍼층(미도시)을 형성하고, GaN 계열 반도체층(320)(u-GaN층(321), 고농도 n-GaN층(322) 및 u-GaN층(323))을 순차적으로 성장시켜, 고농도 n-GaN층이 3차원 구조물 중간에 위치하도록 할 수 있다.
또는 GaN 계열 반도체층(320)은 u-GaN층(321), 고농도 n-GaN층(322)이 형성되도록 하여, 고농도 n-GaN층을 3차원 구조물 가장 상단에 위치하도록 할 수도 있다. 즉, 고농도 n-GaN층의 위치는 3차원 구조물 내부에 위치하되, 다양한 위치(상단, 중간부, 하단)에 형성될 수 있도록 한다. 이는, 후에 에칭공정으로 고농도 n-GaN을 없앤 후, 기판 및 3차원 구조물을 유용하게 활용할 수 있도록 하기 위함이다.
일 예로, 기판상에 u-GaN층의 높이를 높게 성장시키고, 그 위에 고농도 n-GaN층을 형성하는 경우, 3차원 구조물의 상단에 고농도 n-GaN층이 위치하여 고농도 n-GaN층을 에칭시킨 후, 기판 및 3차원 구조물(u-GaN층)을 그대로 사용할 수 있는 장점이 있다.
또 다른 예로, 3차원 구조물의 중간에 고농도 n-GaN층이 위치하도록 형성하는 경우, 고농도 n-GaN층이 에칭시킨 후, 기판상에 위치한 u-GaN층을 폴리싱하여 없애고, 기판만을 재사용할 수도 있다.
도 5a는 기판(410)상에 버퍼층(미도시)을 형성하고, GaN 계열 반도체층(420)(u-GaN층(421), 고농도 n-GaN층(422))을 순차적으로 성장시킨다. 그 위에 제1반도체층(430), 활성층(440)을 성장시키고 제2반도체층(450)층을 성장시킨다.
이때, 상기 제1반도체층(430)은 저농도 n-GaN층으로 형성되어야 하고, 기판에 적층된 GaN 계열 반도체층(420)의 전체 두께는 500nm ~2㎛ 일 수 있다.
구체적으로, 고농도 n-GaN층(322,422)의 도핑농도는 1×1018㎤ ~1×1020㎤ 일 수 있다. 또한, 재성장되는 제1반도체층(340) 및 GaN계열 반도체 상에 형성되는 제1반도체층(440)의 도핑농도는 1×1018㎤ 이내인 것을 특징으로 한다.
한편, 활성층(440) 상에 캡핑층(capping layer)(미도시)을 성장시킬 수 있다. 상기 캡핑층은 활성층을 보호하기 위해 형성시키는 것으로 MOCVD 방법을 이용하여 형성할 수 있다.
다음으로, 3차원 구조물을 형성하는 단계와 파티클을 형성하는 단계, 및 재성장하는 단계를 거친다.(과정이 같으므로 여기서는 간략하게 설명을 생략하도록 한다)
도 4b와 같이, 기판(310)에 GaN 계열 반도체층(320)을 쌓은 후, 수직에칭하여 3차원 구조물(320)을 형성하고, 3차원 구조물 사이에 파티클(340)을 형성하고, 제 1반도체층을 재성장(330)하는 단계를 거친다. 그 후, 도4c와 같이, 제 1반도체층(330)상에 활성층(340), 및 제2반도체층(350)을 포함할 수 있다.
파티클
제거 단계
본 파티클 제거 단계 및 3차원 구조물 제거하는 단계는 선택적으로 행하는 단계이다. 실제로, 3차원 구조물 사이에 파티클을 형성하는 것이 3차원 구조물 사이에 에어 갭을 형성하는 것보다 더욱 향상된 광추출 효과를 볼 수 있다.
다만, 본 발명은 기판과 3차원 구조물을 분리시킬 수 있다는 기술적 특징이 있는 바, 이를 위한 방법을 설명하고 한다.
기판, 3차원 구조물 사이사이에 들어가 있는 파티클을 제거하기 위해서는 습식에칭(wet etching)방법을 사용한다. BOE(Buffered Oxide Etchant)를 이용하여 파티클을 모두 제거하면, 3차원 구조물 사이는 에어 갭 상태로 존재하게 되고, 3차원 구조물에는 전혀 영향을 미치지 않게 된다.
3차원 구조물 제거하는 단계
상기와 같은 방법으로 파티클을 제거한 후에, 상기 3차원 구조물 사이에 형성된 에어갭에 에칭 솔류션을 침투시켜 수백 나노의 크기를 가지는 3차원 구조물의 n-GaN 영역은 매우 쉽게 에칭되어 분리(lift off)시킬 수 있다.
도 4d 및 도 5c를 참조하면, 본 발명에서는 GaN 계열 반도체층을 형성시, 3c차원 구조물 중간부분에 고농도 n-GaN층을 포함하는 것을 특징으로 한다. 이는, 후에 선택적으로 기판과 3차원 구조물의 분리시 고농도 n-GaN(322,422)만 에칭되도록 하기 위함이다. 농도차이에 의해서, 저농도 n-GaN층은 에칭되지 않고, 3차원 구조물 중간에 형성된 고농도 n-GaN층(322,422)만 에칭되기 때문에, 기판과 3차원 구조물이 손쉽게 제거될 수 있다.
후술하는 전기화학적 에칭의 선택적 식각에 의해 고농도 n-GaN층(322,422)만 제거됨에 따라, 기판(310,410)과 3차원 구조물은 분리될 수 있다. 또는 건식 에칭(dry dtching)방법을 사용할 수도 있다.
본 발명의 특징은, 고농도 n-GaN층은 3차원 구조물 내부에서 다양한 위치(상단, 중간부 등)에 형성될 수 있다는 점이며, 이로 인하여 폴리싱하여 기판을 재사용하거나, 기판과 기판상에 형성된 3차원 구조물 일부를 사용할 수 있는 장점이 있다.
기판을 분리시키는 방법과 관련한 일 실시예로, 제1반도체층(330)과 n-GaN 계열 3차원 구조물(320)을 양극, 백금전극을 음극으로 하여 두 전극을 연결한 다음, 옥살산, 희석된 수산화칼륨 내에서 화학전지를 구성하고, 소정 전압을 걸어주어 에칭을 유도할 수 있다. 이때 전압은 1~80V, 에칭액의 농도는 0.01~3M, 시간은 1~30분을 유지한다.(반드시 이에 한정하지는 않는다) 상기 단계는 n-GaN 계열 3차원 구조물의 도핑 농도 및 전압을 조절하여 에칭 속도를 제어할 수 있다. 예를 들면, 도핑농도가 높을수록 에칭속도가 빨라진다. 전압의 경우에도 소정 범위에서의 전압증가는 에칭속도가 증가하나 그 이상의 전압에서는 오히려 에칭속도가 감소하는 경우가 있을 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실시예를 제시하지만, 하기의 실시예는 본 발명을 보다쉽게 이해하기 위해 제공되는 것일 뿐, 본 발명이 이에 한정되는 것은 아니다.
도 6, 7은 GaN 계열 반도체층 상에 금속 나노 도트 마스크를 형성한 SEM사진이고, 도 8, 9는 3차원 구조물을 형성한 SEM사진이다.
도 6은 질소분위기 하에서, 850℃도에서 1분 동안 열처리하여 생성된 10㎚ 나노 도트 마스크 사진이며, 도 7은 질소분위기 하에서, 850℃에서 1분 동안 열처리하여 생성된 20㎚ 나노 도트 마스크 사진이다.
도 8은 10㎚ 도트 마스크를 에칭하여 형성된 3차원 구조물의 사진이고, 도 9는 20㎚ 도트 마스크를 에칭하여 형성된 3차원 구조물의 사진이다. 도 8,9를 참조하면, 기판상에 3차원 구조물이 나노사이즈 간격으로 복수 개 형성되어 있음을 확인할 수 있고, 3차원 구조물간의 간격 및 높이가 일정하지 않은 것을 확인할 수 있다. 이로 인해 내부 전반사에 의한 빛의 손실이 발생하게 된다.
이에 본 발명은 3차원 구조물 사이에 파티클을 삽입함으로써 광효율을 향상시킬 수 있도록 하는 것을 기술적 특징으로 하고 있다(3차원 구조물, 공기, 파티클의 굴절율이 모두 상이)
도 10은 3차원 구조물 사이에 파티클을 삽입한 SEM사진을 제시한다. 3차원 구조물 사이에 파티클이 빽빽하게 삽입되는 것을 알 수 있다.
도 11은 파티클 삽입 후에, 3차원 구조물 사이사이에만 파티클이 삽입되고, 3차원 구조물 상단에 파티클이 뭉침 현상이 발생되지 않아, 상당히 매끈한 표면을 형성하는 SEM 사진을 제시한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다 할 것이다.
110,210,310,410 : 기판
120,220,321,421 : u-GaN 반도체층
120', 260,320,460 : 3차원 구조물
130,270,340,470 : 활성층
120,220,321,421 : u-GaN 반도체층
120', 260,320,460 : 3차원 구조물
130,270,340,470 : 활성층
Claims (13)
- 기판상에 GaN 계열 반도체층을 형성하는 단계;
상기 GaN 계열 반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 에칭하여 복수의 GaN 계열 3차원 구조물을 형성하는 단계;
상기 복수의 GaN 계열 3차원 구조물 사이에 파티클을 형성하는 단계;
상기 금속 나노 도트 마스크를 제거하여 상기 GaN 계열 3차원 구조물 상단에 GaN 표면을 노출시키는 단계;
상기 노출된 GaN 표면을 씨드로 하여 제1반도체층을 재성장시키는 단계;를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 기판상에 GaN 계열 반도체층을 형성하는 단계;
상기 GaN 계열 반도체층 상에 제1반도체층, 활성층, 및 제2반도체층을 순차적으로 적층하는 단계;
상기 제2반도체층 상에 복수의 금속 나노 도트 마스크를 형성한 후 선택적으로 에칭하여 복수의 GaN 계열 3차원 구조물을 형성하는 단계;
상기 복수의 GaN 계열 3차원 구조물 사이에 파티클을 형성하는 단계;
상기 금속 나노 도트 마스크를 제거하여 상기 GaN계열 3차원 구조물 상단의 제 2반도체층 표면을 노출시키는 단계;
상기 노출된 제2반도체층 표면을 씨드로 하여 제2반도체층을 재성장시키는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항에 있어서,
상기 GaN 계열 반도체층은 u-GaN 또는 n-GaN 인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항 또는 제 2항에 있어서,
상기 GaN 계열 3차원 구조물은 마이크로 또는 나노사이즈의 로드 또는 필러(pillar)인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항 또는 제 2항에 있어서,
상기 GaN 계열 3차원 구조물의 높이는 100㎚ 내지 3㎛ 이고, 직경은 50㎚ 내지 1000㎚인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항 또는 제 2항에 있어서,
상기 GaN 3차원 구조물의 간격은 100 내지 2㎛ 범위인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항 또는 제 2항에 있어서,
상기 파티클의 직경은 50㎚ 내지 1㎛인 SiO2 또는 SiNx인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항 또는 제 2항에 있어서,
상기 3차원 구조물 상단에 형성되는 제1반도체층 또는 제2반도체층을 재성장시키는 단계는 에피탁시 측방과성장(ELOG)성장법을 사용하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항에 있어서,
상기 제1반도체층을 재성장시키는 단계 후, 활성층 및 제2반도체층을 추가로 형성하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 1항에 있어서,
기판상에 GaN 계열 반도체층을 형성하는 단계는,
u-GaN층을 형성하는 단계, 도핑농도가 1×1018㎤ ~1×1020㎤ 인 고농도 n-GaN 층을 성장시킨 후 연속하여 u-GaN층을 형성하는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 10항에 있어서,
상기 방법은, 제1반도체층을 재성장시키는 단계 후에 활성층 및 제2반도체층을 형성하는 단계;
3차원 구조물 사이의 파티클을 제거하는 단계; 및
상기 고농도 n-GaN 계열 3차원 구조물만은 전기화학적 에칭 또는 건식 식각(dry etching)으로 제거하여 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제2항에 있어서,
기판상에 GaN 계열 반도체층을 형성하는 단계는,
u-GaN층을 형성하는 단계, 도핑농도가 1×1018㎤ ~1×1020㎤ 인 고농도 n-GaN층을 형성하는 단계를 포함하고,
상기 제 1반도체층은 도핑농도가 1×1018㎤ 이내인 것을 특징으로 하는 고효율 발광 다이오드의 제조방법. - 제 12항에 있어서,
상기 제2반도체층을 재성장시키는 단계 후에, 복수의 3차원 구조물 사이의 파티클을 제거하는 단계, 및 상기 고농도 n-GaN계열 3차원 구조물만을 전기화학적 에칭으로 제거하여 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 고효율 발광 다이오드의 제조방법.
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