KR20130105518A - 이득 제어 시스템 - Google Patents

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KR20130105518A
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모히 미케마르
후만 다라비
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브로드콤 코포레이션
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Abstract

이득 제어 시스템은 입력 신호를 수신하는 입력 단자를 포함할 수 있다. 입력 제어 시스템은 입력 단자와 연결된 소스 및 출력 단자와 연결된 드레인을 갖는 제 1 트랜지스터를 포함할 수 있다. 이득 제어 시스템은 입력 단자 및 제 1 트랜지스터의 소스에 연결된 게이트를 갖는 제 2 트랜지스터를 포함할 수 있다. 제 2 트랜지스터는 출력 단자에 연결된 드레인을 가질 수 있다. 제 2 트랜지스터는 감소 신호를 생성할 수 있다. 출력 단자는 입력 신호 및 감소 신호에 기초하여 출력 신호를 출력할 수 있다.

Description

이득 제어 시스템{GAIN CONTROL SYSTEM}
본 발명은 이득 제어 시스템들 및 방법들(일반적으로 시스템들로서 지칭되는)에 관한 것이다. 보다 구체적으로, 본 발명은 이득 제어 시스템을 갖는 증폭기(amplifier)를 사용하는 전자 디바이스들에 관한 것이다.
증폭기들은 전자 디바이스 내에서 외부 전압 또는 에너지원의 사용에 의해 신호의 파워 레벨을 증가시키기 위하여 사용된다. 예를 들어, 증폭기들은 입력 신호의 볼륨 레벨을 증가시키기 위하여 몇몇 오디오 시스템들의 라우드스피커(loudspeaker)들을 구동하기 위하여 사용될 수 있다. 증폭기들은 다양한 방식들로 구성되거나 또는 만들어질 수 있으며, 상이한 컴포넌트들 및 구성(configuration)들을 포함할 수 있다.
일 측면에 따르면, 이득 제어 시스템은,
입력 신호를 수신하는 입력 단자;
상기 입력 단자와 연결된 소스(source) 및 출력 단자와 연결된 드레인(drain)을 갖는 제 1 트랜지스터;
상기 입력 단자 및 상기 제 1 트랜지스터의 상기 소스와 연결된 게이트(gate)를 가지고, 상기 출력 단자와 연결된 드레인을 가지며, 감소 신호(reduction signal)를 생성하는 제 2 트랜지스터;를 포함하며,
상기 출력 단자는 상기 입력 신호 및 상기 감소 신호에 기초하여 출력 신호를 출력한다.
바람직하게, 상기 입력 신호는 제 1 위상(phase)을 갖는 교류 신호이며, 상기 감소 신호는 상기 제 1 위상과 반대되는(opposite) 제 2 위상을 갖는 교류 신호이다.
바람직하게, 상기 이득 제어 시스템은 상기 제 2 트랜지스터에 연결된 이득 제어 컴포넌트(component)를 더 포함하며, 상기 이득 제어 컴포넌트는 상기 출력 단자에서 수신되는 감소 신호의 양(amount)을 제어한다.
바람직하게, 상기 이득 제어 컴포넌트는 상기 이득 제어 컴포넌트의 임피던스(impedance)를 제어하는 전류 스티어링(steering) 신호를 수신한다.
바람직하게, 상기 출력 단자에서 수신되는 상기 감소 신호의 상기 양은 상기 전류 스티어링 신호를 조정(adjust)함으로써 조절된다.
바람직하게, 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 노이즈가 상기 출력 단자로 누설되는 것을 방지(impede)한다.
일 측면에 따르면, 이득 제어 시스템은,
입력 신호를 수신하는 입력 단자;
상기 입력 단자에 연결된 소스, 및 출력 단자에 연결된 드레인을 갖는 제 1 트랜지스터;
상기 입력 단자 및 상기 제 1 트랜지스터의 상기 소스와 연결된 게이트를 가지고, 감소 신호를 생성하는 제 2 트랜지스터; 및
상기 제 2 트랜지스터의 드레인에 연결된 소스, 및 상기 출력 단자에 연결된 드레인을 갖는 제 3 트랜지스터;를 포함하며,
상기 출력 단자는 상기 입력 신호 및 상기 감소 신호에 기초하여 출력 신호를 출력한다.
바람직하게, 상기 제 3 트랜지스터의 임피던스는 상기 출력 단자에서 수신되는 상기 감소 신호의 양을 제어한다.
바람직하게, 상기 제 1 트랜지스터의 임피던스는 전류 스티어링 신호에 의해 제어되며, 상기 제 3 트랜지스터의 임피던스는 전류 스티어링 신호에 의해 반대로(inversely) 제어된다.
바람직하게, 상기 이득 제어 시스템은,
상기 제 1 입력 신호와 반대되는 제 2 입력 신호를 수신하는 제 2 입력 단자;
상기 제 2 입력 단자와 연결된 소스, 및 상기 제 2 출력 단자와 연결된 드레인을 갖는 제 4 트랜지스터;
상기 제 2 입력 단자 및 상기 제 4 트랜지스터의 상기 소스와 연결된 게이트를 갖는 제 5 트랜지스터; 및
상기 제 5 트랜지스터의 드레인에 연결된 소스, 및 상기 제 2 출력 단자에 연결된 드레인을 갖는 제 6 트랜지스터를 더 포함한다.
바람직하게, 상기 제 5 트랜지스터는 제 2 감소 신호를 생성하며, 상기 제 2 출력 단자는 상기 제 2 입력 신호 및 상기 제 2 감소 신호에 기초하여 제 2 출력 신호를 출력한다.
바람직하게, 상기 이득 제어 시스템은,
상기 출력 신호를 수신하는 제 2 입력 단자;
상기 제 2 입력 단자에 연결된 소스, 및 상기 제 2 출력 단자에 연결된 드레인을 갖는 제 4 트랜지스터;
상기 제 2 입력 단자 및 상기 제 4 트랜지스터의 상기 소스에 연결된 게이트를 갖는 제 5 트랜지스터; 및
상기 제 5 트랜지스터의 드레인에 연결된 소스, 및 상기 제 2 출력 단자에 연결된 드레인을 갖는 제 6 트랜지스터를 더 포함한다.
바람직하게, 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 노이즈가 상기 출력 단자로 누설되는 것을 방지한다.
일 측면에 따르면, 증폭기의 이득을 제어하는 방법이 제공되며, 상기 방법은,
증폭기에 대하여 이득 감소(gain reduction)를 계산하는 단계;
상기 계산된 이득 감소에 기초하여, 상기 증폭기와 연결된 이득 제어 시스템들의 세트(set)로부터 이득 제어 시스템들의 서브세트(subset)를 식별하는 단계로서, 각각의 이득 제어 시스템은 하이(high) 전류 스티어링 신호가 수신될 때 입력 신호를 출력하고, 로우(low) 전류 스티어링 신호가 수신될 때 감소 신호를 출력하는, 단계;
하이 전류 스티어링 신호를 이득 제어 시스템들의 식별된 서브세트로 전달(transmit)하는 단계; 및
로우 전류 스티어링 신호를 이득 제어 시스템들의 상기 식별된 서브세트 외의 상기 이득 제어 시스템들로 전달하는 단계를 포함한다.
바람직하게, 상기 입력 신호는 제 1 위상을 갖는 교류 신호이며, 상기 감소 신호는 상기 제 1 위상과 반대되는 제 2 위상을 갖는 교류 신호이다.
바람직하게, 상기 입력 신호는 제 1 크기(magnitude) 및 제 1 극성을 가지며, 상기 감소 신호는 상기 제 1 크기와 동일한 제 2 크기 및 상기 제 1 극성과 반대되는 제 2 극성을 갖는다.
바람직하게, 상기 복수의 이득 제어 시스템들은 병렬로 연결된다.
바람직하게, 상기 입력 신호는 상기 복수의 이득 제어 시스템들 각각에 대하여 동일하다.
바람직하게, 상기 방법은,
상기 입력 신호를 모니터링하는 단계;
상기 입력 신호의 변화들에 기초하여 상기 계산된 이득 감소를 조절하는 단계; 및
상기 조정된 계산된 이득 감소에 기초하여 이득 제어 시스템들의 새로운 서브세트를 식별하는 단계를 더 포함한다.
바람직하게, 상기 방법은,
상기 입력 신호의 변화들에 기초하여 상기 하이 전류 스티어링 신호를 이득 제어 시스템들의 상기 식별된 새로운 서브세트로 전달하는 단계; 및
상기 입력 신호의 변화들에 기초하여 상기 로우 전류 스티어링 신호를 이득 제어 시스템들의 상기 식별된 새로운 서브세트 외의 상기 이득 제어 시스템들로 전달하는 단계를 더 포함한다.
시스템이 첨부된 도면들 및 상세한 설명을 참조하여 더 양호하게 이해될 수 있을 것이다. 도면들 내에서, 동일한 참조부호들은 상이한 도면들에 걸쳐 대응하는 부분들을 지시한다.
도 1은 증폭기를 갖는 일예의 전자 디바이스의 블록도이다.
도 2는 일예의 증폭기의 블록도이다.
도 3은 증폭기의 일예의 이득 제어 시스템의 블록도이다.
도 4는 증폭기의 이득 제어 시스템의 일예의 동작의 블록도이다.
도 5는 증폭기의 이득 제어 시스템의 일예의 동작의 블록도이다.
도 6은 증폭기의 일예의 이득 제어 시스템의 블록도이다.
도 7은 증폭기의 이득 제어 시스템의 일예의 동작의 블록도이다.
도 8은 증폭기의 일예의 이득 제어 시스템의 블록도이다.
도 9는 증폭기의 이득 제어 시스템의 일예의 동작의 블록도이다.
도 10은 증폭기의 이득 제어 시스템을 동작시키기 위한 일예의 방법의 순서도이다.
도 11은 증폭기의 이득 제어 시스템의 제어를 사용하기 위한 전자 디바이스의 일예의 컴퓨터 시스템의 블록도이다.
도 1은 일예의 전자 디바이스(10)의 블록도이다. 전자 디바이스(10)는, 믹싱 보드(mixing board), 오디오 콘솔(audio console), 무선 전화, 모바일 디바이스 또는 모바일 폰, 스마트 폰, 통신 디바이스, 태블릿, 개인용 컴퓨터(PC), 셋-탑 박스(STB), PDA(personal digital assistant), 팜탑 컴퓨터, 랩탑 컴퓨터, 데스크탑 컴퓨터, 유선 전화, 제어 시스템, 카메라, 스캐너, 팩시밀리 기계, 프린터, 페이저, 개인 인증 디바이스(personal trusted device), 웹 가전기기(web appliance), 네트워크 라우터, 스위치 또는 브리지, 또는 입력 신호를 수신하고 증폭기를 포함할 수 있는 임의의 다른 기계와 같은, 하나 이상의 디바이스들이거나 또는 하나 이상의 디바이스들을 포함할 수 있다.
전자 디바이스(10)는 수신기(20)를 포함할 수 있다. 수신기는, 하나 이상의 입력 교류 신호들, 오디오 신호들, 비디오 신호들, 전자기 신호들, 또는 다양한 다른 신호들과 같은, 하나 이상의 입력 신호들을 수신하도록 구성될 수 있다. 무선 전화기 또는 스마트 폰과 같은 전자 디바이스(10)에 있어, 수신기(20)는 안테나와 같은 송수신기이거나 또는 송수신기를 포함할 수 있다. 다른 시스템들에 있어, 전자 디바이스(10)는 이를 통해 신호들이 전자 디바이스로 전달될 수 있는 입력 포트를 구비할 수 있다.
전자 디바이스(10)는 하나 이상의 증폭기들(30)을 포함할 수 있다. 증폭기(30)는 수신기(20)에 의해 수신된 신호의 파워 레벨을 증폭하거나 또는 감소시킨다. 증폭기(30)는 증폭기의 이득을 제어하는 하나 이상의 이득 제어 시스템들(40)을 포함할 수 있다. 전자 디바이스(10)는 또한 또는 대안적으로 하나 이상의 프로세서들(50) 또는 다른 컴퓨터 시스템들을 포함할 수 있다. 프로세서(50)는 이득 제어 시스템(40), 증폭기(30), 또는 증폭기(30)의 이득 중 하나 이상을 제어할 수 있다. 전자 디바이스(10)는 다음에 논의되는 컴퓨터 시스템(1000)의 이러한 컴포넌트들 중 하나 이상과 같은, 추가적인 컴포넌트들을 포함할 수 있다. 다른 시스템들에 있어, 전자 디바이스(10)는 더 적은 컴포넌트들을 포함할 수 있다.
도 2는 증폭기(30)로서 전자 디바이스(10)와 함께 사용될 수 있는 일예의 증폭기(100)의 블록도이다. 증폭기(100)는, 예를 들어, 입력 전류를 출력 전압으로 변환할 수 있는 공통 게이트 트랜스-임피던스 증폭기(common gate trans-impedance amplifier)일 수 있다. 증폭기(100)는, 예를 들어, 오디오 콘솔의 믹서(mixer) 또는 수신기와 함께 사용되거나, 또는 이에 의해 액세스될 수 있다. 임의의 신호 프로세싱 시스템을 이용하는 것과 같은, 증폭기(100)의 다른 다양한 사용들 또는 동작들이 가능하다. 증폭기(100)는 입력 신호를 수신하도록 구성되거나 또는 동작할 수 있다. 증폭기(100)에 의해 수신된 입력 신호는 교류 신호일 수 있으며, 주파수를 가지거나 또는 가지지 않을 수 있다. 입력 신호는 전류 또는 전압과 관련하여 표현될 수 있다. 예를 들어, 입력 신호는 IIN, VIN +로서 표현되거나, 또는 교류 입력으로서 표현될 수 있다.
일부 시스템들에 있어, 증폭기(100)는 입력 단자(110)와 같은, 입력 포인트 또는 입력 단자에서 입력 신호를 수신할 수 있다. 다른 시스템들에 있어, 증폭기(100)는 입력 단자들(110 및 120)과 같은, 2개 이상의 포인트들에서 입력 신호를 수신할 수 있다. 예를 들어, 증폭기(100)는 입력 단자들(110 및 120)에서 차동 입력 신호(differential input signal)를 수신할 수 있다. 입력 단자(110)에서 수신된 입력 신호는, 입력 단자(120)에서 수신된 입력 신호와 동일한 파워 또는 진폭을 가질 수 있으나(또는 입력 단자(120)에서 수신된 신호와 동일할 수 있다), 반대의 극성을 가질 수 있다. 다른 시스템들에 있어, 오직 하나의 입력 단자(110)만이 사용될 수 있고, 오직 하나의 입력 신호만이 증폭기(100)에 의해 수신될 수 있다.
하나 이상의 소스 저항기(source resistor)들(180 및 185)이 입력 단자(110)과 접지 사이에 배치되거나 또는 구성될 수 있으며, 입력 단자들(110 및 120)의 전압을 유지하기 위하여 사용될 수 있다. 입력 단자 구성들 또는 소스 저항기 구성들의 다른 예들이 가능하다.
증폭기(100)는, 파워 소스(power)(105)를 포함하거나, 이에 의해 구동되거나, 또는 파워가 공급될 수 있다. 파워 소스(105)는 전압 소스(VDD)와 같은 전압 소스, 전류 소스, 또는 다른 파워 소스일 수 있다. 파워 소스(105)는 증폭기(100)의 하나 이상의 컴포넌트들에 파워를 제공할 수 있다. 예를 들어, 파워 소스(105)는 이득 제어 시스템(140 또는 145), 캐스코드 디바이스(cascode device)(150), 전류 소스(155), 부하 저항 컴포넌트(160), 또는 부하 커패시턴스 컴포넌트(165) 중 하나 이상에 전압 또는 전류를 제공할 수 있다.
증폭기(100)는 하나 이상의 캐스코드 디바이스(150)를 포함할 수 있다. 증폭기(100)는 또한 또는 대안적으로 하나 이상의 전류 소스들(155)을 포함할 수 있다. 캐스코드 디바이스(150) 및 전류 소스(155)는 캐스코드 전류 소스를 형성할 수 있다. 캐스코드 디바이스(150) 및 전류 소스(155)에 의해 형성된 캐스코드 전류 소스는 이득 제어 시스템들(140 및 145)과 같은 증폭기(100)의 하나 이상의 다른 컴포넌트들에 대하여 전류를 제공할 수 있다. 예를 들어, 캐스코드 전류 소스는 이득 제어 시스템들(140 및 145)에 대하여 직류("DC")를 제공할 수 있다. 캐스코드 전류 소스는 추가적으로 또는 대안적으로 증폭기(100)의 출력에서의 공통-모드 전압 레벨을 설정 또는 제어할 수 있다. 추가적으로 또는 대안적으로, 캐스코드 전류 소스는 소-신호(small signal) 출력 임피던스를 제공할 수 있다. 소-신호 출력 임피던스는, 저항기(160)의 임피던스보다 더 큰 것과 같이, 클 수 있다. 소-신호 출력 임피던스는 증폭기(100)의 선형성(linearity)을 개선할 수 있다. 캐스코드 디바이스(150) 및 전류 소스(155)의 다른 변형들 및 사용들이 가능하다.
추가적으로 또는 대안적으로, 하나 이상의 이득 제어 시스템들(140 및 145)과 같은, 증폭기의 하나 이상의 컴포넌트들은 증폭기의 이득을 제어하고, 희망되는 경우 이득을 감소시키기 위하여 사용될 수 있다. 이득 제어 시스템들(140 및 145)은 증폭기(100)의 입력 단자(110)와 출력 단자(115) 사이에 구현될 수 있다. 증폭기(100) 내에 2개의 이득 제어 시스템들(140 및 145)이 도시되었으나, 일부 시스템들에 있어, 단지 하나의 이득 제어 시스템(140)만이 증폭기(100)에 포함될 수도 있다. 다른 시스템들에 있어, 2개 이상의 이득 제어 시스템들(140 및 145)이 증폭기(100)에 포함될 수 있다. 증폭기(100)에 사용되는 이득 제어 시스템들(140 및 145)의 수는 증폭기의 응용(application) 및 증폭기(100)에 대하여 희망되거나 또는 필요한 이득 제어의 정도(degree)에 기초할 수 있다. 증폭기(100)의 각각의 이득 제어 시스템(140 및 145)에 의해 제공되는 이득 또는 이득 감소(gain reduction)는 증폭기(100)의 총 이득을 제공하기 위하여 크게 증가(multiply)될 수 있다. 다른 예들 및 구성들이 가능하다.
증폭기(100) 또는 이득 제어 시스템들(140 및 145) 중 하나 이상에 의해 제공되는 증폭 또는 이득은 입력 파워 또는 진폭에 대한 출력 파워 또는 진폭의 비율(ratio)일 수 있다. 예를 들어, 증폭기(100)의 이득은, IIN +에 대한 VOUT +의 비율 또는 IIN -에 대한 VOUT -의 비율과 같이, 입력 전압 또는 전류에 대한 출력 전류 또는 전압의 비율과 관계되거나 또는 이를 사용하여 표현될 수 있다. 증폭기(100)가 트랜스임피던스 증폭기인 경우, 이득은 임피던스로써 또는 옴(ohm)과 관련하여 표현될 수 있다. 이득은 데시벨(decibel)로 측정될 수 있다. 예를 들어, 이득(G)은 G(dB) = 20 log(VOUT +/IIN +)로서 결정되거나 또는 표현될 수 있다.
증폭기(100)는 하나 이상의 출력 포인트들 또는 출력 단자들(115 및 125)에서 증폭된 신호를 출력할 수 있다. 출력 신호는 주파수를 가지거나 또는 가지지 않을 수 있다. 출력 신호는 전압 또는 전류와 관련하여 표현될 수 있다. 예를 들어, 출력 신호는 VOUT +, VOUT -로서 표현되거나, 또는 교류 출력으로 표현될 수 있다. 일부 시스템들에 있어, 증폭기(100)는 출력 단자(115)와 같은 하나의 포인트에서 증폭된 신호를 출력할 수 있다. 다른 시스템들에 있어, 증폭기(100)는 2개 이상의 포인트들(115 및 125)에서 증폭된 신호를 출력할 수 있다. 예를 들어, 증폭기(100)는 차동 신호를 증폭하고, 출력 단자(115)에서 포지티브(positive) 증폭된 신호를 출력하며, 출력 단자(125)에서 네거티브(negative) 증폭된 신호를 출력할 수 있다. 출력 단자(115)에서의 증폭된 신호 출력은 출력 단자(125)에서 출력되는 증폭된 신호와 동일한 파워 또는 진폭을 가질 수 있거나, 또는 출력 단자(125)에서 출력되는 증폭된 신호와 동일할 수 있지만, 반대의 극성을 가질 수 있다.
일부 시스템들에 있어, 저항성(resistive) 컴포넌트(160) 또는 용량성(capacitive) 컴포넌트(165)와 같은, 하나 이상의 임피던스 컴포넌트들이 증폭기(100)의 2개의 출력 단자들(115 및 125) 사이의 부하로서 사용될 수 있다. 예를 들어, 증폭기(100)에 의해 차동 입력 신호가 증폭되는 경우, 저항성 컴포넌트(160) 또는 용량성 컴포넌트(165) 또는 이들 둘 다가 증폭기(100)의 2개의 출력 단자들(115 및 125) 사이에 병렬로 연결될 수 있다. 예로서, VOUT + 및 VOUT -는, 예를 들어, 저항성 컴포넌트(160) 및 용량성 컴포넌트(165)의 임피던스일 수 있는, 증폭기의 임피던스에 의해 부하가 걸리는(loaded) 증폭기(100)의 출력을 나타낼 수 있다. 증폭기(100)의 임피던스 컴포넌트의 사용 및 선택은 증폭기(100)의 응용에 의해 결정될 수 있다.
다른 시스템들에 있어, 단지 하나의 출력 단자(115)만이 증폭기(100)에 사용되거나 또는 요구될 수 있다. 예를 들어, 단일 입력 신호가 수신되고 증폭되는 경우, 단일 입력 신호가 출력 단자(115)에서 출력될 수 있다. 다른 예들이 가능하다.
증폭기(100)는 다른 증폭기들에 비해 면적(area) 절감을 제공할 수 있는 차동 부하(differential loading)를 제공할 수 있다. 증폭기(100)는, 이득 제어 시스템들(140 및 145)을 이용하는 것과 같이, 전류-스티어링(current-steering) 이득 제어를 가질 수 있다. 증폭기(100)는 30 dB 이득 제어에 이르는 또는 그보다 큰 것과 같은, 광범위한 이득 제어를 제공할 수 있다. 이득 제어 시스템들(140 및 145)은 다양한 방식으로 구성될 수 있으며, 하나 이상의 저항기들, 커패시터들, 트랜지스터들, 및 스위치들을 포함할 수 있다. 도 3은 증폭기(100)에 통합될 수 있는 이득 제어 시스템(200)의 일예를 도시한다. 이득 제어 시스템(200)은 교차-결합형 공통-게이트 스테이지(cross-coupled common-gate stage)로서 지칭되거나, 또는 대안적으로 교차-결합형 공통 게이트("GG") 증폭기로서 지칭될 수 있다. 이득 제어 시스템(200)은 차동 입력 신호에 대한 이득 제어를 제공하도록 동작가능하거나 또는 구성될 수 있으며, 2개의 입력 단자들(210 및 220)을 포함할 수 있다. 입력 단자(210)는 차동 입력 신호의 포지티브 부분을 수신할 수 있고, 입력 단자(220)는 반대, 즉 차동 입력 신호의 네거티브 부분을 수신할 수 있다.
이득 제어 시스템(200)은 증폭된 신호를 출력할 수 있는 2개의 출력 단자들(215 및 225)을 포함할 수 있다. 출력 단자(215)는 증폭된 차동 입력 신호의 포지티브 부분을 출력할 수 있으며, 출력 단자(225)는 반대, 즉 차동 입력 신호의 네거티브 부분을 출력할 수 있다.
이득 제어 시스템(200)은 입력 단자들(210 및 220)과 출력 단자들(215 및 225) 사이에, 입력 신호를 증폭하고 이득 제어를 제공할 수 있는, 하나 이상의 트랜지스터들과 같은, 하나 이상의 컴포넌트들을 포함할 수 있다. 예로서, 이득 제어 시스템(200)은, 하나 이상의 금속-산화막 반도체 전계-효과-트랜지스터("MOSFET들")(230, 235, 240, 245, 250, 및 255)와 같은, 하나 이상의 전계 효과 트랜지스터들("FET들")을 포함할 수 있다. 하나 이상의 트랜지스터들(230, 235, 240, 245, 250, 및 255)의 전부 또는 일부는 n-채널 MOSFET들 또는 p-채널 MOSFET들일 수 있다. 일부 시스템들에 있어, CMOS 또는 다른 FET 트랜지스터들, 또는 양극성(접합) 트랜지스터들("BJT들")과 같은 다른 트랜지스터들과 같은, 다른 유형들의 FET 트랜지스터가 사용될 수 있다. 일부 시스템들에 있어, 하나 이상의 저항기들, 커패시터들, 스위치들, 또는 다른 컴포넌트들이 또한 또는 대안적으로 이득 제어 시스템(200)에 포함될 수 있다.
트랜지스터들(230, 235, 240, 245, 250, 및 255) 각각은 임피던스 값을 갖도록 구성되거나 또는 제조될 수 있다. 예를 들어, 트랜지스터들(230, 235, 240, 245, 250, 및 255) 중 하나 이상이 MOSFET들인 경우, MOSFET들은 하나 이상의 핑거(finger)들을 갖도록 구성될 수 있다. 핑거들은 병렬 트랜지스터 게이트들(parallel transistor gates)의 폭(wide) 또는 수를 나타낼 수 있으며, 각 트랜지스터에 생성되거나 또는 포함될 수 있다. 핑거들의 수는 트랜지스터의 임피던스와 역비례하여 관련될 수 있다. 트랜지스터의 크기 또는 면적을 변화시키는 것과 같은, 트랜지스터의 임피던스 값을 변화시키는 다른 예들 또는 방법들이 가능하다.
교차-결합형 이득 제어 시스템(200) 내의 배치, 임피던스, 및 하나 이상의 트랜지스터들(230, 235, 240, 245, 250, 및 255)로 전달되는 파워는 이득 제어 시스템(200)을 통해 입력 단자들(210 및 220)에서 수신되는 입력 전류를 분할(split)하거나 또는 바로 전달할 수 있고, 이득 제어 시스템(200)의 이득 감소를 제어할 수 있다. 예를 들어, 포지티브 입력 교류는 입력 단자(210)에서 이득 제어 시스템(200)에 진입할 수 있다. 제 1 트랜지스터(230)가 파워-온(power on)되거나 또는 동작하고 있는 경우, 전체 포지티브 입력 교류는 제 1 트랜지스터(230)를 통해 흐를 수 있다. 전류는 이득 제어 시스템(200)의 접합 포인트(junction point)(280)로 이동할 수 있다.
트랜지스터들(240 및 245)이 파워-온되지 않거나 또는 동작하지 않는 경우, 회로가 단순화될 수 있으며, 트랜지스터(230)로부터의 모든 전류는 트랜지스터(235)를 향해 그리고 이를 통해 흐르고, 출력 단자(215)로 흐를 수 있다. 반대의 상황이 이득 제어 시스템(200)의 반대 측 상에서 일어날 수 있으며, 여기에서 네거티브 전류는 입력 단자(220)로부터, 트랜지스터들(255 및 250)을 통해, 그리고 출력 단자(225)를 향해 직접적으로 흐를 수 있다(또는 포지티브 전류가 역 방향으로 흐를 수도 있다).
도 4는, 트랜지스터들(240 및 245)이 디세이블(disable)되거나 또는 파워 오프된 경우, 교차-결합형 이득 제어 시스템(200)의 수치적인 일예의 블록도를 도시한다. 입력 전류("I")는 입력 단자(210)에서 이득 제어 시스템(200) 내로 입력된다. 전류(I)의 전부가 트랜지스터(230)를 통해 접합 포인트(280)로 이동한다. 트랜지스터(240)가 디세이블되었기 때문에, 블록(280)에서의 전류는 모두 트랜지스터(235)를 향해 이동하고, 이를 통해 흘러야 한다. 그 후 전류는 접합 포인트(285)에 도달한다. 트랜지스터(245)가 또한 디세이블되었거나 또는 파워 오프되었기 때문에, 모든 전류는 접합 포인트(285)로부터 출력 단자(220)로 이동한다. 반대 상황이 이득 제어 시스템(200)의 다른 측 상에서 발생하며, 여기에서 네거티브 전류는, 출력 단자(225)에서 출력되기 전에, 트랜지스터(255), 접합 포인트(295), 트랜지스터(250), 및 접합 포인트(290)를 통해 흐른다(또는 포지티브 전류가 반대 방향으로 흐른다).
도 4의 시스템에 있어, 이득 제어 시스템(200)은 증폭기(100)의 이득을 일체 감소시키지 않을 수 있다. 오히려, 이득 제어 시스템(200)의 이득은 다음과 같을 수 있다:
이득(Gain) = (IOUT +/IIN +) = 1
G(dB) = 20log(IOUT +/IIN +) = 20log(1) = 0
이와 같이, 증폭기(100)의 이득은 증폭기(100)에 대한 최대 이득일 수 있다.
도 3을 다시 참조하면, 만일 접합 포인트(280)에서 트랜지스터들(235 및 240)이 둘 다 동작하고 있는 경우, 트랜지스터(230)로부터의 전류는 분할되거나 또는 분배(divide)될 수 있다. 입력 전류의 일부는 트랜지스터(235)로 그리고 이를 통해 흐를 수 있고, 나머지 전류는 트랜지스터(240)로 그리고 이를 통해 흐를 수 있다. 이득 제어 시스템(220)의 전류 분배는 가능한 전류 경로들의 입력 임피던스들의 비율과 관련되거나 또는 이에 의존할 수 있다. 예를 들어, 트랜지스터들(235 및 240)을 통한 전류의 분배는 트랜지스터들(235 및 240)의 입력 임피던스(각기 Z235 및 Z240)에 관련되거나 또는 이에 의존할 수 있다. 전류는 다음과 같이 분배될 수 있다.
Ito T235 = Z240/(Z240 + Z235)
Ito T240 = Z235/(Z240 + Z235)
여기에서, Ito T235는 입력 전류(I)에 대한 트랜지스터(235)로 흐르는 전류의 비율을 나타내며, Ito T240은 입력 전류(I)에 대한 트랜지스터(240)로 흐르는 전류의 비율을 나타낸다. 유사한 전류 분배가 트랜지스터들(245, 250, 및 255)을 이용하여 반대 극성으로 발생할 수 있다.
트랜지스터(235)를 통해 흐르는 전류는 다른 접합 포인트(285)에 도달할 수 있으며, 여기에서 다시 전류가 트랜지스터(245)와 출력 단자(215) 사이에서 분할 또는 분배될 수 있다. 접합 포인트(285)에서의 분할 또는 분배는 이득 제어 시스템(200)의 우측 절반 상의 전류에 의존할 수 있으며, 그에 따라 분할될 수 있다. 예를 들어, 포지티브 전류(Ito T235)는 네거티브 전류(Ito T245)와 만날 수 있다. 출력 단자(215)로 이동하는 전류를 그 뒤 포지티브 전류(Ito T235)와 네거티브 전류(Ito T245)의 합계(summation)로서 표현될 수 있다. 반대되는 극성의 유사한 절차가 접합 포인트(290)에서 발생할 수 있다.
도 5는 트랜지스터들(240 및 245)이 동작할 때, 교차-결합형 이득 제어 시스템(200)의 수치적인 일예의 블록도를 도시한다. 이러한 구성에 있어, M은 MOS 트랜지스터들(235, 240, 245, 및 250)의 핑거들의 수를 지칭할 수 있다. 트랜지스터들(240 및 245)은 10개의 핑거들(M=10)을 갖는 MOSFET들일 수 있으며, 트랜지스터들(235 및 250)은 30개의 핑거들(M=30)을 갖는 MOSFET들일 수 있다. 큰 M 값들을 갖는 트랜지스터들은 더 큰 면적, 더 큰 트랜스컨덕턴스(transconductance)("gm"), 및 더 낮은 임피던스(Z = 1/gm, 트랜지스터의 출력 저항을 무시하면)를 가질 수 있다. 트랜지스터들(240 및 245)은 트랜지스터들(235 및 250)의 입력 임피던스의 1/3을 갖는다.
입력 교류("I")는 입력 단자(210)에서 이득 제어 시스템(200) 내로 입력된다. 트랜지스터(230)가 파워 온된 때, 입력 교류(I)의 거의 대부분은 트랜지스터(230)를 통해 접합 포인트(280)로 이동할 수 있다. 접합 포인트(280)에서, 전류는 트랜지스터들(235 및 240)의 입력 임피던스들에 따라 분할될 수 있다. 예를 들어, 분할되고 이동하는 전류량은 다음과 같을 수 있다:
Ito T235 = M235/(M240 + M235) = Z240/(Z240 + Z235) = 3I/4
Ito T240 = M240/(M240 + M235) = Z235/(Z240 + Z235) = I/4
이와 같이, 3I/4가 트랜지스터(235)를 통해 분할되고 흐를 수 있으며, I/4가 트랜지스터(240)를 통해 분할되고 흐를 수 있다.
교차-결합형 이득 제어 시스템(200)이 대칭적이므로, 그리고 전류가 역방향으로 흐르므로, 블록(295)에서 전류의 네거티브 I/4는 트랜지스터(245)를 통해 흐르고, 네거티브 3I/4는 트랜지스터(250)를 통해 흐른다. 다시 말해서, 포지티브 I/4는 트랜지스터(245)를 통해 접합 포인트(295)로 흐르고, 포지티브 3I/4는 트랜지스터(250)를 통해 접합 포인트(295)로 흐른다. 이와 같이, 트랜지스터(235)로부터의 3I/4는 결합 포인트(285)에 도달하고, I/4는 트랜지스터(245)를 통해 흐르며, I/2는 출력 단자(215)로 흐른다. 유사한 계산 및 구성이 이득 제어 시스템(200)의 반대 측 상에서 발생한다.
도 5의 이러한 교차 결합형 이득 제어 시스템(200)의 이득은 입력 전류에 의해 분배된 출력 전류의 크기(magnitude)와 동일하다. 이러한 예에 있어, 이득은 1/2, 또는 -6 dB이다. 이와 같이, 이러한 구성의 이득 제어 증폭기(200)는 증폭기(100)의 최대 이득을 6 dB(이득 제어 증폭기(200)의 각각의 절반에 대하여 -3 dB)만큼 감소시키도록 동작할 수 있다. 따라서, 도 4의 이득 제어 시스템(200)의 구성은 도 5의 구성에 대하여 2배의 이득 변동(variation)을 초래한다.
교차-결합형 이득 제어 시스템(220)은 일부 교류는 교차-결합형 트랜지스터들을 통해 이동하고, 일부는 직접 경로를 통해 이동하도록 한다. 트랜지스터들(235, 240, 245, 및 250) 중 하나 이상의 임피던스를 수정함에 의해, 이득 제어 시스템(200)의 출력 단자(215)에서의 전류 크기가 수정될 수 있고, 이득 제어 시스템(200)에 의해 달성되는 이득이 제어될 수 있다. 이득 제어 시스템(200)은 또한 노이즈를 생성하거나 또는 발생시킬 수 있다. 노이즈(noise)는 신호의 랜덤 커럽션(random corruption)이거나 또는 이를 나타낼 수 있다. 노이즈는 트랜지스터의 바이어스를 순간적으로 그리고 아주 조금 변화시킬 수 있으며, 그 결과 트랜지스터의 gm이 순간적으로 변화할 수 있다. 예를 들어, 트랜지스터들(235 및 250)과 같은, 이득 제어 시스템 내부의 트랜지스터들은 각각 노이즈를 생성할 수 있다. 트랜지스터들(235 및 250)의 노이즈는, 일부 경우들에 있어, 시스템을 통해 순환하거나(도 4에 도시된 바와 같은) 또는 출력으로 누설(leak)될 수 있다(도 5에 도시된 바와 같이).
트랜지스터의 노이즈는 게이트로의 전압 소스를 갖는 노이즈로서 모델링될 수 있다. 전압 소스로부터 출력으로의 이득("Vs -o")은 다음과 같이 표현될 수 있다:
Vs -o = gmT235/(1 + gmT235*robs)
여기에서, gmT235는 트랜지스터(235)의 트랜스컨덕턴스이고, robs는 소스 하류(downward)로부터 관찰되는 저항이다. gmT235*robs의 결과는 루프 이득(loop gain)으로서 지칭될 수 있다.
도 4에 도시된 바와 같이, 2개의 트랜지스터들(240 및 245)이 디세이블되거나 또는 파워-오프됐을 때, 이득 제어 시스템(200) 내의 다른 트랜지스터들에 의해 생성되거나 또는 발생되는 노이즈는 순환할 수 있고, 출력에서 나타나지 않을 수 있다. 이러한 예에 있어:
robs = gmT235*ro*Rs이다.
여기에서, ro는 트랜지스터(230)의 출력 저항이고, Rs는 소스 저항기(180)의 저항이다. 이러한 예에 있어, gmT235*ro는, 예를 들어, Rs의 크기의 약 10배일 수 있다. 따라서, robs는 상당히 큰 값일 수 있으며, 트랜지스터의 아주 작은 노이즈만이 출력에서 나타날 수 있다. 시스템의 캐스코드 트랜지스터(235)의 노이즈는 심하게 감쇠될 수 있으며, 출력 노이즈에 기여하지 않을 수 있다.
교차-결합이 인에이블되는 교차-결합형 이득 제어 시스템(200)의 구성에 있어(도 5에서 트랜지스터들(240 및 245)이 파워-온되는 것과 같은), 출력 단자들(215 및 225)로 누설될 수 있는 노이즈 레벨이 훨씬 더 높을 수 있다. 이는, robs의 gmT235*ro의 값이 트랜지스터(235)에서 병렬 임피던스를 가짐으로써 크게 감소될 수 있기 때문이다. 더 작은 임피던스들, 및 더 작은 robs로, Vs -o 계산의 분모가 감소되며, 총 노이즈 값이 크게 증가된다. 이는, 이득 제어 시스템(200)을 이용한 이득 제어를 달성하기 위하여 필요한 교차-결합으로부터 기인하는 노이즈 불이익(penalty)을 나타낸다. 도 6은 증폭기(100)와 함께 이득 제어 시스템(140 또는 145)으로서 사용될 수 있는 이득 제어 시스템(500)의 대안적인 일예를 도시한다. 이득 제어 시스템(500)은 이득 제어 시스템(500)의 노이즈를 감소시키거나 또는 최소화하면서 이득 제어를 달성하기 위하여 사용될 수 있다.
이득 제어 시스템(500)은 하나 이상의 입력 단자들(510 및 520)을 가질 수 있다. 입력 단자들(510 및 520)은 입력 단자들(210 및 220)과 유사하거나 또는 비슷할 수 있다. 예를 들어, 이득 제어 시스템(500)은 차동 입력 신호에 대하여 이득을 제공하도록 구성되거나 또는 동작할 수 있으며, 여기에서 입력 단자(510)는 차동 입력 신호의 포지티브 부분을 수신하고, 입력 단자(520)는 반대의, 즉, 차동 입력 신호의 네거티브 부분을 수신할 수 있다. 대안적으로, 이득 제어 시스템(500)은 단지 하나의 입력 단자(210)를 가질 수 있으며, 싱글 사이디드(single sided) 또는 순방향(forward) 이득 제어 시스템일 수 있고, 비-차동 입력 신호들에 대한 이득 제어를 제공하도록 구성될 수 있다.
이득 제어 시스템(500)은 하나 이상의 출력 단자들(515 및 525)을 포함할 수 있다. 하나 이상의 출력 단자들(515 및 525)은 출력 단자들(215 및 225)과 유사하거나 또는 비슷할 수 있다. 하나 이상의 출력 단자들(515 및 525)은 이득 제어 시스템(500)으로부터의 신호를 출력할 수 있다. 일부 시스템들에 있어, 출력 단자들(515 및 525)은 접합 포인트들(585 및 590)(및 전류의 대응하는 부가들 또는 반대들(negation))을 각각 포함할 수 있다.
이득 제어 시스템(500)은 하나 이상의 직류 소스들(570 및 575)을 포함할 수 있다. 직류 소스들(570 및 575)은, 트랜지스터들(545 또는 550) 중 하나 이상에 대한 파워 또는 전류와 같이, 이득 제어 시스템(500)의 하나 이상의 컴포넌트들에 파워를 제공할 수 있다. 직류 소스들(570 및 575)은, 도 2의 캐스코드 디바이스(150)과 전류 소스(155)에 의해 형성된 캐스코드 전류 소스들과 동일하거나, 유사하거나, 또는 비슷할 수 있으며, 또는 이들이 상이할 수도 있다. 직류 소스들(570 및 575)은, 트랜지스터들(545 및 550) 중 하나 이상에 대한 DC 전류와 같은, 이득 제어 시스템(500)의 하나 이상의 컴포넌트들에 대하여 전류 또는 파워를 제공할 수 있다. 직류 소스들(570 및 575)은 추가적으로 또는 대안적으로 이득 제어 시스템(500)의 출력 또는 이득 제어 시스템(500)을 이용하는 증폭기의 출력에서의 공통-모드 전압 레벨(common-mode voltage level)을 설정 또는 제어할 수 있다. 추가적으로 또는 대안적으로, 직류 소스들(570 및 575)은 소-신호 출력 임피던스를 제공할 수 있다. 소-신호 출력 임피던스는, 증폭기(100)의 저항기(160)와 같은, 저항기의 임피던스보다 훨씬 큰 것과 같이, 클 수 있다. 소-신호 출력 임피던스는 증폭기의 선형성을 개선할 수 있다. 직류 소스들(570 및 575)의 다른 변형들 및 사용들이 가능하다.
이득 제어 시스템(500)은 하나 이상의 트랜지스터들(535 및 555)을 포함할 수 있다. 이득 제어 시스템(500)은 또한 하나 이상의 공통 소스 증폭기 트랜지스터(common source amplifier transistor)들(540 및 555)을 포함할 수 있다. 이득 제어 시스템(500)은 또한 또는 대안적으로 하나 이상의 제어 트랜지스터들(545 및 550)을 포함할 수 있다. 이득 제어 시스템(500)의 각 측(side)은 이득 감소 유닛으로서 지칭될 수 있다. 예를 들어, 하나의 이득 감소 유닛은 입력 단자(510), 트랜지스터들(535, 540, 및 545), 접합 포인트들(580 및 585), 및 출력 단자(515)를 포함할 수 있다. 다른 이득 감소 유닛은 입력 단자(520), 트랜지스터들(550, 555, 및 560), 접합 포인트들(590 및 595), 및 출력 단자(525)를 포함할 수 있다. 다른 변형들이 가능하다.
도 7은 이득 제어 시스템(500)의 일예의 동작을 도시한다. 제 1 위상의 입력 교류("Iin")는 입력 단자(510)에서 이득 제어 시스템(500)에 의해 수신될 수 있으며, 접합 포인트(580)로 이동할 수 있다. 접합 포인트로부터의 일 경로는 트랜지스터(540)의 게이트로 향할 수 있다. 그러나, 접합 포인트(580)로부터의 경로가 트랜지스터(540)의 소스가 아니라 게이트로 향하고 있음에 따라, 입력 전류(Iin) 중 어떤 것도 트랜지스터(540)로 이동하지 않을 수 있다. 따라서, 접합 포인트(580)에서 입력 전류(Iin) 전부가 트랜지스터(535)의 소스 말단으로 이동하고, 트랜지스터(535)를 통해 접합 포인트(585)로 흐를 수 있다.
트랜지스터(540) 및 트랜지스터(545)는 이득 제어 시스템(500)에 대한 이득 감소를 제공할 수 있다. 트랜지스터(540)는 공통 소스 증폭기일 수 있으며, 트랜지스터들(530 및 535)을 통해 이동하는 입력 전류와 위상이 다를 수 있는 위상을 갖는 출력 전류를 생성하도록 구성되고 동작할 수 있다. 입력 전류(Iin)가 전혀 트랜지스터(540)로 이동하지 않지만, 트랜지스터(540)는 입력 전류에 의해 생성된 전압에 응답할 수 있다. 입력 단자(510)에서 수신된 입력 전류(Iin)는 접합 포인트(580)에서 전압("Vjp")을 생성할 수 있으며, 이는 다음과 같이 표현될 수 있다.
Vjp = Iin*ZT535 = Iin/gmT535
여기에서 ZT535는 트랜지스터(535)에 대한 입력 임피던스이고, gmT535는 트랜지스터(535)에 대한 트랜스컨덕턴스이다. 전압(Vjp)은 트랜지스터(540)에 대한 전류("IT540")를 생성할 수 있으며, 이는 다음과 같이 표현될 수 있다:
IT540 = gmT540*Vjp = Iin*gmT540/gmT535
여기에서 gmT540은 트랜지스터(540)의 트랜스컨덕턴스이다. 트랜지스터(540)에서 생성된 전류는 입력 전류 신호(Iin)의 복제(replica)일 수 있지만, 상이한 극성을 가질 수 있다. 트랜지스터(540)에서 생성된 전류(IT540)는 또한 감소 신호, 감소 전류, 상쇄 신호(canceling signal), 상쇄 전류로서 지칭될 수 있다.
트랜지스터(540)는 트랜지스터(545)에 의해 제어될 수 있다. 트랜지스터(545)는 트랜지스터(540)에 대하여 스위치로서 동작하거나, 또는 트랜지스터(540)에 대하여 조정가능 매그니튜드 트랜지스터(adjustable magnitude transistor)로서 동작할 수 있다. 트랜지스터(545)의 소스는 트랜지스터(540)의 드레인에 연결되거나 또는 부착될 수 있다.
트랜지스터(545)는 트랜지스터(545)를 동작시킬지 여부 또는 어느 정도로 동작시킬지를 제어할 수 있는, 전류 스티어링 신호(current steering signal, "CS")이거나 또는 이를 수신할 수 있다. 전류 스티어링 신호는, 예를 들어, 하이(high)(또는 "1" 또는 달리 온(on)) 신호 또는 로우(low)(또는 "0" 또는 달리 오프(off)) 신호일 수 있으며, 또는 하이 또는 로우 신호 사이의 신호일 수 있다.
트랜지스터(545)가, 하이 전류 스티어링 신호를 이용해서와 같이, 파워-온되거나 또는 스위치-온되는 경우, 트랜지스터(540)는 위상이 다른 전류(IT540)를 트랜지스터(545)로 전달 또는 출력할 수 있다. 모든 전류는 트랜지스터(545)를 통해 흐를 수 있으며, 그 뒤 접합 포인트(585)로 흐를 수 있다. 대안적으로, 트랜지스터(545)가 디세이블되거나 또는 로우 또는 "0"인 신호를 수신하는 경우, 트랜지스터(540)로부터 트랜지스터(545) 또는 접합 포인트(585)로 전류가 거의 흐르지 않거나 또는 흐르지 않을 수 있다.
트랜지스터(540)로부터의 전류(IT540)(트랜지스터(540)가 인에이블되는 경우 트랜지스터(545)를 통해 접합 포인트(585)로 이동하는)는 트랜지스터(535)를 통해 이동하는 입력 전류(Iin)와 상이한 극성과 위상을 가질 수 있기 때문에, 트랜지스터(540)로부터의 전류는, 트랜지스터(540)가 활성화하거나, 활성화되거나, 인에이블되거나, 동작하거나, 또는 달리 작동("온" 또는 "활성화")될 때, 입력 전류의 부분(portion)을 상쇄시키거나 또는 감소시킬 수 있다. 트랜지스터(540)가 활성화할 때, 출력에서의 최종 전류는 다음과 같이 표현될 수 있다:
Iout = Iin - IT540 = Iin(1-gmT540/gmT535)
입력 전류의 이러한 상쇄 또는 감소는 이득 감소 또는 이득 제어를 제공할 수 있다. 동일한 값을 갖는 2개의 전류들이 접합 포인트(585)에서 만나는 경우, 전류 출력은 0이 될 것이다. 그러나, 트랜지스터(535)에 대한 트랜지스터(540)의 임피던스 크기의 비율을 조정함으로써, 이득 제어 시스템(500)은 트랜지스터(540)에 의해 접합 포인트(585)로 전달되는 전류(IT540)의 양을 제어하거나, 또는 출력 단자(515)에서 입력 전류를 상쇄할 네거티브 전류의 양을 제어할 수 있다. 트랜지스터(540)의 임피던스 조정의 예들은 트랜지스터(540)의 크기 변화, 또는 트랜지스터(540)로부터 하나 이상의 핑거들을 부가하거나 또는 제거하는 것을 포함할 수 있다. 추가적으로 또는 대안적으로, 트랜지스터(535)의 임피던스가 유사한 방식 또는 상이한 방식으로 대신 조정될 수도 있다. 다른 예들이 가능하다.
트랜지스터(540)에 의해 전달되는 전류(IT540)의 양을 제어하기 위한 다른 방법은 트랜지스터(545)에 제공되는 전류 스티어링 신호를 제어하는 것일 수 있으며, 이는 접합 포인트(585)로의 전류(IT540)의 흐름을 제어한다. 전류 스티어링 신호는 로우 또는 "0"인 신호와 하이 또는 "1"인 신호 사이의 임의 값일 수 있다. 전류 스티어링 신호를 조정함으로써, 전류 스티어링 신호의 값에 비례하는 트랜지스터(540)로부터의 전류의 부분이 트랜지스터(545)로 전달되고, 트랜지스터(545)를 통해 접합 포인트(585)로 전달될 수 있다. 예를 들어, 전류 스티어링 신호가, 예를 들어, 하프(half) 또는 "0.5"인 신호인 경우, 트랜지스터(545)로부터의 전류의 절반이 접합 포인트(585)로 이동할 수 있다. 이러한 방식으로, 전류 스티어링 신호를 조정함으로써, 사용자 또는 시스템 제어기는 접합 포인트(585)에서 수신되는 트랜지스터(540)로부터의 전류 레벨을 제어할 수 있고, 그럼으로써 이득 제어 시스템(500)에 대한 이득 감소를 제어한다. 전류(IT540)의 레벨을 적절하게 조정함으로써, 이득 제어 시스템(500)은, 예를 들어, 6 dB 또는 12 dB의 이득 제어를 제공하도록 구성될 수 있다. 이득 제어 조정의 다른 예들이 가능하다. 트랜지스터(540)의 구성과 동작 및 트랜지스터(545)에 인가되는 전류 스티어링 신호를 제어함으로써, 이득 제어 시스템(500)의 이득 제어가 제어될 수 있다. 트랜지스터(540)가 디세이블되거나 또는 동작하지 않는 경우(트랜지스터(545)가 파워-오프된 경우와 같이), 입력 단자(510)로부터의 모든 전류가 또한 출력 단자(515)에 존재하게 됨에 따라, 이득 제어 시스템(500)의 이득은 최대이다(이득 제어 시스템(500)으로부터의 이득 = 1). 트랜지스터(545)로 인가되는 전류 스티어링 신호를 증가시키는 것과 같이, 트랜지스터(540)로부터의 전류를 증가시킴에 따라, 이득 제어 시스템(540)의 이득이 감소될 수 있다.
트랜지스터들(545 및 550)은 이득 제어 컴포넌트들로서 지칭될 수 있다. 다른 시스템들에 있어, 다른 컴포넌트들이, 출력 단자로 이동되거나 또는 달리 전달될 수 있는 트랜지스터들(540 및 565)로부터의 감소 전류의 양을 제어할 수 있다. 예를 들어, 하나 이상의 일련의 조정가능 또는 튜너블(tunable) 스위치들, 저항기들, 또는 커패시터들이 감소 신호를 제어하기 위하여 구현될 수 있다. 다양한 다른 예들이 가능하다. 이득 제어 컴포넌트들은 조정가능할 수 있다. 이득 제어 컴포넌트들, 또는 이득 제어 컴포넌트들의 임피던스는, 전류 스티어링 신호와 같은 하나 이상의 신호들에 의하는 것과 같이, 다양한 방식들로 제어될 수 있다. 다른 예들 및 변형들이 가능하다.
이득 제어 시스템은 이득 제어 시스템의 반대측 상에 상호적인(reciprocal) 구성을 가지는 것으로 도시되어 있으며, 여기에서 네거티브 신호가 입력 단자(520)에서 수신되고, 전적으로 트랜지스터(555)를 통해 접합 포인트(590)로 이동한다. 이득 제어 시스템(500)의 이러한 상호적인 측 상에서, 트랜지스터(565)는 네거티브 입력 전류로부터의 전압에 의해 작동(powered)될 수 있지만, 트랜지스터(540)로부터 파워링되는 전압과 반대의 극성을 갖는다. 이와 같이, 트랜지스터(550)에 의해 활성화되는 경우, 트랜지스터(565)는 네거티브 전류(IT565)를 출력하며, 이는 접합 포인트(590)로 이동하고 입력 단자(520)로부터의 네거티브 입력 전류로부터 빼질 수 있다. 이러한 방식으로, 이득 제어 시스템(500)의 반대 측은 상호적이고, 반대되는 극성의 이득 감소를 제공할 수 있다.
이득 제어 시스템(500)은 또한 이득 제어 시스템(500) 또는 트랜지스터들(535, 540, 555, 및 560)과 같은 트랜지스터들로부터의 노이즈를 최소화할 수 있다. 게이트에 대한 전압 소스로서의 트랜지스터(트랜지스터(535)와 같은)의 노이즈를 모델링하는 경우, 트랜지스터(535)의 소스에서 관찰되는 임피던스는 트랜지스터(540)의 입력 임피던스이거나 또는 이를 포함할 수 있다. 트랜지스터(540)의 입력 임피던스가 대단히 높을 수 있고, 트랜지스터(535)의 관점(perspective)으로부터이므로, 트랜지스터(540)의 입력 임피던스는 게이트에서의 임피던스이다. 트랜지스터의 소스에서의 임피던스(그 트랜지스터의 트랜스컨덕턴스의 역과 대략 균등할 수 있는)와 대조적으로, 트랜지스터의 게이트에서의 임피던스는 거의 무한대이다. 트랜지스터(535)에 의해 관찰되는 임피던스가 대단히 높기 때문에, 그리고 노이즈가 관찰된 임피던스에 역비례하여 관련되기 때문에, 노이즈는 거의 0이다. 트랜지스터(555)에 의해 관찰되는 임피던스가 트랜지스터(565)의 게이트임에 따라, 트랜지스터(555)의 노이즈는 거의 0이다.
트랜지스터들(540 및 565)의 노이즈는 출력으로 일부 노이즈를 제공할 수 있다. 트랜지스터들(535 및 555)에 의해 관찰되는 임피던스는 거의 무한대이며, 따라서 트랜지스터들(535 및 555)의 노이즈는 변화하지 않을 것이다. 따라서, 트랜지스터들(540 및 565)을 턴-온 또는 턴-오프하는 것(트랜지스터들(545 및 550)을 활성화하는 것과 같이)이 이득 제어 시스템(500)의 출력 단자들(515 및 525)에서 관찰되는 노이즈에 영향을 주지 않을 수 있다. 이는 이득 제어 시스템(500)에 의한 이득 감소가 심각한 노이즈 불이익을 초래하지 않도록 하거나 또는 트랜지스터(이득 제어 시스템(200)의 교차-결합형 트랜지스터(235)와 같은)로부터의 노이즈가 출력 단자로 누설되지 않도록 하는 이점을 제공할 수 있다.
이득 제어 시스템(500)이 2개의 상이한 상호적이고, 반대되는 극성의 이득 감소 유닛들을 갖는 것으로 도시되어 있지만, 일부 시스템들에 있어, 이득 제어 시스템(500)은 단지 하나의 이득 감소 유닛만을 내포 또는 포함할 수 있다. 예를 들어, 일부 시스템들에 있어, 이득 제어 시스템(500)의 트랜지스터들(535, 540, 및 545)을 갖는 부분만이 이득 제어 시스템(500)에 포함될 수 있다. 이득 제어 시스템(500)에 의해 수행될 이득 감소를 위하여 교차-결합이 포함되지 않거나 또는 요구되지 않음에 따라, 상호적인 반대의(reversed) 이득 감소 유닛이, 입력 단자(510)와 같은 하나의 입력 단자에서 수신되는 입력 신호 상의 이득을 감소시키기 위하여 이득 제어 시스템(500)에 필수적이지 않을 수 있다. 이는 비-상호적 입력 신호들을 갖는 이득 제어 시스템(500) 사용의 유연성을 증가시킬 수 있다. 다른 변형들이 가능하다.
이득 제어 시스템(500)은 접합 포인트들(580 및 585) 사이에 하나의 트랜지스터(535)를 보여준다. 다른 시스템들에 있어, 2개 이상의 트랜지스터가 접합 포인트들(580 및 585) 사이에 위치되거나 또는 구성될 수 있다.
예를 들어, 도 8은 접합 포인트들 사이에 2개의 트랜지스터들을 갖는 대안적인 이득 제어 시스템(700)의 일예를 도시한다. 이득 제어 시스템(700)은 이득 제어 시스템(500)과 유사하거나 또는 비슷할 수 있다. 예를 들어, 이득 제어 시스템(700)은 입력 단자들(710, 720)을 포함할 수 있으며, 이들은 입력 단자들(510 및 520)과 비슷하며, 유사한 방식으로 동작할 수 있다. 이득 제어 시스템(700)은 출력 단자들(715 및 725)을 포함할 수 있으며, 이들은 출력 단자들(515 및 525)과 비슷하며, 유사한 방식으로 동작할 수 있다. 이득 제어 시스템(700)은 하나 이상의 공통 소스 증폭기 트랜지스터들(740 및 755)을 포함할 수 있으며, 이들은 트랜지스터들(540 및 555)과 비슷하며, 유사한 방식으로 동작할 수 있다. 이득 제어 시스템(700)은 하나 이상의 제어 트랜지스터들(745 및 750)을 포함할 수 있으며, 이들은 트랜지스터들(545 및 550)과 비슷하며, 유사한 방식으로 동작할 수 있다. 이득 제어 시스템(700)은 하나 이상의 DC 전류 소스들(770 및 775)을 포함할 수 있으며, 이들은 DC 전류 소스들(570 및 575)과 비슷하며, 유사한 방식으로 동작할 수 있다.
이득 제어 시스템(500)과 대조적으로, 이득 제어 시스템(700)은 이득 감소 유닛의 접합 포인트들 사이에 2개의 트랜지스터들을 포함할 수 있다. 예를 들어, 이득 제어 시스템(700)은 접합 포인트들(780 및 785) 사이에 트랜지스터들(730 및 735)뿐만 아니라, 접합 포인트들(790 및 795) 사이에 트랜지스터들(755 및 760)을 포함할 수 있다.
이득 제어 시스템(700)의 동작 및 전류의 흐름은 이득 제어 시스템(500)의 동작 또는 전류의 흐름과 유사할 수 있다. 예를 들어, 입력 단자(710)에서 이득 제어 시스템(700)에 의해 수신되는 입력 전류(Iin)는 접합 포인트(780)로 이동할 수 있다. 접합 포인트(780)에서의 트랜지스터(740)로의 경로가 트랜지스터의 게이트로 연결되므로, 어떠한 입력 전류도 트랜지스터(740)로 이동하지 않을 수 있다. 이와 같이, 접합 포인트(780)에서의 모든 입력 전류는 트랜지스터들(730 및 735)로 이동하고, 이를 통해 접합 포인트(785)로 이동할 수 있다.
이득 제어 시스템(500)과 같이, 트랜지스터(740) 및 트랜지스터(745)는 이득 제어 시스템(700)에 대한 이득 감소를 제공할 수 있다. 트랜지스터(740)는 공통 소스 증폭기일 수 있으며, 트랜지스터(540)에서의 전류의 생성과 유사한 방식으로, 입력 전류와 다른 위상을 가질 수 있는 전류를 생성 및 출력하도록 구성되고 동작할 수 있다. 트랜지스터(745)는, 트랜지스터(545)와 유사한 방식으로, 트랜지스터(740)를 제어하고 트랜지스터(740)에 대한 스위치로서 동작할 수 있다.
이와 같이, 트랜지스터(740)로부터의 전류(트랜지스터(740)가 인에이블된 경우, 트랜지스터(745)를 통해 접합 포인트(785)로 이동하는)는 트랜지스터들(730 및 735)을 통해 이동하는 입력 전류와 다른 위상 및 상이한 극성을 가지며, 트랜지스터(740)가 활성화되거나, 인에이블되거나, 또는 달리 작동되는 경우, 트랜지스터(740)로부터의 전류는 입력 전류의 부분을 소거 또는 감소시킬 수 있다. 트랜지스터(740)가 활성화된 경우, 출력에서의 최종 전류는 다음과 같이 표현될 수 있다:
Iout = Iin - IT740 = Iin*(1 - gmT740/gmT730[0])
이득 제어 시스템(700)의 다른 측 상의 이득 감소 유닛(입력 단자(720), 트랜지스터들(750, 755, 760, 및 767), 접합 포인트들(790 및 795), 및 출력 단자(725)를 포함할 수 있는)은 반대의 극성으로 반대 방식으로 동작할 수 있다.
이득 제어 시스템(700)은 이득 제어 시스템(500)과 유사한 방식으로 트랜지스터들로부터의 노이즈를 감소시키거나 또는 최소화하도록 동작할 수 있다. 이득 제어 시스템(700)에 있어, 트랜지스터(740)의 입력 임피던스는 다른 트랜지스터들(730 및 735)의 임피던스들과 직렬이다. 트랜지스터(740)의 입력 임피던스가 거의 무한대이고, 노이즈는 트랜지스터(740)의 입력 임피던스의 역과 관련되므로, 노이즈가 매우 작거나 또는 최소화될 수 있다. 일부 시스템들에 있어, 접합 포인트들 사이에 2개의 트랜지스터들을 갖는 이득 제어 시스템(700)의 구성은 몇몇 이점들을 제공할 수 있다. 도 9는 트랜지스터들의 일부로 제공되는 예시적인 제어 신호들을 갖는 이득 제어 시스템(700)을 도시한다.
도 9에 있어, 전압("Vbias"로 표시된)이 트랜지스터들(730 및 760)로 인가될 수 있다. 일부 경우들에 있어, Vbias는 적절한 전류를 위하여 트랜지스터들(730 및 760)을 바이어스할 수 있지만, 트랜지스터들에 대한 어떠한 스위칭도 제공하지 않을 수 있다. 이러한 트랜지스터들(730 및 760)은, 전압(Vbias)이 트랜지스터들(730 및 760)을 활성화하기에 충분히 크다면 언제라도 또는 계속해서 온(on)이 되도록 구성될 수 있다.
이에 더하여, 이득 제어 시스템(700)은 전류 스티어링 신호("CS")를 2개의 제어 트랜지스터들(745 및 750)로 인가할 수 있고, 반면 전류 스티어링 신호의 반대되는 신호 또는 역의 신호가 트랜지스터들(735 및 755)로 인가될 수 있다. 이와 같이, 이러한 구성에 있어, 전류 스티어링 신호가 하이거나, 또는 "1"이거나, 또는 달리 온(on)인 경우, 트랜지스터들(740 및 765)에서 생성되는 전류들(IT740 및 IT765)은 트랜지스터들(745 및 750)을 통해 접합 포인트들(785 및 790)로 각각 이동한다. 동시에, 전류 스티어링 신호가 하이거나, 또는 "1"이거나, 또는 달리 온(on)이기 때문에, 전류 스티어링 신호의 반대 신호 또는 역의 신호는 로우이거나, 또는 "0"이거나, 또는 달리 오프(off)이다. 이와 같이, 트랜지스터들(735 및 755)이 파워-온되지 않고, 입력 전류 중 어떤 것도 접합 포인트들(785 및 790)에 도달하지 않을 것이다. 따라서, 전류 스티어링 신호가 하이인 경우, 출력 단자들(715 및 725)에서의 신호는 오직 트랜지스터들(740 및 765)에서 생성된 전류들(IT740 및 IT765)이다. 이러한 구성에 있어, 이득 제어 시스템(700)은 네거티브 이득을 생성할 수 있으며, 이는 다음과 같이 표현될 수 있다:
이득 = (IT740/Iin)
G(dB) = 20log(IT740/Iin)
이와 같이, 전류 스티어링 신호가 하이인 경우, 이득은 트랜지스터(740)(또는 반대 측 상의 트랜지스터(765))에서 생성된 전류(IT740)의 값에 의존하거나 또는 관계될 수 있다.
대신 전류 스티어링 신호가 로우이거나, 또는 "0"이거나, 또는 달리 오프(off)인 경우, 트랜지스터들(745 및 750)이 오프될 수 있으며, 트랜지스터들(740 및 765)에서 생성되는 전류들(IT740 및 IT765)은 트랜지스터들(745 및 750)을 통해 접합 포인트들(785 및 790)로 이동하지 않을 수 있다. 동시에, 전류 스티어링 신호가 로우이거나, 또는 "0"이거나, 또는 달리 오프(off)이기 때문에, 전류 스티어링 신호의 반대 신호 또는 역의 신호는 하이이거나, 또는 "1"이거나, 또는 달리 온(on)이다. 이와 같이, 입력 전류가 트랜지스터들(730 및 735)(또는 반대측 이득 감소 유닛의 트랜지스터들(760 및 755))을 통해 접합 포인트(785)(또는 반대측 이득 감소 유닛의 접합 포인트(790))로 흐를 수 있다. 이러한 예에 있어, 입력 전류만이 접합 포인트(785 및 790)에서 나타나며, 따라서 입력 전류들이 출력 단자들(715 및 725)에서 나타날 것이다. 이러한 구성에 있어, 이득 제어 시스템(700)은 최대 이득, 또는 1의 이득을 가질 수 있다. 이득 제어 시스템(700)의 구성과 동작은, 2개 이상의 이득 제어 시스템들(700)이 서로 병렬, 직렬, 또는 병렬 및 직렬의 조합으로 구성되거나 또는 배치되는 경우와 같이, 다양한 상황들 및 설정들에 유용할 수 있다. 일예로서, 이득 제어 시스템들(700)의 세트(set)가 서로 병렬로 구성될 수 있다. 컴퓨터 시스템, 프로세서, 또는 다른 제어 시스템("컴퓨터 시스템")이 제 1 방식(하이, "1", 또는 달리 온(on)인 전류 제어 신호를 이용하는 것과 같이)으로 병렬 이득 제어 시스템들(700)의 부분 또는 퍼센트(percentage)를 제어할 수 있다. 컴퓨터 시스템은 제 2 방식(로우, "0", 또는 달리 오프(off)인 전류 제어 신호를 이용하는 것과 같이)으로 병렬 이득 제어 시스템들(700)의 나머지 부분 또는 퍼센트(percentage)를 제어할 수 있다. 사용자 또는 컴퓨터 시스템은 제 1 방식으로 제어되는 병렬 이득 제어 시스템들(700)의 부분 또는 퍼센트 및 제 2 방식으로 제어되는 이득 제어 시스템들의 부분 또는 퍼센트를 조정 또는 제어할 수 있다. 부분들 또는 퍼센트들을 조정함으로써, 사용자 또는 컴퓨터 시스템은, 전류 스티어링 신호의 정확한 레벨에 영향을 주거나 또는 모니터링할 필요 없이, 2 이상의 병렬 이득 제어 시스템들로부터 희망되는 총 이득을 달성하는 것이 가능해질 수 있다.
구체적인 예로서, 100개의 이득 제어 시스템들(700)이 서로 병렬로 구성될 수 있다. 조작자 또는 컴퓨터 시스템이 최대 이득을 갖도록 희망하는 경우, 로우, "0", 또는 달리 오프(off)인 전류 스티어링 신호가 100개의 이득 제어 시스템들(700) 전부에 전달될 수 있다. 이러한 경우, 이득 제어 시스템들(700) 각각은 단지 입력 전류가, 이러한 포인트들에 도달하는 트랜지스터들(740 또는 765)로의 전류 없이, 출력 단자들에 도달하도록 할 수 있다. 조작자 또는 시스템이 이득 감소를 희망함에 따라, 하이, "1", 또는 달리 온(on)인 전류 스티어링 신호가 이득 제어 시스템들(700) 중 일부로 전달될 수 있고, 반면 로우, "0", 또는 달리 오프(off)인 전류 스티어링 신호가 이득 제어 시스템들(700) 중 나머지로 전달될 수 있다. 하이, "1", 또는 달리 온(on)인 전류 스티어링 신호들이 전달되는 전류 이득 제어 시스템들(700)이 많아지면 많아질수록, 이득 제어 시스템들(700)의 세트의 이득은 총괄적으로 더 작아질 수 있다. 복수의 이득 제어 시스템들을 병렬로 함께 구성하는 것은 조작자 또는 컴퓨터 시스템이, 트랜지스터들(740 및 765)을 조정하지 않고 또는 이득 제어 시스템들(700)의 이득을 달리 제어하기 위하여 사용될 수 있는 입력 전압의 레벨을 조정하지 않고, 희망되는 이득 감소를 제어할 수 있도록 할 수 있다. 다른 시스템들에 있어, 전류 스티어링 신호들(및 반대되는 전류 스티어링 신호들)은 하이 또는 "1"의 값 및 로우 또는 "0"의 값으로 제한되지 않을 수 있다. 오히려, 전류 스티어링 신호는 하이 또는 "1"의 값과 로우 또는 "0"의 값 사이의 임의의 값일 수 있다. 컴퓨터 시스템은 이러한 시스템들에 있어 아주 작은 또는 부분적인 전류 스티어링 신호들을 이용함으로써 이득 제어를 제어할 수 있다. 조정가능한 전류 스티어링 신호를 허용함에 의해, 이득 제어 시스템들에 의한 이득 감소에 있어 더 높은 입도(granularity) 또는 유연성이 달성될 수 있다.
다른 예의 이득 제어 시스템들(700)에 있어, 트랜지스터들(735 및 745)(또는 750 및 755)로 인가되는 전류 스티어링 신호가 전혀 관련되지 않을 수 있다. 예를 들어, 두번째 Vbais 신호가 트랜지스터(735)에 인가될 수 있으며, 그 결과 트랜지스터(735)가 항상 동작할 수도 있다. 이러한 예에 있어, 이득 감소는, 트랜지스터(740)로부터 희망되는 전류를 달성하기 위하여 하이 또는 "1" 레벨 및 로우 또는 "0" 레벨 사이의 전류 스티어링 신호의 레벨을 조정함에 의하는 것과 같은, 트랜지스터(745)로 인가되는 전류 스티어링 신호의 레벨을 제어함에 의해 제어될 수 있다. 다른 예들이 가능하다. 이득 제어 시스템(200, 500, 또는 700)과 같은, 하나 이상의 이득 제어 시스템들이 증폭기(100)에 적용되거나 또는 직렬로 연결될 수 있다. 예를 들어, 증폭기(100)는 서로 직렬로 연결된 2개의 이득 제어 시스템들(140 및 145)를 갖는 것으로 도시된다. 직렬 구성에 있어, 이득 제어 시스템들(140) 중 하나가 전류 입력 소스에 직접적으로 연결될 수 있다. 전류 입력 소스는 입력 전류를 이득 제어 시스템(140)의 입력 단자들(입력 단자들(510 및 520, 또는 710 및 720)과 같은)로 인가할 수 있다. 이득 제어 시스템(140)의 출력들은 이득 제어 시스템(145)의 입력들로서 동작할 수 있다. 이와 같이, 이득 제어 시스템(140)의 출력 단자들(출력 단자들(515 및 525, 또는 715 및 725)과 같은)을 통해 이동하는 신호들은 그 뒤 입력 신호들로서 취급되고, 다음의 이득 제어 시스템(145)의 입력 단자에서 수신될 수 있다. 임의의 수의 이득 제어 시스템들(140 및 145)이 이러한 방식으로 함께 연결될 수 있다. 상이한 이득 제어 시스템들이 서로 직렬로(이득 제어 시스템(500)을 이득 제어 시스템(700)과 직렬로 연결하는 것과 같이) 적용될 수 있으며, 또는 동일한 유형의 이득 제어 시스템들이 직렬로 연결될 수 있다. 일부 경우들에 있어, 직렬도 배치된 2개의 이득 제어 시스템들, 또는 직렬로 배치된 2개의 이득 감소 유닛들이 하나의 이득 제어 시스템으로서 지칭될 수 있다. 다른 변형들이 가능하다.
도 10은 컴퓨터 시스템이 서로 병렬, 직렬, 또는 병렬 및 직렬의 조합으로 배치된 이득 제어 시스템들(700)의 세트의 제어를 구현할 수 있게 하는 일예의 방법을 예시한다. 방법은 블록(902)에서 시작할 수 있으며, 여기에서 입력 신호가 모니터링될 수 있다. 컴퓨터 시스템은 신호의 이득 감소가 요구되는지 여부를 결정하기 위하여 입력 신호를 모니터링할 수 있다. 블록(904)에서, 컴퓨터 시스템은 이득 감소가 요구되는지를 결정할 수 있다. 이러한 결정은, 예를 들어, 블록(902)에서 수행된 입력 신호의 모리터링에 기초할 수 있다. 예를 들어, 컴퓨터 시스템이 입력 신호가 너무 크다고 결정하는 경우, 즉, 증폭기(100)가 신호를 클리핑(clip)할 수 있거나, 또는 달리 신호가 이득 감소를 정당화(warrant)할 수 있는 속성 또는 특성을 가지고 있는 경우, 컴퓨터 시스템은 블록(904)에서 이득 감소가 필요하다고 결정할 수 있다. 이러한 이벤트가 발생하지 않는 경우, 컴퓨터 시스템은 이득 감소가 필요하지 않다고 결정할 수 있다.
이득 감소가 요구되지 않는 경우, 방법은 블록(906)으로 진행할 수 있다. 블록(906)에서, 컴퓨터 시스템은 로우, "0", 또는 달리 오프인 전류 스티어링 신호를 이득 제어 시스템들(700) 전부로 출력할 수 있다. 이득 제어 시스템들(700)이 로우, "0", 또는 달리 오프인 전류 스티어링 신호를 수신하는 경우, 이득 제어 시스템들(700)에 의해 수신되는 입력 전류의 전부가, 트랜지스터들(740 및 765)로부터의 이득 감소 없이, 출력 단자들로 진행할 수 있다. 이와 같이, 이득 제어 시스템들(700)로부터의 이득은 1이며, 이득 제어 시스템들(700)에 의해 이득이 감소되지 않는다. 그 다음, 방법은 입력 신호가 계속해서 모니터링될 수 있는 블록(902)으로 복귀할 수 있다.
블록(904)으로 돌아오면, 컴퓨터 시스템이 이득 감소가 필요한 것으로 결정하는 경우, 방법은 블록(908)으로 진행할 수 있다. 블록(908)에서, 컴퓨터 시스템은 요구되는 이득 감소의 레벨을 결정할 수 있다. 예를 들어, 입력 신호가 증폭기가 입력 신호를 클리핑할 수 있을 정도로 충분히 큰 경우, 컴퓨터 시스템은 하나 이상의 함수들 또는 알고리즘들을 이용하여 클리핑을 최소화 또는 제거하기 위하여 이득이 감소될 수 있는 양(amount)을 계산할 수 있다. 다른 예들이 가능하다.
블록(910)에서, 컴퓨터 시스템은, 결정된 이득 감소를 제공하기 위하여 하이 전류 스티어링 신호를 공급받도록 요구될 수 있는 이득 제어 시스템들(700)의 수 또는 비율을 계산할 수 있다. 계산은 오직 제어될 이득 제어 시스템들(700)(이득 제어 시스템들(700) 전부가 대체적으로 동일하고 서로 병렬로 구성되어 있는 경우와 같은)의 수 또는 비율에만 기초하거나 이를 초래할 수 있거나, 또는 제어될 이득 제어 시스템들(700)(이득 제어 시스템들(700) 동일하지 않고, 직렬 및 병렬의 변형으로 구성되어 있는 경우와 같이)의 특정 구성 또는 세트의 결정을 초래할 수 있다. 이러한 계산은 하나 이상의 함수들 또는 알고리즘들을 사용하여 수행될 수 있다. 계산은, 출력에서 수신되는 총 전류에 대한 이득 제어 시스템들(700)의 하나 이상에서의 트랜지스터(740 및 765)로부터의 전류의 기여(contribution) 및 영향을 설명할 수 있다. 이러한 기여 및 영향은 이득 제어 시스템들(700)의 구성 및 입력 전류 또는 트랜지스터들(740 및 765)의 하나 이상의 특성들에 기초하거나 또는 관련될 수 있다. 다른 변형들이 가능하다.
블록(912)에서, 그 뒤 컴퓨터 시스템은 하이, "1", 또는 달리 온인 전류 스티어링 신호를, 이득 감소를 제공하기 위하여 요구될 수 있는, 계산된 수 또는 비율의 이득 제어 시스템들(700)로 출력할 수 있다. 블록(914)에서, 그 후 컴퓨터 시스템은 로우, "0", 또는 달리 오프인 전류 스티어링 신호를, 이득 감소를 제공하기 위하여 요구되지 않을 수 있는, 나머지 이득 제어 시스템들(700)로 출력할 수 있다. 그 뒤, 방법은 입력 신호가 계속해서 모니터링될 수 있는 블록(902)으로 복귀할 수 있다. 이러한 방식으로, 예를 들어, 컴퓨터 시스템은 신호에 대하여 희망되는 이득 감소를 제공하기 위하여 이득 제어 시스템들(700)의 세트를 제어할 수 있다. 도 10의 방법이 전류 스티어링 신호가 하이 신호 또는 로우 신호 중 하나인 경우를 고려하고 있는 반면, 다른 방법들은 컴퓨터 시스템이 하이 값과 로우 값 사이의 임의의 값을 수 있는 전류 스티어링 신호를 생성하거나 또는 인가하도록 구현될 수 있다. 다른 변형들 및 방법들이 이득 제어 시스템들(700)의 세트를 제어하기 위하여, 또는 증폭기(100)의 이득 제어 시스템(140)에 의한 신호의 이득 감소를 제어하기 위하여, 컴퓨터 시스템에 의해 사용될 수 있다.
도 11은 전자 디바이스(10)와 함께 사용되거나 또는 이에 포함될 수 있는 하나 이상의 컴포넌트들을 갖는 일예의 컴퓨터 시스템(1000)을 도시한다. 컴퓨터 시스템(1000)의 하나 이상의 컴포넌트들은 전자 디바이스(10)의 이득 제어 시스템(40) 또는 하나 이상의 증폭기(30)와 통신할 수 있으며 이들을 제어할 수 있다. 예를 들어, 프로세서가 이득 제어 시스템들(700)의 세트의 이득 감소를 제어하기 위하여 또는 입력 신호를 모니터링하기 위하여 이득 제어 시스템들(700)의 세트와 함께 포함될 수 있다. 다른 예들이 가능하다.
컴퓨터 시스템(1000)은, 컴퓨터 시스템(1000)이 본 명세서에 기술된 함수들에 기초하여 방법들 또는 컴퓨터 중 임의의 하나 이상을 수행하도록 실행될 수 있는 명령들의 세트를 포함할 수 있다. 컴퓨터 시스템(1000)은 독립형 디바이스로서 동작하거나, 또는, 네트워크를 사용하는 것과 같이, 다른 컴퓨터 시스템들 또는 주변 디바이스들에 연결될 수 있다. 컴퓨터 시스템(1000)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 또는 이들 둘 모두와 같은, 프로세서(1002)를 포함할 수 있다. 프로세서(1002)는, 전자 디바이스(10)의 프로세서(50)와 같은, 다양한 시스템들의 컴포넌트일 수 있다. 프로세서(1002)는 표준 개인용 컴퓨터 또는 워크스테이션의 일부 일 수 있으며, 또는 하나 이상의 범용 프로세서들, 디지털 신호 프로세서들, 응용 특정 집적 회로들, 필드 프로그램가능 게이트 어레이들, 서버들, 네트워크들, 디지털 회로들, 아날로그 회로들, 이들의 조합들, 또는 데이터 분석 및 프로세싱을 위한 현재 공지된 또는 향후 개발될 디바이스들일 수 있다. 프로세서(1002)는 수동으로 생성된(즉, 프로그래밍된) 코드와 같은 소프트웨어 프로그렘을 구현할 수 있다.
컴퓨터 시스템(1000)은 버스(1008)를 통해 통신할 수 있는 메모리(1004)를 포함할 수 있다. 메모리(1004)는 주 메모리, 정적 메모리, 또는 동적 메모리일 수 있다. 메모리(1004)는, RAM, ROM, PROM, EPROM, EEROM, 플래시 메모리, 자기 테이프 또는 디스크, 광 매체 및 이와 유사한 것을 포함하지만 이에 한정되지 않는, 다양한 유형의 휘발성 및 비-휘발성 저장 매체와 같은 컴퓨터 판독가능 매체를 포함할 수 있지만 이에 한정되지는 않는다.
메모리(1004)는 프로세서(1004)에 의해 실행가능한 명령들을 저장하도록 동작할 수 있다. 본 명세서에 기술되거나 또는 도면들에 예시된 기능들, 행동들 또는 임무들은 메모리(1004)에 저장된 명령들을 실행하는 프로그래밍된 프로세서(1004)에 의해 수행될 수 있다. 기능들, 행동들 또는 임무들은 명령들 세트, 저장 매체, 프로세서 또는 프로세싱 전략(strategy)의 특정 유형에 독립적일 수 있으며, 단독으로 또는 조합하여 동작하는 소프트웨어, 하드웨어, 집적회로들, 펌-웨어, 마이크로코드 및 이와 유사한 것들에 의해 수행될 수 있다. 유사하게, 프로세싱 전략들은 멀티프로세싱, 멀티태스킹, 병렬 프로세싱 및 이와 유사한 것들을 포함할 수 있다.
컴퓨터 시스템(1000)은, 액정 크리스탈 디스플레이(LCD), 유기 발광 다이오드(OLED), 평판 디스플레이, 고체 상태 디스플레이(solid state display), 음극선관(CRT), 프로젝터, 프린터 또는 결정된 정보를 출력하기 위한 현재 공지된 또는 향후 개발될 디스플레이 디바이스와 같은, 디스플레이 유닛(1010)을 더 포함할 수 있다. 디스플레이(1010)는 프로세서(1002)의 작용을 보여주기 위한 사용자를 위한 인터페이스로서 동작할 수 있으며, 특히 메모리(1004) 또는 드라이브 유닛(1016)에 저장된 소프트웨어와의 인터페이스로서 동작할 수 있다.
컴퓨터 시스템(1000)은 사용자가 시스템(1000)의 임의의 컴포넌트들과 상호작용을 할 수 있도록 하기 위하여 구성된 입력 디바이스(1012)를 포함할 수 있다. 입력 디바이스(1012)는 숫자 패드, 키보드, 또는 마우스와 같은 커서 제어 디바이스, 또는 조이스틱, 터치 스크린 디스플레이, 원격 제어기 또는 컴퓨터 시스템(1000)과 상호동작할 수 있는 임의의 다른 디바이스일 수 있다.
컴퓨터 시스템(1000)은 또한 또는 대안적으로 디스크 또는 광 드라이브 유닛(1016)을 포함할 수 있다. 드라이브 유닛(1016)은, 하나 이상의 명령들(1024)의 세트, 예를 들어, 소프트웨어가 내장될 수 있는 컴퓨터-판독가능 매체(1022)를 포함할 수 있다. 또한, 명령들(1024)은 본 명세서에 기술된 방법들 또는 로직들 중 하나 이상을 구현할 수 있다. 명령들(1024)은, 컴퓨터 시스템(1000)에 의해 실행되는 동안, 메모리(1004) 및/또는 프로세서(1002) 내부에 완전히 또는 부분적으로 상주할 수 있다. 메모리(1004) 및 프로세서(1002)는 또한 이상에서 기술된 바와 같은 컴퓨터-판독가능 매체를 포함할 수 있다.
일부 시스템들에 있어, 컴퓨터-판독가능 매체(1022)는 명령들(1024)을 포함하거나, 또는 네트워크(1026)에 연결된 디바이스가 음성, 비디오, 오디오, 이미지들, 또는 네트워크(1026)를 통한 임의의 다른 데이터를 통신할 수 있도록 하기 위하여 전파되는 신호에 응답하여 명령들(1024)을 수신 및 실행한다. 명령들(1024)은 통신 포트 또는 인터페이스(1020)를 통해, 및/또는 버스(1008)를 사용하여 네트워크(1026)를 통해 송신되거나 또는 수신될 수 있다. 네트워크(1026)와의 연결은 유선 이더넷 연결과 같은 물리적 연결일 수 있거나, 또는 이하에서 논의되는 바와 같이 무선으로 구축될 수 있다. 시스템(1000)의 다른 컴포넌트들과의 추가적인 연결들은 물리적 연결들일 수 있으며, 또는 무선으로 구축될 수도 있다. 네트워크(1026)는 대안적으로 버스(1008)에 직접 연결될 수 있다.
컴퓨터-판독가능 매체(1022)가 단일 매체인 것으로 도시되어 있으나, 용어 "컴퓨터-판독가능 매체"는 단일 매체 또는 중앙화된 또는 분산된 데이터베이스와 같은 복수의 매체들, 및/또는 명령들의 하나 이상의 세트들을 저장하는 연관된 캐시들 및 서버들을 포함할 수 있다. 용어 "컴퓨터-판독가능 매체"는 또한, 컴퓨터 시스템이 본 명세서에 기술된 방법들 또는 동작들 중 임의의 하나 이상을 수행하도록 하는 프로세서에 의한 실행을 위하여, 명령들의 세트를 저장, 인코딩 또는 전달할 수 있는 임의의 매체를 포함할 수 있다. 컴퓨터-판독가능 매체(1022)는 비-일시적일 수 있고, 유형이 것일 수 있다.
컴퓨터-판독가능 매체(1022)는 메모리 카드와 같은 반도체 메모리 또는 하나 이상의 비-휘발성 롬들을 하우징하는 다른 패키지를 포함할 수 있다. 컴퓨터-판독가능 매체(1022)는 램 또는 다른 휘발성 재-기입가능 메모리일 수 있다. 추가적으로 또는 대안적으로, 컴퓨터-판독가능 매체(1022)는, 디스크 또는 테이프들 또는 송신 매체를 통해 통신되는 신호와 같은 반송파 신호들을 캡처하기 위한 다른 저장 디바이스와 같은, 자기-광 또는 광 매체를 포함할 수 있다. 이-메일에 첨부된 디지털 파일 또는 다른 자기-내포(self-contained) 정보 아카이브(archive) 또는 아카이브들의 세트가 유형의 저장 매체인 분산 매체로 간주될 수 있다. 따라서, 본 발명은 컴퓨터-판독가능 매체 또는 분산 매체 및 데이터 또는 명령들이 저장될 수 있는 다른 등가물들 및 계승 매체 중 임의의 하나 이상을 포함하는 것으로 간주된다.
대안적인 실시예에 있어, 응용 특정 집적 회로들, 프로그램가능 로직 어레이들 및 다른 하드웨어 디바이스들과 같은, 전용 하드웨어 구현예들이 본 명세서에 기술된 방법들 중 하나 이상을 구현하기 위하여 구성될 수 있다. 다양한 실시예들의 장치 및 시스템들을 포함할 수 있는 응용들은 다양한 전자적 및 컴퓨터 시스템들을 광범위하게 포함할 수 있다. 본 명세서에 기술된 하나 이상의 실시예들은, 모듈들, 또는 응용-특정 집적 회로의 부분들 사이에서 그리고 이를 통해 통신될 수 있는 관련된 제어들 및 데이터 신호들과 상호 연결된 2개 이상의 특정 모듈들 또는 디바이스들을 사용하여 기능들을 구현할 수 있다. 따라서, 본 시스템은 소프트웨어, 펌웨어, 및 하드웨어 구현예들을 포괄한다. 기술된 이득 제어 시스템들 및 방법들은 많은 장점들 및 이점들을 제공할 수 있다. 이득 제어 시스템들(500 및 700)은, 예를 들어, 교차-결합되지 않거나 교차-결합될 필요가 없다. 이득 제어 시스템들(500 및 700)은 비-차동 입력 신호들에 대한 이득 감소를 제공하기 위하여 사용될 수 있다. 이득 제어 시스템들(500 및 700)은 이득 감소에 대한 출력 노이즈 또는 노이즈 불이익을 최소화하면서 이득 감소를 제공할 수 있다. 노이즈 감소 또는 노이즈 불이익의 최소화가, 이득 감소 트랜지스터들이 활성화 또는 디세이블되는지 여부와 무관하게 달성될 수 있다. 기술된 이득 제어 시스템들 및 방법들은 다양한 다른 장점들 및 이점들을 가질 수 있다.
본 발명의 다양한 실시예들에 따르면, 본 명세서에 기술된 방법들은 컴퓨터 시스템에 의해 실행가능한 소프트웨어 프로그램들에 의해 구현될 수 있다. 또한, 예시적이고 비-제한적인 실시예에 있어, 구현예들은 분산 프로세싱, 컴포넌트/오브젝트 분산 프로세싱, 및 병렬 프로세싱을 포함할 수 있다. 대안적으로, 가상 컴퓨터 시스템 프로세싱이 본 명세서에 기술된 바와 같은 방법들 또는 기능성 중 하나 이상을 구현하기 위하여 구성될 수 있다.
본 발명의 다양한 실시예들이 기술되었으나, 본 발명의 범위 내에서 더 많은 실시예들 및 구현예들이 가능하다는 것이 당업자에게 자명할 것이다. 따라서, 본 발명은 첨부된 청구항들 및 그들의 등가물들을 고려하는 것을 제외하고는 제한되지 않을 것이다.

Claims (15)

  1. 입력 신호를 수신하는 입력 단자;
    상기 입력 단자와 연결된 소스(source) 및 출력 단자에 연결된 드레인(drain)을 갖는 제 1 트랜지스터; 및
    상기 입력 단자 및 상기 제 1 트랜지스터의 상기 소스와 연결된 게이트(gate)를 가지며, 상기 출력 단자와 연결된 드레인을 갖고, 감소 신호(reduction signal)을 생성하는 제 2 트랜지스터를 포함하되,
    상기 출력 단자는 상기 입력 신호 및 상기 감소 신호에 기초하여 출력 신호를 출력하는, 이득 제어 시스템.
  2. 청구항 1에 있어서,
    상기 입력 신호는 제 1 위상을 갖는 교류 신호이고, 상기 감소 신호는 상기 제 1 위상과 반대되는 제 2 위상을 갖는 교류 신호인, 이득 제어 시스템.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 2 트랜지스터에 연결되며, 상기 출력 단자에서 수신되는 상기 감소 신호의 양(amount)을 제어하는 이득 제어 컴포넌트(component)를 더 포함하는, 이득 제어 시스템.
  4. 청구항 3에 있어서,
    상기 이득 제어 컴포넌트는 상기 이득 제어 컴포넌트의 임피던스를 제어하는 전류 스티어링 신호(current steering signal)를 수신하는, 이득 제어 시스템.
  5. 청구항 4에 있어서,
    상기 출력 단자에서 수신되는 상기 감소 신호의 상기 양은 상기 전류 스티어링 신호를 조정함으로써 조정되는, 이득 제어 시스템.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터로부터 상기 출력 단자로 노이즈가 누설되는 것을 방지(impede)하는, 이득 제어 시스템.
  7. 증폭기에 대한 이득 감소를 계산하는 단계;
    상기 계산된 이득 감소에 기초하여, 상기 증폭기에 연결된 이득 제어 시스템들의 세트(set)로부터 이득 제어 시스템들의 서브세트(subset)를 식별하는 단계로서, 각각의 이득 제어 시스템은 하이(high) 전류 스티어링 신호가 수신될 때 입력 신호를 출력하고, 로우(low) 전류 스티어링 신호가 수신될 때 감소 신호를 출력하는, 단계;
    하이 전류 스티어링 신호를 이득 제어 시스템들의 상기 식별된 서브세트로 전달하는 단계; 및
    로우 전류 스티어링 신호를 이득 제어 시스템들의 상기 식별된 서브세트가 아닌 상기 이득 제어 시스템들로 전달하는 단계를 포함하는, 증폭기의 이득을 제어하는 방법.
  8. 청구항 7에 있어서,
    상기 입력 신호는 제 1 위상을 갖는 교류 신호이고, 상기 감소 신호는 상기 제 1 위상과 반대되는 제 2 위상을 갖는 교류 신호인, 증폭기의 이득을 제어하는 방법.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 입력 신호는 제 1 크기(magnitude) 및 제 1 극성을 가지며, 상기 감소 신호는 상기 제 1 크기와 동일한 제 2 크기 및 상기 제 1 극성과 반대되는 제 2 극성을 갖는, 증폭기의 이득을 제어하는 방법.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 복수의 이득 제어 시스템들은 병렬로 연결된, 증폭기의 이득을 제어하는 방법.
  11. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 입력 신호는 상기 복수의 이득 제어 시스템들 각각에 대하여 동일한, 증폭기의 이득을 제어하는 방법.
  12. 청구항 7 내지 청구항 11 중 어느 한 항에 있어서,
    상기 입력 신호를 모니터링하는 단계; 및
    상기 입력 신호의 변화들에 기초하여 상기 계산된 이득 감소를 조정하는 단계를 더 포함하는, 증폭기의 이득을 제어하는 방법.
  13. 청구항 12에 있어서,
    상기 조정된 계산된 이득 감소에 기초하여 이득 제어 시스템들의 새로운 서브세트를 식별하는 단계를 더 포함하는, 증폭기의 이득을 제어하는 방법.
  14. 청구항 13에 있어서,
    상기 하이 전류 스티어링 신호를 상기 입력 신호의 변화들에 기초하여 상기 식별된 이득 제어 시스템들의 새로운 서브세트로 전달하는 단계; 및
    상기 로우 전류 스티어링 신호를 상기 입력 신호의 변화들에 기초하여 상기 식별된 이득 제어 시스템들의 새로운 서브세트가 아닌 상기 이득 제어 시스템들로 전달하는 단계를 더 포함하는, 증폭기의 이득을 제어하는 방법.
  15. 입력 신호를 수신하는 입력 단자;
    상기 입력 단자와 연결된 소스, 및 출력 단자와 연결된 드레인을 갖는 제 1 트랜지스터;
    상기 입력 단자 및 상기 제 1 트랜지스터의 상기 소스에 연결된 게이트를 가지며, 감소 신호를 생성하는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 드레인에 연결된 소스, 및 상기 출력 단자에 연결된 드레인을 갖는 제 3 트랜지스터를 포함하되,
    상기 출력 단자는 상기 입력 신호 및 상기 감소 신호에 기초하여 출력 신호를 출력하는, 이득 제어 시스템.
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