KR20130102016A - 플립-칩 패키징 기술 및 구성 - Google Patents

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KR20130102016A
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pads
tape
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프랭크 제이 저스키
로버트 씨 하트맨
폴 디 밴츠
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트리퀸트 세미컨덕터 인코퍼레이티드
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/2912—Antimony [Sb] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/818—Bonding techniques
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    • H01L2224/81815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Abstract

본 발명의 실시예는 플립-칩 패키징 기술 및 구성을 개시한다. 장치는 다이 상에 형성된 대응하는 복수의 상호 접속 구조체를 수용하도록 구성되는 복수의 패드가 그 위에 형성되어 있는 패키지 기판과, 패키지 기판 상에 배치되고, 복수의 상호 접속 구조체의 개별 상호 접속 구조체와 복수의 패드의 개별 패드 사이의 땜납 본드의 형성을 용이하게 하도록 구성된 플럭싱제 및 땜납 본드를 기계적으로 강화하기 위해 땜납 본드의 형성 중에 경화하도록 구성된 에폭시 재료를 포함하는 플럭싱 언더필 재료를 포함할 수 있다. 다른 실시예가 또한 설명되고 그리고/또는 청구될 수 있다.

Description

플립-칩 패키징 기술 및 구성{FLIP-CHIP PACKAGING TECHNIQUES AND CONFIGURATIONS}
본 발명의 실시예는 일반적으로 집적 회로 패키지의 분야에 관한 것으로서, 더 구체적으로는 플립-칩 패키징 기술 및 구성에 관한 것이다.
집적 회로(IC) 패키지는 납땜 가능한 재료를 사용하여 패키지 기판과 결합되는 다양한 부품(예를 들어, 다이 및/또는 수동 부품)을 포함할 수 있다. 예를 들어, 땜납 조인트는 부품들을 패키지 기판에 전기적으로 그리고/또는 기계적으로 결합하기 위해 형성될 수 있다. 땜납 조인트는 땜납 리플로우와 같은 열 프로세스 또는 성형 프로세스와 연관된 상승된 온도에 노출될 때 또는 장비 또는 고객에 의해 취급될 때 파괴(예를 들어, 균열 또는 파손)될 수 있다. 열 파괴는 부분적으로 집적 회로 패키지의 상이한 재료와 연관된 상이한 팽창/수축율에 기인할 수 있다. 예를 들어, 다이 및 패키지 기판의 재료는 열 프로세스와 연관된 가열/냉각 중의 상이한 팽창/수축율을 생성하는 상이한 열팽창 계수(TCE)를 가질 수 있다.
더욱이, 종래의 이송 성형(transfer molding) 기술에서, 다이는 성형 재료가 패키지 기판과 직접 물리적 접촉하도록 패키지 기판 상에 완전히 캡슐화될 수 있다. 몰딩의 형성은 땜납 마이그레이션(migration)이 전기적 파괴를 야기하고 또는 습기를 포획하는 공극(void)을 생성할 수 있다. 습기는 공극 내의 습기의 온도가 상승할 때(예를 들어, 습기의 비등점을 초과하여) 파열하거나 다른 방식으로 압력을 인가할 수 있다. 이러한 압력의 파열 및/또는 인가는 예를 들어 다이와 패키지 기판 사이에 상호 접속부 또는 땜납 조인트의 파괴를 발생시킴으로써 다이의 단락 및/또는 파괴를 야기할 수 있다.
부가적으로, IC 패키지를 형성하기 위한 현재의 기술은 부품을 캡슐화하고 패키지 기판과 결합하기 위한 몰딩을 형성하는 성형 프로세스를 위한 청결한 표면을 제공하기 위해 패키지 기판의 표면을 세척하기 위한(예를 들어, 땜납 조인트 영역 또는 그 부근의 플럭스 잔류물을 제거) 하나 이상의 세척 동작을 포함할 수 있다. 세척 동작(들)은 IC 패키지를 제조하는데 사용된 제조 프로세스에 비용 및/또는 시간을 추가할 수 있다.
실시예는 첨부 도면과 관련하여 이하의 상세한 설명에 의해 즉시 이해될 수 있을 것이다. 이 설명을 용이하게 하기 위해, 유사한 도면 부호가 유사한 구조 요소를 나타낸다. 실시예는 첨부 도면에 한정이 아니라 예로서 도시된다.
도 1은 다양한 실시예에 따른 플럭싱 언더필 재료 및 시트 성형 구조체를 포함하는 예시적인 집적 회로(IC) 패키지 구성의 개략 측단면도.
도 2는 다양한 실시예에 따른 플럭싱 언더필 재료 및 시트 성형 구조체를 포함하는 다른 예시적인 IC 패키지 구성의 개략 측단면도.
도 3은 다양한 실시예에 따른 플럭싱 언더필 재료 및 테이프 구조체를 포함하는 다른 예시적인 IC 패키지 구성의 개략 측단면도.
도 4는 다양한 실시예에 따른 플럭싱 언더필 재료 및 시트 성형 구조체를 포함하는 다른 예시적인 IC 패키지 구성의 개략 측단면도.
도 5는 다양한 실시예에 따른 본 명세서에 설명된 바와 같은 IC 패키지를 제조하는 방법의 흐름도.
도 6은 다양한 실시예에 따른 IC 패키지를 포함하는 예시적인 시스템의 개략도.
본 발명의 실시예는 플립-칩 패키징 기술 및 구성을 설명한다. 이하의 상세한 설명에서, 유사한 도면 부호가 전체에 걸쳐 유사한 부분을 나타내고 본 발명의 요지가 실시될 수 있는 실시예가 예시에 의해 도시되어 있는, 명세서의 부분을 형성하는 첨부 도면이 참조된다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 본 발명의 범주로부터 벗어나지 않고 이루어질 수 있다는 것이 이해된다. 따라서, 이하의 상세한 설명은 한정의 의미로 취해진 것은 아니고, 실시예의 범주는 첨부된 청구범위 및 이들의 등가물에 의해 규정된다.
본 명세서에 있어서, 구문 "A 및/또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 명세서에 있어서, 구문 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
명세서는 구문 "일 실시예에서" 또는 "실시예들에서"를 사용할 수 있고, 이는 각각 동일한 또는 상이한 실시예 중 하나 이상을 칭할 수 있다. 더욱이, 용어 "포함하는", "구비하는", "갖는" 등은 본 발명의 실시예와 관련하여 사용될 때, 동의어이다. 용어 "결합된"은 직접 접속, 간접 접속 또는 간접 통신을 칭할 수 있다.
다양한 동작이 청구된 요지를 이해하는 것에 가장 도움이 되는 방식으로 다수의 개별 동작으로서 차례로 설명된다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 종속적인 것이라는 것을 암시하는 것으로서 해석되어서는 안된다. 특히, 이들 동작은 제시의 선수로 수행되지 않을 수도 있다. 설명된 동작은 설명된 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 부가의 동작이 수행될 수 있고 그리고/또는 설명된 동작은 부가의 실시예에서 생략될 수도 있다.
명세서는 위/아래, 후방/전방 또는 상부/저부와 같은 시각 기반 설명을 사용할 수 있다. 이러한 설명은 단지 설명을 용이하게 하는데 사용되고, 본 명세서에 설명된 실시예의 용례를 임의의 특정 배향에 제한하도록 의도된 것은 아니다.
도 1은 다양한 실시예에 따른 플럭싱 언더필 재료(112) 및 시트 성형 구조체(118)를 포함하는 예시적인 집적 회로(IC) 패키지(100) 구성의 측단면도를 개략적으로 도시한다. IC 패키지(100)는 인쇄 회로 기판(PCB)(102)과 같은 패키지 기판 및 PCB(102)의 표면 상에 실장된 하나 이상의 부품을 포함한다.
하나 이상의 부품은 예를 들어 볼 수 있는 바와 같이 플립-칩 구성으로 PCB(102)와 결합된 하나 이상의 다이[이하, 다이(104)]를 포함할 수 있다. 플립-칩 구성에서, 다이(104)의 능동 표면(예를 들어, 전자 디바이스가 그 위에 형성되어 있는 표면)은 능동 표면 상에 형성된 상호 접속 구조체(108)를 사용하여 PCB(102)와 결합된다.
다양한 실시예에 따르면, 다이(104)는 능동 및/또는 수동 부품을 포함할 수 있다. 다이(104)는 표면 탄성파(SAW) 디바이스, 벌크 탄성파(BAW) 디바이스, 갈륨 비소(GaAs) 디바이스, 갈륨 니트라이드(GaN) 디바이스 및/또는 무선 통신을 위한 무선 주파수(RF) 다이를 표현할 수 있지만, 요지는 이 관점에 한정되는 것은 아니다. 다이는 예를 들어, 단극, 4-스로우(SP4T) 스위치와 같은 스위치 플립-칩을 포함할 수 있다. 다른 실시예에서, 다이(104)는 예를 들어 프로세서 다이 및/또는 메모리 다이를 포함하는 임의의 적합한 반도체 다이를 표현할 수 있다.
PCB(102) 상에 실장된 하나 이상의 부품은 하나 이상의 수동 부품[이하, 수동 부품(114)]을 추가로 포함할 수 있다. 수동 부품(114)은 예를 들어, 캐패시터, 인덕터, 저항, 변압기 또는 필터를 포함할 수 있다. 수동 부품(114)은 다른 실시예에서 다른 유형의 디바이스를 포함할 수 있다.
다양한 실시예에 따르면, 다이(104) 및/또는 수동 부품(114)은 납땜 가능한 재료를 사용하여 형성된 하나 이상의 땜납 본드[예를 들어, 땜납 본드(116) 또는 땜납 본드(110)]를 사용하여 PCB(102)와 전기적으로 그리고/또는 기계적으로 결합된다. 예를 들어, 몇몇 실시예에서, 수동 부품(114)은 땜납 페이스트로 형성된 땜납 본드(116)를 사용하여 PCB(102)와 결합될 수 있다. 땜납 페이스트는 플럭싱제 및 납땜 가능한 재료의 혼합물을 포함할 수 있다. 땜납 본드(110, 116)용 납땜 가능한 재료는 예를 들어, 주석, 은, 금, 구리, 납, 안티몬 또는 이들의 합금을 포함할 수 있다. 땜납 본드(110, 116)는 다른 실시예에서 다른 납땜 가능한 재료를 사용하여 형성될 수 있다.
몇몇 실시예에서, PCB(102)는 PCB(102) 상에 형성된 복수의 패드[이하, 패드(106)]를 포함할 수 있다. 패드(106)는 볼 수 있는 바와 같이, 다이(104) 상에 형성된 대응하는 복수의 상호 접속 구조체[이하, 상호 접속 구조체(108)]를 수용하도록 구성될 수 있다. 다이(104)의 상호 접속 구조체(108)는 땜납 본드(110)를 사용하여 PCB(102)의 패드(106)와 전기적으로 그리고/또는 기계적으로 결합될 수 있다. 패드(106) 및 상호 접속 구조체(108)는 금속(예를 들어, 구리)과 같은 전기 도전성 재료로 구성될 수 있다. 도시된 실시예에서, 패드(106)는 다이(104)에 대면하는 PCB(102)의 표면 상에 배치된다.
몇몇 실시예에서, 상호 접속 구조체(108)는 PCB(102)와 다이(104) 사이의 대부분의 간극 거리(G2)를 제공하도록 연장되는 도시된 바와 같은 기둥형 구조체를 포함할 수 있다. 몇몇 실시예에서, 상호 접속 구조체(108)는 PCB(102)로의 다이(104)의 전기적 및/또는 기계적 결합을 용이하게 하기 위한 패드, 범프, 포스트 또는 다른 구조체를 포함할 수 있다. 상호 접속 구조체(108)는 몇몇 실시예에서 대부분의 간극 거리(G2) 미만을 제공하도록 연장될 수 있다. 땜납 본드(110)는 몇몇 실시예에서 땜납 범프를 포함할 수 있다. 땜납 본드(110)는 상호 접속 구조체(108)를 패드(106)에 부착할 수 있다.
플럭싱 언더필 재료(112)가 볼 수 있는 바와 같이, 다이(104)와 PCB(102) 사이에서 PCB(102) 상에 배치될 수 있다. 플럭싱 언더필 재료(112)는 적어도 플럭싱제 및 에폭시 재료를 포함할 수 있다. 플럭싱제는 예를 들어 납땜 가능한 표면으로부터 산화를 제거함으로써 땜납 본드(110)의 형성을 용이하게 할 수 있다. 플럭싱제는 예를 들어 몇몇 실시예에서 상호 접속 구조체(108)의 말단 단부 또는 표면 상에 배치된 납땜 가능한 재료(예를 들어, 주석)를 포함할 수 있는 상호 접속 구조체(108)의 표면 및/또는 패드(106)의 표면을 세척하는 유기산 그룹을 포함할 수 있다. 플럭싱제는 땜납 본드(110) 및/또는 땜납 본드(116)를 형성하는 땜납 리플로우 프로세스 중에 상호 접속 구조체(108)의 표면들을 세척할 수 있다. 몇몇 실시예에서, 플럭싱제는 예를 들어, 로진(rosin), 아비에르산(abiatic acid), 암모늄 클로라이드 등을 포함할 수 있다. 플럭싱제는 다른 실시예에서 다른 재료를 포함할 수 있다.
플럭싱 언더필 재료(112)는 땜납 본드(110)를 기계적으로 강화하고 후속의 열 사이클링 또는 취급 중에 땜납 본드(110)의 파괴(예를 들어, 균열, 파손 또는 탈착)를 방지하기 위한 땜납 본드(110)를 형성하는 땜납 리플로우 프로세스 중에 경화되도록 구성된 에폭시 재료를 포함할 수 있다. 몇몇 실시예에서, 에폭시 재료는 땜납 리플로우 프로세스와 연관된 온도(예를 들어, 최대 260℃ 이상)에서 에폭시 재료의 경화를 허용하거나 용이하게 하도록 구성된 에폭시 수지 및/또는 경화제를 포함할 수 있다. 예를 들어, 에폭시 수지는 땜납 리플로우 프로세스와 연관된 온도에서 C-스테이지 에폭시 재료로 경화되는 B-스테이지 에폭시(예를 들어, 프리프레그) 재료일 수 있다. 경화제는 땜납 리플로우 온도에서 에폭시 수지의 경화 반응을 촉매화할 수 있다.
플럭싱 언더필 재료(112)는 볼 수 있는 바와 같이, 다이(104)와 PCB(102) 사이의 다이에 대면하는 PCB(102)의 표면을 커버할 수 있다. 플럭싱 언더필 재료(112)는 땜납 본드(110)를 또한 캡슐화하여, 후속의 열 프로세스 하에서[예를 들어, 시트 성형 구조체(118)의 형성 중에] 땜납 본드(110)가 파괴되게 할 수 있는 응력 또는 다른 기계적 힘을 완화시킨다. 기계적 응력 또는 다른 힘은 가열/냉각 프로세스 중에 재료의 상이한 팽창/수축율을 생성하는 다이(104) 재료 및 PCB(102) 재료의 불일치하는 CTE에 기인할 수 있다. 플럭싱 언더필 재료(112)는 땜납 본드(100)에 전달된 응력이 감소되거나 배제되도록 응력을 흡수할 수 있다. 몇몇 실시예에서, 플럭싱 언더필 재료(112)는 볼 수 있는 바와 같이, 다이(104)와 PCB(102) 사이의 영역을 충전할 수 있다[예를 들어, 플럭싱 언더필 재료(112)가 다이(104)와 직접 접촉하도록]. 플럭싱 언더필 재료(112)는 몇몇 실시예에서 부가의 재료 또는 제제를 포함할 수 있다.
시트 성형 구조체(118)는 PCB(102) 상에 또는 위에 형성될 수 있어, 볼 수 있는 바와 같이 PCB(102) 상에 실장된 부품을 취급 또는 다른 환경 위험으로부터 보호한다. 시트 성형 구조체(118)는 IC 패키지(100)의 레이저 마킹[예를 들어, 레이저 마킹(150)]을 위한 표면을 또한 제공할 수 있다. 시트 성형 구조체(118)는 열이 에폭시 재료에 인가될 때 연화하는 에폭시 재료(예를 들어, B-스테이지 재료)로 구성될 수 있다. 몇몇 실시예에서, 시트 성형 구조체(118)의 형성은 175℃까지의 온도에서 수행된다. 시트 성형 구조체(118)의 형성은 다른 실시예에서 다른 온도에서 수행될 수 있다.
몇몇 실시예에서, 시트 성형 구조체(118)는 PCB(102) 상에 실장된 부품[예를 들어, 다이(104), 수동 부품(114)] 상에 시트 성형 구조체(118)의 표면을 배치함으로써 그리고 시트 성형 구조체(118)의 재료가 연화할 수 있도록 시트 성형 구조체(118)의 대향 표면에 열을 인가함으로써 형성된다. 힘이 시트 성형 구조체(118) 및/또는 PCB(102)에 인가될 수 있어 연화된 시트 성형 구조체(118)가 다이(104) 및/또는 수동 부품(114)을 부분적으로 캡슐화하게 한다. 예를 들어, 시트 성형 구조체(118)는, 볼 수 있는 바와 같이 다이(104)의 능동 표면에 대향하여 배치된 다이(104)의 비능동 표면을 캡슐화할 수 있고, 다이(104)의 능동/비능동 표면[예를 들어, 측면(105)]에 실질적으로 수직인 다이(104)의 표면의 적어도 일부를 또한 캡슐화할 수 있다.
몇몇 실시예에서, 시트 성형 구조체(118)는 두께(T1)를 갖는다. 두께(T1)는 다양한 실시예에 따르면 275 미크론 내지 375 미크론의 범위의 값을 가질 수 있다. 시트 성형 구조체(118)는 적어도 시트 성형 구조체(118)의 가장 높은 부품의 표면[예를 들어, 도 1의 다이(104)의 비능동 표면]과 외부면(S1) 사이의 거리(D1)를 제공하도록 형성될 수 있다. 거리(D1)는 시트 성형 구조체(118)를 파괴하지 않고 외부면(S1)의 레이저 마킹[예를 들어, 레이저 마킹(150)]을 허용하는 거리일 수 있다. 몇몇 실시예에서, 거리(D1)는 25 미크론 내지 100 미크론의 값을 갖는다.
시트 성형 구조체(118)의 외부면(S1)은 거리(D2)만큼 PCB(102)로부터 분리될 수 있다. 거리(D2)는 몇몇 실시예에서 500 미크론 이하일 수 있다. 시트 성형 구조체(118)의 내부면은 간극 거리(G1)만큼 PCB(102)로부터 분리될 수 있다. 몇몇 실시예에서, 간극 거리(G1)는 50 미크론 내지 175 미크론의 값을 갖는다. 다이(104)의 능동 표면은 간극 거리(G2)만큼 PCB(102)로부터 분리될 수 있다. 몇몇 실시예에서, 간극 거리(G2)는 55 미크론 내지 65 미크론의 값을 갖는다. D1, D2, G1, G2 및 T1에 대한 다른 값이 다른 실시예에서 사용될 수 있다.
도 1에서 볼 수 있는 바와 같이, 공기 간극이 몇몇 실시예에서 시트 성형 구조체(118)와 플럭싱 언더필 재료(112)를 분리할 수 있다. 다른 실시예에서, 시트 성형 구조체(118) 및 플럭싱 언더필 재료(112)는 직접 물리적 접촉할 수 있다[예를 들어, 간극 거리(G1)는 간극 거리(G2) 이하임].
몇몇 실시예에서, 간극 거리(G1)는 시트 성형 구조체(118)의 내부면과 PCB(102) 사이의 최소 간극 거리를 표현한다. 간극 거리(G1)는 시트 성형 구조체(118)와 PCB(102) 사이에 공기 간극을 제공하기 위해 0보다 큰 값을 가질 수 있다. 시트 성형 구조체(118)와 PCB(102) 사이의 공기 간극은 플럭싱 언더필 재료(112) 내에 존재할 수 있는 공극 내에 포획된 임의의 습기를 위한 탈출 경로를 제공할 수 있다. 예를 들어, 공극 내의 습기가 상승된 온도(예를 들어, 습기의 비등점)에 도달할 때, 습기는 공극으로부터 폭발하거나 또는 주위 구조체[예를 들어, 다이(104), 상호 접속 구조체(108), 땜납 본드(110), 패드(106), PCB(102)] 상에 다른 방식으로 압력을 인가할 수 있어 땜납 본드(110)의 파괴를 초래한다. 시트 성형 구조체(118)와 PCB(102) 사이의 공기 간극은 습기를 위한 탈출 경로를 제공함으로써 이들 유해한 효과를 완화할 수 있다.
다양한 실시예에 따르면, 레이저 마킹(150)이 시트 성형 구조체(118)의 외부면(S1) 내에 형성될 수 있다. 레이저 마킹(150)은 몇몇 실시예에서 시트 성형 구조체(118) 내로 약 25 미크론의 깊이를 가질 수 있다. 레이저 마킹(150)은 IC 패키지(100)의 식별을 제공할 수 있다. 예를 들어, 레이저 마킹(150)은 IC 패키지(100) 내에 포함된 제품, 제품이 제조된 때 및/또는 장소를 지시하는 정보 및/또는 배향 지시기를 판독하도록 구성된 기계에 IC 패키지(100)의 배향을 지시하기 위한 배향 지시기(예를 들어, 핀1 로케이터)를 식별할 수 있다.
다양한 실시예에 따르면, 외부면(S1)은 픽 앤 플레이스(pick-and-place) 장비를 사용하여 용이한 자동 조립을 용이하게 하기 위해 평활할 수 있다. 예를 들어, 픽 앤 플레이스 장비는 IC 패키지(100)의 평활한 표면에 부착하고 전자 조립체 또는 캐리어와 같은 다른 제품 내에 IC 패키지(100)를 배치하도록 진공을 구비한 픽업 노즐을 포함할 수 있다.
플럭싱 언더필 재료(112)를 시트 성형 구조체(118)와 함께 사용하는 것은 패키지 기판에 부착하고 다이(예를 들어, 다이와 패키지 기판 사이의 언더필 영역을 포함함)를 완전히 캡슐화하는 종래의 이송 또는 압축 성형 화합물을 사용하여 다이[예를 들어, 다이(104)]를 캡슐화하기 위한 필요성을 배제할 수 있다. 플럭싱 언더필 재료(112)는 땜납 본드(110)의 땜납 조인트 신뢰성을 증가시키고 이송 또는 압축 성형 기술에 대한 저비용 해결책을 제공할 수 있다.
본 발명의 실시예는 또한 IC 패키지(100)의 제조시에 더 큰 패널 크기의 사용을 허용하고, IC 패키지(100)의 습기 감도 레벨(MSL) 1 성능을 제공하고, PCB(102) 상의 서로에 대한 부품[예를 들어, 수동 부품(114), 다이(104), 패드(106) 등]의 더 밀접한 간격을 허용하여 IC 패키지(100)의 치수가 수축되게 한다. 부품은 수동 부품(114) 아래의 다이 또는 언더필 영역을 캡슐화하여 언더필하기 위해 이송 성형 프로세스를 배제하는 플럭싱 언더필 재료(112)를 제공함으로써 함께 밀접하게 이격될 수 있다. 성형 프로세스를 수행하기 위한 종래의 프로세스(예를 들어, 이송 성형 또는 압축 성형)는 본 발명의 실시예보다 큰 간격을 필요로 할 수 있다.
도 2는 다양한 실시예에 따른, 플럭싱 언더필 재료(112) 및 시트 성형 구조체(118)를 포함하는 다른 예시적인 IC 패키지(200) 구성의 측단면도를 개략적으로 도시한다. IC 패키지(200)는 도 2에서 공기 간극이 플럭싱 언더필 재료(112) 및 다이(104)를 분리할 수 있는 것을 제외하고는, 도 1의 IC 패키지(100)와 관련하여 설명된 실시예와 적합할 수 있다.
다이(104)와 플럭싱 언더필 재료(112) 사이의 공기 간극은 플럭싱 언더필 재료(112) 내에 형성된 공극 내에 포획될 수 있는 습기를 위한 부가의 탈출 경로를 제공할 수 있다. 다이(104)와 플럭싱 언더필 재료(112) 사이의 공기 간극은 탈출 습기와 연관된 유해한 효과[예를 들어, 땜납 본드(110)의 파괴]를 또한 완화할 수 있다. 몇몇 실시예에서, 플럭싱 언더필 재료(112)는 패드(106), 땜납 본드(110) 및 상호 접속 구조체(108)의 부분을 커버하여 땜납 본드(110)를 기계적으로 강화하도록 배치된다.
도 3은 다양한 실시예에 따른 플럭싱 언더필 재료(112) 및 테이프 구조체(318)를 포함하는 다른 예시적인 IC 패키지(300)의 측단면도를 개략적으로 도시한다. IC 패키지(300)는 테이퍼 구조체(318)가 시트 성형 구조체(118) 대신에 사용될 수 있는 것을 제외하고는, 도 1의 IC 패키지(100)와 관련하여 설명된 실시예와 적합할 수 있다.
다양한 실시예에 따르면, 테이프 구조체(318)는 함께 결합된 적어도 2개의 층을 포함할 수 있다. 테이프 구조체(318)의 제 1 층(320)은 예를 들어 B-스테이지 에폭시 재료와 같은 열이 인가될 때 연화되는 재료를 포함할 수 있다. 테이프 구조체(318)의 제 2 층(322)은 예를 들어 C-스테이지 에폭시 재료와 같은 완전히 경화되는 재료를 포함할 수 있다. 제 2 층(322)은 PCB(102) 상에 실장된 부품[예를 들어, 도 3의 다이(104)]에 부착하도록 구성되기 때문에 몇몇 실시예에서 접착층이라 칭할 수 있다.
테이프 구조체(318)는 PCB(102) 상에 실장된 부품[예를 들어, 다이(104) 및 수동 부품(114)] 상에 테이프 구조체(318)를 배치함으로써 형성될 수 있다. 열이 테이프 구조체(318)의 표면[예를 들어, 제 2 층(322)의 외부면]에 인가될 수 있어 제 1 층(320)을 연화하고, 힘이 테이프 구조체(318)와 PCB(102)를 함께 모이게 하는데 사용될 수 있어 제 1 층(320)의 연화된 재료가 적어도 다이(104)의 비능동 표면을 캡슐화하게 된다. 몇몇 실시예에서, 제 1 층(320)은 볼 수 있는 바와 같이, 다이(104)의 능동/비능동 표면에 실질적으로 수직인 다이(104)의 표면의 적어도 일부를 또한 캡슐화할 수 있다. 몇몇 실시예에서, 테이프 구조체(318)의 형성은 175℃까지의 온도에서 수행된다. 테이프 구조체(318)의 형성은 다른 실시예에서 다른 온도에서 수행될 수 있다.
몇몇 실시예에서, 테이프 구조체(318)는 125 미크론 내지 200 미크론의 범위의 두께(T2)를 가질 수 있다. 예를 들어, 제 1 층(320)은 75 미크론 내지 100 미크론의 범위의 두께(T3)를 가질 수 있고, 제 2 층(322)은 50 미크론 내지 100 미크론의 범위의 두께(T4)를 가질 수 있다. T2, T3 및 T4에 대한 두께는 다른 실시예에서 다른 값을 가질 수 있다.
테이프 구조체(318)는 시트 성형 구조체(118)와 관련하여 설명된 실시예와 적합할 수 있다. 예를 들어, 몇몇 실시예에서, 공기 간극은 테이프 구조체(318)와 플럭싱 언더필 재료(112)를 분리할 수 있고, 다른 실시예에서 테이프 구조체(318)는 플럭싱 언더필 재료(112)와 물리적으로 접촉할 수 있다. 몇몇 실시예에서, 간극 거리(G1)는 테이프 구조체(318)의 내부면과 PCB(102) 사이의 최소 간극 거리를 표현하고, 테이프 구조체(318)와 PCB(102) 사이의 공기 간극을 제공하기 위해 0보다 큰 값을 갖는다. 테이프 구조체(318)와 PCB(102) 사이의 공기 간극은 플럭싱 언더필 재료(112) 내에 존재할 수 있는 공극 내에 포획된 임의의 습기를 위한 탈출 경로를 제공할 수 있다.
다양한 실시예에 따르면, 레이저 마킹(150)은 볼 수 있는 바와 같이, 테이프 구조체(318)의 표면 내에 형성될 수 있다. 레이저 마킹(150)은 몇몇 실시예에서 약 25 미크론의 깊이를 가질 수 있다. 다양한 실시예에 따르면, 테이프 구조체의 외부면[예를 들어, 제 2 층(322)의 표면]은 픽 앤 플레이스 장비를 사용하여 용이한 자동 조립을 용이하게 하기 위해 평활할 수 있다. 예를 들어, 픽 앤 플레이스 장비는 IC 패키지(300)의 평활한 표면에 부착하고 전자 조립체 또는 캐리어와 같은 다른 제품 내에 IC 패키지(300)를 배치하도록 진공을 구비한 픽업 노즐을 포함할 수 있다. 플럭싱 언더필 재료(112)는 도 1 및 도 2의 플럭싱 언더필 재료(112)와 관련하여 설명된 실시예와 적합할 수 있다.
도 4는 다양한 실시예에 따른 플럭싱 언더필 재료(112) 및 시트 성형 구조체(118)를 포함하는 다른 예시적인 IC 패키지(400) 구성의 측단면도를 개략적으로 도시한다. 몇몇 실시예에서, 다이(104), 상호 접속 구조체(108), 땜납 본드(110), 패드(106), 플럭싱 언더필 재료(112), 시트 성형 구조체(118) 및 레이저 마킹(150)은 도 1과 관련하여 설명된 실시예와 적합할 수 있다.
IC 패키지(400)는 예를 들어 플렉스 테이프(402)와 같은 패키지 기판을 포함할 수 있다. 플렉스 테이프(402)는 예를 들어 단면 플렉스 테이프를 포함할 수 있다. 플렉스 테이프(402)는 몇몇 실시예에서 폴리이미드로 구성될 수 있고 다른 실시예에서 다른 적합한 재료를 포함할 수 있다.
패드(106)는 볼 수 있는 바와 같이, 플렉스 테이프(402)의 제 1 표면(A1) 상에 형성된다. 하나 이상의 개구(430)가 플렉스 테이프(402)의 제 1 표면(A1)과 제 2 표면(A2) 사이에서 플렉스 테이프(402)를 통해 형성된다. 플렉스 테이프(402)의 제 2 표면(A2)은 다이(104)를 패드(106)에 결합하기 위해 상호 접속 구조체(108) 및 땜납 본드(110)를 사용하여 플렉스 테이프(402) 상에 플립-칩 구성으로 실장된 다이(104)에 대면할 수 있다. 상호 접속 구조체(108) 및 땜납 본드(110)는 볼 수 있는 바와 같이, 플렉스 테이프(402) 내에 형성된 하나 이상의 개구(430)를 통해 패드(106)의 이면에 결합될 수 있다. 이 방식으로 다이(104)를 플렉스 테이프(402)에 결합하여, 다이(104)는 플렉스 테이프(402)에 정확하게 정합될 수 있고 테이프(402)에 대한 다이(104)의 이동을 방지하여 단지 플렉스 테이프 상에 다이를 배치하고 다이를 플렉스 테이프에 성형하는 기술과 비교하여 IC 패키지(400)의 제조시에 더 높은 수율을 초래한다[예를 들어, 레이저 마킹(150)을 형성하거나 IC 패키지(400)를 싱귤레이팅/톱 절단에 의한 오류가 적음].
시트 성형 구조체(118)[예를 들어, 또는 몇몇 실시예에서 도 3과 관련하여 설명된 바와 같은 테이프 구조체(318)]가 다이(104) 상에 형성될 수 있다. 몇몇 실시예에서, 간극 거리(G3)를 갖는 공기 간극은 시트 성형 구조체(118)와 플렉스 테이프(402)를 분리할 수 있다. 시트 성형 구조체(118)와 플렉스 테이프(402) 사이에 있을 수 있는 공기 간극은 플럭싱 언더필 재료(112) 내에 존재할 수 있는 공극 내에 포획된 임의의 습기를 위한 탈출 경로를 제공할 수 있다. 몇몇 실시예에서, 간극 거리(G3)는 0일 수 있다. 즉, 시트 성형 구조체(118)는 IC 패키지(400) 내에 다이(104)를 밀폐식으로 밀봉하기 위해 플렉스 테이프(402)와 직접 물리 접촉할 수 있다. 플렉스 테이프(402) 및/또는 언더필 재료(112)는 시트 성형 구조체(118)를 성형하는 것과 연관된 열 프로세스 중에 IC 패키지(400)의 재료의 기계적 응력 또는 취급과 연관된 기계적 응력을 흡수할 수 있다.
하나 이상의 패키지 상호 접속 구조체[예를 들어, 땜납 볼(420)]는 볼 수 있는 바와 같이, 패드(106) 상에 형성될 수 있어, 예를 들어 마더보드 조립체와 같은 다른 전자 조립체와 IC 패키지(400)의 추가의 전기적 결합을 허용한다. 몇몇 실시예에서, IC 패키지(400)는 볼 그리드 어레이(BGA) 또는 랜드 그리드 어레이(LGA) 구성으로 다른 전자 조립체와 결합하도록 구성될 수 있다. 몇몇 실시예에서, IC 패키지(400)는 단일 다이를 위한 패키지일 수 있다. 다이(104)는 이러한 실시예에서 GaAs 다이일 수 있다. 다른 실시예에서, IC 패키지(400)는 다중 다이 및/또는 수동 부품[예를 들어, 도 1의 수동 부품(114)]을 위한 것일 수 있다. 다이(104)는 다른 실시예에서 다른 유형의 다이를 포함할 수 있다. 다양한 실시예에 따르면, IC 패키지(100, 200, 300 또는 400)는 고객으로의 선적의 준비가 된 최종 제품일 수 있다.
도 5는 다양한 실시예에 따른 본 명세서에 설명된 바와 같은 IC 패키지[예를 들어, IC 패키지(100, 200, 300 또는 400)]를 제조하기 위한 방법(500)의 흐름도이다. 방법(500)은 도 1 내지 도 4와 관련하여 설명된 실시예와 적합할 수 있다.
502에서, 방법(500)은 패키지 기판 상에 형성된 복수의 패드[예를 들어, 도 1 내지 도 4의 패드(106)]를 갖는 패키지 기판[예를 들어, 도 1 내지 도 3의 PCB(102) 또는 도 4의 플렉스 테이프(402)]을 제공하는 단계를 포함한다. 복수의 패드는 플립-칩 구성에서 패키지 기판에 결합될 하나 이상의 다이[예를 들어, 도 1 내지 도 4의 다이(104)] 상에 형성된 대응하는 복수의 상호 접속 구조체[예를 들어, 도 1 내지 도 4의 상호 접속 구조체(108)]를 수용하도록 구성될 수 있다. 몇몇 실시예에서, 패키지 기판은 복수의 땜납 온 패드(SOP)를 포함할 수 있다. SOP는 하나 이상의 다이 또는 수동 부품의 상호 접속 구조체를 갖는 땜납 본드[예를 들어, 도 1 내지 도 4의 땜납 본드(110 또는 116)]를 형성하기 위해 패드의 표면 상에 배치된 납땜 가능한 재료를 가질 수 있다. 다른 실시예에서, 납땜 가능한 재료는 하나 이상의 다이의 상호 접속 구조체 상에 증착되거나 배치될 수 있다.
504에서, 방법(500)은 패키지 기판 상에 플럭싱 언더필 재료[예를 들어, 도 1 내지 도 4의 플럭싱 언더필 재료(112)]를 증착하는 단계를 포함한다. 플럭싱 언더필 재료는 예를 들어 스텐실 인쇄 프로세스에 의해 증착될 수 있다. 패키지 기판을 유지하도록 구성된 장비는 두께가 다양할 수 있는(예를 들어, 70 미크론 내지 150 미크론) 금속 스텐실에 인접하여 패키지 기판을 정확하게 위치시킬 수 있다. 플럭싱 언더필 재료는 스텐실의 상부 상에 배치될 수 있고, 금속 스퀴지(squeegee)가 스텐실 내에 형성된 개구를 충전하기 위해 스텐실의 상부를 가로질러 플럭싱 언더필 재료를 압박할 수 있다(예를 들어, 개구는 레이저 도는 화학 처리에 의해 형성될 수 있음). 스퀴지가 개구를 통과하고 휴지 상태가 되면, 패키지 기판은 하나 이상의 다이가 결합되는 패키지 기판의 영역 상에 위치된 플럭싱 언더필 재료를 갖는 스텐실 장비로부터 제거될 수 있다. 플럭싱 언더필 재료를 증착하기 위한 다른 적합한 기술이 다른 실시예에 사용될 수 있다.
수동 부품[예를 들어, 도 1 내지 도 3의 수동 부품(114)]이 패키지 기판에 결합되는 실시예에서, 방법(500)은 506에서 패키지 기판 상에 땜납 페이스트를 증착하는 단계를 추가로 포함할 수 있다. 땜납 페이스트는 본 명세서에 설명된 바와 같이 스텐실 인쇄 프로세스에 의해 증착될 수 있다. 땜납 페이스트는 수동 부품이 결합되는 패키지 기판의 영역 상에 증착될 수 있다. 땜납 페이스트를 증착하기 위한 다른 적합한 기술이 다른 실시예에서 사용될 수 있다. 다른 실시예에서, 패키지 기판은 수동 부품을 수용하도록 구성된 SOP를 포함할 수 있다.
508에서, 방법(500)은 증착된 플럭싱 언더필 재료의 영역 내의 패키지 기판에 하나 이상의 다이를 부착하는 단계 및/또는 땜납 페이스트의 영역 내의 패키지 기판에 수동 부품을 부착하는 단계를 추가로 포함할 수 있다. 다이는 예를 들어 패키지 기판에 대해 위치되거나 배치될 수 있어 납땜 가능한 재료가 다이의 상호 접속 구조체 및 패드의 납땜 가능한 거리 내에 있거나 접촉하게 된다. 납땜 가능한 재료는 본 명세서에 설명된 바와 같이 상호 접속 구조체 또는 패드(예를 들어, SOP) 상에 배치될 수 있다. 수동 부품은 땜납 페이스트의 납땜 가능한 거리 내의 패키지 기판에 대해 위치되거나 배치될 수 있다.
땜납 리플로우 프로세스가 하나 이상의 다이와 패키지 기판 사이 및/또는 수동 부품과 기판 사이에 땜납 본드를 형성하기 위해 납땜 가능한 재료를 연화하고 경화하도록 수행될 수 있다. 땜납 리플로우 프로세스는 몇몇 실시예에서 하나 이상의 다이와 패키지 기판 사이 및 수동 부품과 기판 사이에 땜납 본드를 동시에 형성하는 단일 땜납 리플로우 프로세스일 수 있다. 단일 땜납 리플로우 프로세스는 또한 플럭싱 언더필 재료의 에폭시 재료를 동시에 경화할 수 있다. 플럭싱 언더필 재료의 플럭싱제는 단일 땜납 리플로우 표면 중에 납땜 가능한 표면을 세척할 수 있다(예를 들어, 상호 접속 구조체 및/또는 패드로부터 산화물을 제거함). 땜납 리플로우 프로세스는 몇몇 실시예에서 260℃까지 땜납 리플로우 온도를 제공하기 위한 열의 인가를 포함할 수 있다. 땜납 리플로우 프로세스는 다른 실시예에서 260℃ 초과 또는 미만인 온도를 포함할 수 있다.
510에서, 방법(500)은 다이 및/또는 수동 부품 상에 시트 성형 구조체[예를 들어, 도 1 내지 도 2 및 도 4의 시트 성형 구조체(118)] 또는 테이프 구조체[예를 들어, 도 3의 테이프 구조체(318)]를 형성하는 단계를 추가로 포함할 수 있다. 시트 성형 구조체 또는 테이프 구조체는 예를 들어 패키지 기판 상에 실장된 하나 이상의 다이 및/또는 수동 부품 상에 시트 성형 구조체 또는 테이프 구조체를 배치함으로써 그리고 시트 성형 구조체 또는 테이프 구조체의 재료를 연화하기 위해 열을 인가함으로써 형성될 수 있다. 시트 성형 구조체 또는 테이프 구조체를 형성하기 위한 프로세스는 몇몇 실시예에서 175℃까지의 온도를 제공하기 위해 열을 인가하는 것을 포함할 수 있다. 다른 기술이 다른 실시예에서 시트 성형 구조체 또는 테이프 구조체를 형성하는데 사용될 수 있다. 힘이 시트 성형 구조체 또는 테이프 구조체 및/또는 패키지 기판에 인가되어 연화된 재료가 본 명세서에 설명된 바와 같이 하나 이상의 다이 및/또는 수동 부품의 부분을 캡슐화하게 할 수 있다. 공기 간극이 시트 성형 구조체 또는 테이프 구조체와 패키지 기판 사이에 제공될 수 있어 시트 성형 구조체 또는 테이프 구조체와 패키지 기판이 플럭싱 언더필 재료의 공극 내에 포획될 수 있는 습기를 위한 탈출 경로를 제공하기 위해 서로 물리적으로 접촉하지 않게 된다.
다양한 실시예에 따르면, 하나 이상의 세척 동작(예를 들어, 세척, 건조 및/또는 플라즈마 세척 동작)이 시트 성형 구조체 또는 테이프 구조체의 패키지 기판으로의 부착을 용이하게 하거나 허용하기 위해 패키지 기판의 표면으로부터 플럭스 잔류물을 제거하는데 사용될 수 있다[예를 들어, 도 1 내지 도 3의 간극 거리(G1) 또는 도 4의 간극 거리(G3)가 0일 때]. 공기 간극이 시트 성형 구조체 또는 테이프 구조체와 패키지 기판 사이에 제공되어 있는 다른 실시예에서[예를 들어, 도 1 내지 도 3의 간극 거리(G1) 또는 도 4의 간극 거리(G3)가 0보다 클 때], 세척 동작은 패키지 기판의 표면을 세척하도록 요구되지 않을 수도 있다. 몇몇 실시예에서, 어떠한 세척 동작도 땜납 리플로우 프로세스를 수행한 후에 그리고 시트 성형 화합물 또는 테이프 구조체를 성형하기 전에 패키지 기판 상에서 수행되지 않는다.
512에서, 방법(500)은 시트 성형 구조체 또는 테이프 구조체를 레이저 마킹하는 단계를 추가로 포함할 수 있다. 시트 성형 구조체 또는 테이프 구조체의 표면은 IC 패키지의 부품에 대한 정보를 지시하기 위해 레이저 마킹될 수 있다.
514에서, 방법(500)은 패키지 기판을 싱귤레이팅하는 단계를 추가로 포함할 수 있다. 몇몇 실시예에서, IC 패키지는 패키지 기판의 매트릭스 어레이 내의 복수의 다른 패키지 기판과 물리적으로 결합된 패키지 기판 상에 형성될 수 있다. 즉, 다중 IC 패키지는 본 명세서에 설명된 원리를 사용하여 매트릭스 어레이의 패키지 기판 상에 동시에 형성될 수 있다. 패키지 기판은 예를 들어 톱 절단 또는 레이저 절단을 포함하는 임의의 적합한 기술을 사용하여 매트릭스의 다른 패키지 기판으로부터 싱귤레이팅될 수 있다. 싱귤레이팅된 패키지 기판은 이어서 고객에 선적되거나 다른 전자 조립체[예를 들어, 도 6의 시스템(600)] 내에 배치될 수 있다.
본 명세서에 설명된 IC 패키지[예를 들어, 도 1 내지 도 4의 IC 패키지(100, 200, 300 또는 400)]의 실시예는 다양한 다른 시스템에 합체될 수 있다. IC 패키지는 몇몇 실시예에서 예를 들어, 플립-칩 모듈, 표면 탄성파(SAW) 모듈 또는 필터 뱅크 모듈 또는 이들의 조합을 포함할 수 있다.
예시적인 시스템(600)의 블록 다이어그램이 도 6에 도시된다. 도시된 바와 같이, 시스템(600)은 몇몇 실시예에서 무선 주파수(RF) PA 모듈일 수 있는 전력 증폭기(PA) 모듈(602)을 포함한다. 시스템(600)은 도시된 바와 같이 전력 증폭기 모듈(602)과 결합된 송수신기(604)를 포함할 수 있다. 전력 증폭기 모듈(602)은 본 명세서에 설명된 IC 패키지를 포함할 수 있다.
전력 증폭기 모듈(602)은 송수신기(604)로부터 RF 입력 신호(RFin)를 수신할 수 있다. 전력 증폭기 모듈(602)은 RF 출력 신호(RFout)를 제공하기 위해 RF 입력 신호(RFin)를 증폭할 수 있다. RF 입력 신호(RFin) 및 RF 출력 신호(RFout)는 도 6에 Tx - RFin 및 Tx - RFout으로 각각 지시된 전송 체인의 부분일 수 있다.
증폭된 RF 출력 신호(RFout)는 안테나 구조체(608)를 경유하여 RF 출력 신호(RFout)의 오버 더 에어(OTA) 전송을 유효하게 하는 안테나 스위치 모듈(ASM)(606)에 제공될 수 있다. ASM(606)은 또한 안테나 구조체(608)를 경유하여 RF 신호를 수신하고 수신된 RF 신호(Rx)를 수신 체인을 따라 송수신기(604)에 결합할 수 있다.
다양한 실시예에서, 안테나 구조체(608)는 예를 들어, 다이폴 안테나, 모노폴 안테나, 패치 안테나, 루프 안테나, 마이크로스트립 안테나 또는 RF 신호의 OTA 전송/수신을 위해 적합한 임의의 다른 유형의 안테나를 포함하는 하나 이상의 방향성 및/또는 전방향성 안테나를 포함할 수 있다.
시스템(600)은 전력 증폭을 포함하는 임의의 시스템일 수 있다. IC 패키지는 예를 들어 교류(AC)-직류(DC) 컨버터, DC-DC 컨버터, DC-AC 컨버터 등과 같은 전력 조절 용례를 포함하는 전력-스위치 용례를 위한 효과적인 스위치 디바이스를 제공할 수 있는 부품[예를 들어, 도 1 내지 도 4의 다이(104)]을 포함할 수 있다. 다양한 실시예에서, 시스템(600)은 특히 높은 무선 주파수 전력 및 주파수에서 전력 증폭을 위해 유용할 수 있다. 예를 들어, 시스템(600)은 지상 및 위상 통신, 레이더 시스템 중 임의의 하나 이상을 위해 및 가능하게는 다양한 산업 및 의료 용례에 적합할 수 있다. 더 구체적으로, 다양한 실시예에서, 시스템(600)은 레이더 디바이스, 위성 통신 디바이스, 모바일 핸드셋, 휴대폰 기지국, 브로드캐스트 라디오 또는 텔레비전 증폭기 시스템 중 선택된 것일 수 있다.
특정 실시예가 설명을 위해 본 명세서에 예시되고 설명되었지만, 동일한 목적을 성취하는 것으로 추정되는 광범위한 대안 및/또는 등가의 실시예 또는 구현예가 본 발명의 범주로부터 벗어나지 않고 도시되고 설명된 실시예를 대체할 수 있다. 본 출원은 본 명세서에 설명된 임의의 적응 또는 변형을 커버하도록 의도된다. 따라서, 본 명세서에 설명된 실시예는 단지 청구범위 및 그 등가물에 의해서만 한정되는 것으로 명백히 의도된다.
100: 집적 회로(IC) 패키지 102: 인쇄 회로 기판(PCB)
104: 다이 108: 상호 접속 구조체
110: 땜납 본드 112: 언더필 재료
114: 수동 부품 116: 땜납 본드
118: 시트 성형 구조체 150: 레이저 마킹

Claims (25)

  1. 장치에 있어서,
    다이 상에 형성된 대응하는 복수의 상호 접속 구조체를 수용하도록 구성되는 복수의 패드가 그 위에 형성되어 있는 패키지 기판과,
    상기 패키지 기판 상에 배치되는 플럭싱 언더필 재료(a fluxing underfill material)―상기 플럭싱 언더필 재료는, 상기 복수의 상호 접속 구조체의 개별 상호 접속 구조체와 상기 복수의 패드의 개별 패드 사이의 땜납 본드(solder bonds)의 형성을 용이하게 하도록 구성된 플럭싱제(a fluxing agent), 및 땜납 본드를 기계적으로 강화하기 위해 상기 땜납 본드의 형성 중에 경화하도록 구성된 에폭시 재료(an epoxy material)를 포함함―를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 플럭싱제는 상기 개별 상호 접속 구조체 및 상기 개별 패드의 납땜 가능한 표면으로부터 산화물을 제거함으로써 상기 땜납 본드의 형성을 용이하게 하도록 구성되는
    장치.
  3. 제 1 항에 있어서,
    상기 땜납 본드를 사용하여 상기 패키지 기판 상에 플립-칩 구성으로 구성되는 상기 다이를 더 포함하고, 상기 땜납 본드는 상기 복수의 상호 접속 구조체의 개별 상호 접속 구조체를 상기 복수의 패드의 개별 패드에 부착하고, 상기 플럭싱 언더필 재료는 상기 다이와 상기 패키지 기판 사이에 배치되는
    장치.
  4. 제 3 항에 있어서,
    상기 플럭싱 언더필 재료는 상기 다이에 대면하는 상기 패키지 기판의 표면의 부분을 커버하는
    장치.
  5. 제 4 항에 있어서,
    상기 플럭싱 언더필 재료는 상기 다이와 상기 패키지 기판 사이의 영역을 충전하는
    장치.
  6. 제 4 항에 있어서,
    상기 플럭싱 언더필 재료는 상기 개별 상호 접속 구조체의 땜납 본드를 커버하고,
    상기 플럭싱 언더필 재료와 상기 다이 사이에 공기 간극(an air gap)이 제공되는
    장치.
  7. 제 3 항에 있어서,
    상기 패키지 기판은 인쇄 회로 기판을 포함하고,
    상기 복수의 패드는 상기 다이에 대면하는 상기 인쇄 회로 기판의 표면 상에 배치되는
    장치.
  8. 제 3 항에 있어서,
    상기 패키지 기판은 플렉스 테이프(flex tape)―상기 플렉스 테이프는 상기 다이에 대면하는 상기 플렉스 테이프의 제 1 표면과 상기 제 1 표면에 대향하여 배치된 상기 플렉스 테이프의 제 2 표면 사이에 형성된 복수의 개구를 가짐―를 포함하고,
    상기 개별 패드는 상기 플렉스 테이프의 제 2 표면 상에 배치되고, 상기 개별 상호 접속 구조체는 상기 복수의 개구의 개별 개구를 통해 상기 개별 패드와 접합되는
    장치.
  9. 제 3 항에 있어서,
    상기 다이의 비능동 표면(an inactive surface) 및 상기 다이의 비능동 표면에 실질적으로 수직인 다이의 표면의 적어도 일부를 캡슐화하기 위해 상기 다이 상에 형성된 에폭시 재료를 포함하는 시트 성형 구조체 또는 테이프 구조체(a sheet molding structure or tape structure)를 더 포함하고, 공기 간극이 상기 시트 성형 구조체 또는 상기 테이프 구조체와 상기 패키지 기판을 분리하는
    장치.
  10. 제 9 항에 있어서,
    공기 간극이 상기 시트 성형 구조체 또는 상기 테이프 구조체와 상기 플럭싱 언더필 재료를 분리하는
    장치.
  11. 제 9 항에 있어서,
    상기 시트 성형 구조체 또는 상기 테이프 구조체의 표면은 레이저 마킹을 갖고,
    상기 시트 성형 구조체 또는 상기 테이프 구조체의 표면은 진공 부착(vacuum adhesion)을 용이하게 하도록 평활한
    장치.
  12. 제 9 항에 있어서,
    상기 테이프 구조체는 상기 다이 상에 형성되고, 상기 테이프 구조체는 제 1 층 및 제 2 층을 포함하고, 상기 제 1 층은 B-스테이지 재료를 포함하고, 상기 제 2 층은 C-스테이지 재료를 포함하는
    장치.
  13. 제 1 항에 있어서,
    땜납 페이스트를 사용하여 상기 패키지 기판 상에 표면 실장된(surface mounted) 하나 이상의 수동 부품(passive components)을 더 포함하는
    장치.
  14. 제 13 항에 있어서,
    상기 하나 이상의 수동 부품은 캐패시터, 인덕터, 저항 또는 필터 중 적어도 하나를 포함하는
    장치.
  15. 방법에 있어서,
    다이 상에 형성된 대응하는 복수의 상호 접속 구조체를 수용하도록 구성되는 복수의 패드가 그 위에 형성되어 있는 패키지 기판을 제공하는 단계와,
    상기 복수의 상호 접속 구조체의 개별 상호 접속 구조체와 상기 복수의 패드의 개별 패드 사이의 납땜가능한 재료를 사용하여 땜납 본드의 형성을 용이하게 하도록 구성된 플럭싱제 및 땜납 본드를 기계적으로 강화하기 위해 상기 땜납 본드의 형성 중에 경화하도록 구성된 에폭시 재료를 포함하는 플럭싱 언더필 재료를 상기 패키지 기판 상에 적층하는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    플립-칩 구성으로 상기 패키지 기판에 상기 다이를 부착하는 단계를 더 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 패키지 기판에 다이를 부착하는 단계는
    상기 개별 상호 접속 구조체와 상기 개별 패드 사이에 납땜 가능한 재료가 배치되도록 상기 패키지 기판에 대해 상기 다이를 위치시키는 단계와,
    상기 개별 상호 접속 구조체와 상기 개별 패드 사이에 땜납 본드를 형성하고 상기 플럭싱 언더필 재료의 에폭시 재료를 경화하기 위하여 단일 땜납 리플로우 프로세스(a single solder reflow process)를 수행하는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 플럭싱제는 상기 단일 땜납 리플로우 프로세스 중에 상기 개별 상호 접속 구조체와 상기 개별 패드의 납땜 가능한 표면으로부터 산화물을 제거함으로써 상기 땜납 본드의 형성을 용이하게 하도록 구성되는
    방법.
  19. 제 17 항에 있어서,
    상기 단일 땜납 리플로우 프로세스를 수행하기 전에, 하나 이상의 수동 부품이 실장되는 상기 패키지 기판의 영역 상에 땜납 페이스트를 증착하는 단계와,
    상기 땜납 페이스트와 접촉하여 상기 하나 이상의 수동 부품을 위치시키는 단계를 더 포함하고,
    상기 단일 땜납 리플로우 프로세스를 수행하는 단계는 상기 하나 이상의 수동 부품과 상기 패키지 기판 사이에 땜납 본드를 형성하는
    방법.
  20. 제 17 항에 있어서,
    상기 다이의 비능동 표면과 상기 다이의 비능동 표면에 실질적으로 수직인 다이의 표면의 적어도 일부를 캡슐화하기 위해 상기 다이 상에 시트 성형 구조체 또는 테이프 구조체를 형성하는 단계를 더 포함하고, 공기 간극이 상기 시트 성형 구조체 또는 상기 테이프 구조체와 상기 패키지 기판을 분리하는
    방법.
  21. 제 20 항에 있어서,
    상기 시트 성형 구조체를 형성하는 단계를 더 포함하고, 상기 시트 성형 구조체는
    상기 다이 상에 B-스테이지 에폭시 재료를 배치하고,
    상기 B-스테이지 에폭시 재료의 표면에 열을 인가하고,
    상기 B-스테이지 에폭시 재료와 상기 다이를 함께 모으기 위해 힘을 인가하여 상기 B-스테이지 에폭시 재료로 하여금 상기 다이의 비능동 표면 및 상기 다이의 비능동 표면에 실질적으로 수직인 상기 다이의 표면의 적어도 일부를 캡슐화하게 함으로써 형성되는
    방법.
  22. 제 21 항에 있어서,
    상기 B-스테이지 에폭시 재료의 표면에 열을 인가하는 것은 175℃까지의 온도에서 수행되고,
    상기 단일 땜납 리플로우 프로세스를 수행하는 것은 260℃까지의 온도에서 납땜 가능한 재료에 열을 인가하는 것을 포함하는
    방법.
  23. 제 20 항에 있어서,
    상기 단일 땜납 리플로우 프로세스를 수행한 후에 그리고 상기 시트 성형 구조체 또는 상기 테이프 구조체를 형성하기 전에 어떠한 클리닝 프로세스(cleaning process)도 상기 패키지 기판 상에 수행되지 않는
    방법.
  24. 제 20 항에 있어서,
    상기 시트 성형 구조체 또는 상기 테이프 구조체를 레이저 마킹하는 단계를 더 포함하는
    방법.
  25. 제 15 항에 있어서,
    상기 복수의 패드를 갖는 패키지 기판을 제공하는 단계는
    상기 패드의 표면 상에 배치된 납땜 가능한 재료를 갖는 복수의 땜납 온 패드(SOP)를 구비한 패키지 기판을 제공하는 단계를 포함하는
    방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153180B2 (en) * 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
US9627346B2 (en) 2013-12-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill pattern with gap
KR20160001169A (ko) * 2014-06-26 2016-01-06 삼성전자주식회사 마킹층을 포함하는 반도체 패키지
CN104157617B (zh) * 2014-07-29 2017-11-17 华为技术有限公司 芯片集成模块、芯片封装结构及芯片集成方法
US9269887B1 (en) * 2015-01-06 2016-02-23 Triquint Semiconductor, Inc. Ultrathin flip-chip packaging techniques and configurations
US10321575B2 (en) * 2015-09-01 2019-06-11 Qualcomm Incorporated Integrated circuit (IC) module comprising an integrated circuit (IC) package and an interposer with embedded passive components
US9873250B2 (en) * 2016-03-14 2018-01-23 Stmicroelectronics, Inc. Microfluidic assembly with mechanical bonds
CN108598254A (zh) * 2018-04-19 2018-09-28 嘉盛半导体(苏州)有限公司 滤波器封装方法及封装结构
US10923365B2 (en) * 2018-10-28 2021-02-16 Richwave Technology Corp. Connection structure and method for forming the same
US20200273823A1 (en) * 2019-02-27 2020-08-27 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
TWI775280B (zh) 2021-01-20 2022-08-21 力晶積成電子製造股份有限公司 電容集成結構、電容單元及其製造方法
CN115255538A (zh) * 2021-04-30 2022-11-01 特豪科技股份有限公司 真空式回焊方法及装置
TWI772011B (zh) * 2021-05-04 2022-07-21 特豪科技股份有限公司 真空式回焊方法及裝置
CN116705700A (zh) * 2022-02-24 2023-09-05 星科金朋私人有限公司 制造半导体封装的方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949224A (en) * 1985-09-20 1990-08-14 Sharp Kabushiki Kaisha Structure for mounting a semiconductor device
US6353420B1 (en) * 1999-04-28 2002-03-05 Amerasia International Technology, Inc. Wireless article including a plural-turn loop antenna
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
US6281046B1 (en) * 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
US6458472B1 (en) * 2001-01-08 2002-10-01 Henkel Loctite Corporation Fluxing underfill compositions
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
JP2004247530A (ja) * 2003-02-14 2004-09-02 Renesas Technology Corp 半導体装置及びその製造方法
TWI309456B (en) * 2004-04-27 2009-05-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
TWI230995B (en) * 2004-05-28 2005-04-11 Via Tech Inc Electronic package with passive components
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US7790504B2 (en) * 2006-03-10 2010-09-07 Stats Chippac Ltd. Integrated circuit package system
US7633144B1 (en) * 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US20090127703A1 (en) * 2007-11-20 2009-05-21 Fujitsu Limited Method and System for Providing a Low-Profile Semiconductor Assembly
US8125072B2 (en) * 2009-08-13 2012-02-28 Infineon Technologies Ag Device including a ring-shaped metal structure and method
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
US8236617B2 (en) * 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
US8456021B2 (en) * 2010-11-24 2013-06-04 Texas Instruments Incorporated Integrated circuit device having die bonded to the polymer side of a polymer substrate
JP5385247B2 (ja) * 2010-12-03 2014-01-08 信越化学工業株式会社 ウエハモールド材及び半導体装置の製造方法
JP6055259B2 (ja) * 2012-10-03 2016-12-27 日東電工株式会社 封止シート被覆半導体素子、その製造方法、半導体装置およびその製造方法

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US20140106511A1 (en) 2014-04-17
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