KR20130090584A

KR20130090584A - 액정표시장치와 그 ｆｒｃ 방법

Info

Publication number: KR20130090584A
Application number: KR1020120011829A
Authority: KR
Inventors: 이경구; 김성동
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-02-06
Filing date: 2012-02-06
Publication date: 2013-08-14
Also published as: KR101476882B1

Abstract

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것으로, 극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 액정표시패널의 데이터라인들에 공급하는 데이터 구동회로; 및 입력 영상의 디지털 비디오 데이터를 수신하여 그 데이터의 최하위 비트를 제거하고, 상기 최하위 비트의 논리값에 따라 선택된 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하여 상기 최하위 비트가 제거된 디지털 비디오 데이터를 상기 데이터 구동회로에 공급하며, 상기 극성제어신호를 발생하여 상기 데이터전압의 극성을 제어하는 타이밍 콘트롤러를 포함한다.

Description

액정표시장치와 그 ＦＲＣ 방법{LIQUID CRYSTAL DISPLAY AND FRAME RATE CONTROL METHOD THEREOF}

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 도 1과 같이 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함하는 픽셀들에 입력 영상을 재현한다. TFT는 게이트라인(12)을 통해 공급되는 게이트펄스(또는 스캔펄스)에 응답하여 데이터라인(11)을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극에 공급한다. 액정표시장치의 픽셀은 컬러 ㄱ구현을 위하여, RGB 서브픽셀들을 포함하고, RGB 서브픽셀들 각각은 도 1과 같이 액정셀(Clc), TFT, 스토리지 커패시터(Cst) 등을 포함한다. 액정셀(Clc)은 데이터전압(Vdata)이 공급되는 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함한다. 액정층의 액정분자들은 화소전극과 공통전극 사이에 인가되는 전계에 따라 회동하여 액정표시패널의 상판에 접합된 편광판을 통과하는 광량을 조절한다.

도 1 및 도 2에서, "Vdata"는 소스 드라이브 IC(Source Drive Integrated Circuit)로부터 출력되는 정극성/부극성 데이터전압이고, "Vgate"는 게이트 드라이브 IC(Gate drive Integrated Circuit)로부터 출력되는 게이트 하이/로우 전압이다. "Vclc"는 액정셀의 전압이다. 게이트펄스는 TFT의 문턱 전압 이상으로 설정된 게이트 하이 전압으로 발생되어 TFT를 턴-온(turn-on)시킨다. "Cst"는 액정셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 의미하고, "Cgs"는 TFT의 게이트-소스간 기생용량이다. "Vp(+)"는 액정셀(Clc)에 충전된 정극성 데이터전압이고, "Vp(-)"는 액정셀(Clc)에 충전된 부극성 데이터전압이다.

액정표시장치는 액정의 열화와 잔상을 줄이기 위하여 도 2와 같이 데이터전압의 극성을 주기적으로 반전시키고 있다. 이러한 액정표시장치의 구동 방법에는 프레임 인버젼(Frame inversion), 컬럼 인버젼(Column inversion), 라인 인버젼(Line inversion), 도트 인버젼(Dot inversion) 등이 알려져 있다.

도 1 및 도 2를 참조하면, n(n은 양의 정수) 번째 프레임기간(Fn)의 스캔타임(또는 1 수평기간) 동안 액정셀에 정극성 데이터전압이 공급된 후, n+1 번째 프레임기간(Fn+1)의 스캔타임 동안 그 액정셀에 부극성 데이터전압이 공급된다. n 번째 프레임기간(Fn) 동안, 액정셀은 정극성 데이터전압을 충전한 후, TFT의 기생용량으로 인하여 입력 받은 정극성 데이터전압보다 ΔVp 만큼 절대치 전압이 낮은 정극성 전압(Vp(+))을 유지한다. 반면에, n+1 번째 프레임기간(Fn+1) 동안, 액정셀의 전압은 부극성 데이터을 충전한 후, TFT의 기생용량 등에 의해 입력 받은 부극성 데이터전압보다 ΔVp 만큼 절대치 전압이 높은 부극성 전압(Vp(-))을 유지한다. 따라서, 동일한 계조로 설정된 정극성 데이터전압과 부극성 데이터전압을 액정셀에 공급하더라도, 그 데이터전압의 극성에 따라 액정셀의 휘도가 달라질 수 있다. 1 프레임 기간이 짧거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 짧으면 사용자가 인식할 수 없으나, 1 프레임 기간이 길어지거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 길어지면 사용자가 그 휘도차를 인식할 수 있다.

ΔVp는 수학식 1과 같이 TFT의 기생용량(Cgs)에 따라 달라진다.

여기서, ΔVg는 게이트 하이 전압과 게이트 로우 전압의 차를 의미한다.

프레임 레이트 콘트롤(Frame Rate Control, 이하 "FRC"라 함)는 소스 드라이브 IC에 입력되는 디지털 비디오 데이터의 비트 수를 줄이면서도 표현 가능한 계조 수 손실을 보상할 수 있다. FRC는 액정표시장치의 비용을 줄일 수 있고 화질 저하를 줄일 수 있기 때문에 많은 액정표시장치에 적용되고 있다. 예컨대, FRC를 액정표시장치에 적용하면, RGB 각각 6 bit를 소스 드라이브 IC에 입력하여 8 bit 상당의 계조 수 만큼 액정표시패널에서 재현되는 영상의 계조를 표시할 수 있다.

FRC의 동작 원리를 도 3 및 도 4를 결부하여 설명하기로 한다. 도 3은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상치를 시간적으로 분산한 FRC의 일 예이다. 도 3의 (a)와 같이 4 개의 프레임기간 중 1 개의 프레임기간에만 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 1/4 계조(25%)로 인식한다. 도 3의 (b)와 같이 4 개의 프레임기간 중 2 개의 프레임기간에 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 3의 (c)와 같이 4 개의 프레임기간 중 3 개의 프레임기간에 보상치 '1'을 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 픽셀의 계조를 3/4 계조(75%)로 인식한다.

도 4는 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상치를 공간적으로 분산한 디더링(Dithering) 방법의 일 예이다. 디더링 방법은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여, 다수의 픽셀들을 포함한 일정한 크기의 디더 마스크(Dither mask) 내에서 보상치가 기입되는 픽셀의 개수를 조절하여 보상치를 공간적으로 분산시킨다. 도 4의 (a)와 같이 2×2 픽셀들을 포함하는 디더 마스크를 가정할 때, 그 디더 마스크 내의 픽셀들 중에서 1 개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 도 4의 (b)와 같이 디더 마스크 내의 픽셀들 중에서 2 개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 4의 (c)와 같이 디더 마스크 내의 픽셀들 중에서 3개의 픽셀에 보상치 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다.

일반적으로, 액정표시장치에 적용되는 FRC는 도 3의 시간적 분산 방법과 도 4의 공간적 분산 방법을 병행하여 도 5와 같이 구현되고 있다. 예컨대, 도 5의 (a)와 같이 2×2 픽셀들을 포함하는 디더 마스크를 가정할 때, 4 개의 프레임기간 동안 4 개의 픽셀들 중 1 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 여기서, 보상치가 기입되는 픽셀의 위치가 동일하면, 그 픽셀의 휘도가 주변 픽셀과 달라져 노이즈로 보일 수 있다. 따라서, 보상치 '1'이 기입되는 픽셀의 위치는 매 프레임기간마다 변경될 수 있다. 도 5의 (b)와 같이 4 개의 프레임기간 동안 4 개의 픽셀들 중 2 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 도 5의 (c)와 같이 4 개의 프레임기간 동안 4 개의 픽셀들 중 3 개의 픽셀에 보상치 '1 '을 기입하면, 시청자는 4 프레임 기간 동안 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다.

도 5와 같은 FRC에서, 보상치 '1'가 적용되는 픽셀들의 극성이 비교적 긴 시간 동안 우세 극성을 유지한다. 예를 들어, 도 5에서 보상치를 포함한 데이터전압의 극성이 4 프레임 기간 동안 제1 극성으로 유지된 후, 그 이후 4 프레임 기간 동안 제2 극성으로 유지된다. 이 경우에, 전술한 바와 같이 보상치를 포함한 데이터전압의 극성이 4 프레임 기간 단위로 반전되므로 시청자는 4 프레임 기간 단위로 픽셀의 휘도가 변하는 노이즈(noise) 즉, 플리커(flicker)를 인식할 수 있다. 한편, 보상치를 포함한 데이터전압의 극성이 긴 시간 동안 유지되면, 화소전극과 커플링된 공통전극에 인가되는 공통전압(Vcom)이 데이터전압(Vdata)의 극성을 따라 변동하여 픽셀의 휘도 변동을 유발할 수 있다.

본 발명은 FRC로 인하여 초래되는 노이즈를 방지할 수 있는 액정표시장치와 그 FRC 방법을 제공한다.

본 발명의 일 양상으로서, 액정표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 다수의 픽셀들을 포함하는 액정표시패널; 극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 입력 영상의 디지털 비디오 데이터를 수신하여 그 데이터의 최하위 비트를 제거하고, 상기 최하위 비트의 논리값에 따라 선택된 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하여 상기 최하위 비트가 제거된 디지털 비디오 데이터를 상기 데이터 구동회로에 공급하며, 상기 극성제어신호를 발생하여 상기 데이터전압의 극성을 제어하는 타이밍 콘트롤러를 포함한다.

상기 타이밍 콘트롤러는 100Hz 이상의 프레임 주파수를 바탕으로 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어한다.

상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고, 수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 1 도트 단위로 극성이 반전된다.

상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고, 수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 2 도트 단위로 극성이 반전된다.

상기 타이밍 콘트롤러는 상기 최하위 비트의 논리값이 제1 논리값일 때, 상하좌우로 이웃하는 4 개의 픽셀들 중에서 1 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하고, 상기 최하위 비트의 논리값이 제2 논리값일 때, 상기 4 개의 픽셀들 중에서 2 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하며, 상기 최하위 비트의 논리값이 제3 논리값일 때, 상기 4 개의 픽셀들 중에서 3 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산한다.

상기 액정표시장치의 FRC 방법은 입력 영상의 디지털 비디오 데이터를 수신하는 단계; 상기 입력 영상의 디지털 비디오 데이터의 최하위 비트를 제거하는 단계; 상기 최하위 비트의 논리값에 따라 선택된 액정표시패널의 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하는 단계; 상기 최하위 비트가 제거되고 선택적으로 상기 보상치가 가산된 디지털 비디오 데이터를 데이터 구동회로에 공급하는 단계; 및 상기 액정표시패널의 픽셀들에 충전될 데이터전압을 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 제어하기 위한 극성제어신호를 발생하는 단계를 포함한다.

본 발명은 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 액정표시패널의 픽셀들에 공급되는 데이터전압의 극성을 반전시키면서, FRC를 구현하기 위하여 선택된 픽셀들에 보상치를 기입한다. 그 결과, 본 발명은 보상치가 기입되는 픽셀들의 극성 반전 주기를 빠르게 할 수 있고, 그 결과, 액정표시장치에서 FRC 로 인하여 초래되는 노이즈를 방지할 수 있다.

도 1은 액정표시패널의 픽셀을 간략하게 보여 주는 등가 회로도이다.
도 2는 도 1에 도시된 픽셀에 인가되는 신호들과 액정셀 전압을 보여 주는 파형도이다.
도 3 및 도 4는 FRC의 동작 원리를 보여 주는 도면들이다.
도 5는 도트 인버젼에서 FRC를 적용할 때 보상치가 기입되는 픽셀에서 동일 극성이 다수의 프레임 기간 동안 연속되는 현상을 보여 주는 도면이다.
도 6은 2 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.
도 7은 4 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.
도 8은 도 6 및 도 7과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도이다.
도 9a 내지 도 9c는 본 발명의 제1 실시예에 따른 FRC 방법을 보여 주는 도면들이다.
도 10은 2 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.
도 11은 4 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.
도 12는 도 10 및 도 11과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도이다.
도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 FRC 방법을 보여 주는 도면들이다.
도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

본 발명은 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 액정표시패널의 픽셀들에 공급되는 데이터전압의 극성을 반전시킨다. 이하의 실시예에서 N 프레임 도트 인버젼 방법에 대하여 2 프레임 도트 인버젼 방법과 4 프레임 도트 인버젼 방법을 중심으로 설명하지만, N 프레임 도트 인버젼 방법은 이에 한정되지 않는다. N 프레임 도트 인버젼 방법은 도 6 및 도 7과 같은 N 프레임 1 도트 인버젼 방법과, 도 10 및 도 11과 같은 N 프레임 2 도트 인버젼 방법을 포함한다. N 프레임 도트 인버젼 방법에서, 프레임 주파수가 낮으면 픽셀들의 극성 반전 주기와, FRC 보상치가 기입되는 픽셀의 위치 변경 주기가 길어져 픽셀들 간의 휘도 변경이나 플리커가 인식될 수 있다. 따라서, 본 발명의 FRC 방법은 N 프레임 도트 인버젼 방법으로 픽셀들의 극성을 제어하되, 픽셀들의 극성 반전 주기와 FRC 보상치가 기입되는 픽셀의 위치 변경 주기를 줄이기 위하여 입력 영상의 프레임 주파수를 체배한다. 예를 들어, 본 발명의 FRC 방법은 입력 영상의 프레임 주파수 f를 2 이상의 정수 배만큼 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수) Hz의 프레임 주파수로 액정표시패널을 구동한다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 본 발명의 실시예에 따른 액정표시패널의 프레임 주파수는 NTSC 방식에서 120Hz 이상이고, PAL 방식에서 100Hz 이상이다.

N 프레임 도트 인버젼 방법은 N 프레임 기간 동안 픽셀들에 충전되는 데이터전압의 극성을 동일하게 유지하고, N 프레임 기간 주기로 그 데이터전압의 극성을 반전시킨다. 본 발명의 FRC 방법은 액정표시패널의 픽셀들을 N 프레임 도트 인버젼 방법으로 구동하고 FRC를 적용하여 표현 가능한 계조수를 확대한다.

도 6은 2 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.

도 6을 참조하면, 2 프레임 1 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 2 프레임 기간 주기로 반전시킨다. 그리고 2 프레임 1 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시킨다. 여기서, 1 도트는 도 1과 같은 1 액정셀을 포함하는 서브픽셀과 같은 최소 픽셀 단위를 의미한다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.

도 7은 4 프레임 1 도트 인버젼 방법을 보여 주는 도면이다.

도 7을 참조하면, 4 프레임 1 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 4 프레임 기간 주기로 반전시킨다. 그리고 4 프레임 1 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시킨다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.

도 8은 도 6 및 도 7과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도들이다.

도 8의 (a)에 도시된 극성제어신호(POL)는 도 6과 같은 2 프레임 1 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 1 수평기간 단위로 로직 레벨이 반전된다. 도 8의 (a)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 2 프레임 기간 동안 동일하게 유지하기 위하여 2 프레임 기간 동안 동일한 위상으로 발생되고, 2 프레임 기간 주기로 그 위상이 반전된다.

도 8의 (b)에 도시된 극성제어신호(POL)는 도 7과 같은 4 프레임 1 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 1 수평기간 단위로 로직 레벨이 반전된다. 도 8의 (b)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 4 프레임 기간 동안 동일하게 유지하기 위하여 4 프레임 기간 동안 동일한 위상으로 발생되고, 4 프레임 기간 주기로 그 위상이 반전된다.

도 9a 내지 도 9c는 본 발명의 제1 실시예에 따른 FRC 방법을 보여 주는 도면들이다. 도 9a는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 1/4 계조를 구현하는 예를 보여 주는 도면이다. 도 9b는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 1/2 계조를 구현하는 예를 보여 주는 도면이다. 도 9c는 2 프레임 1 도트 인버젼 방법과 4 프레임 1 도트 인버젼 방법에서 FRC 제어로 3/4 계조를 구현하는 예를 보여 주는 도면이다. 도 9a 내지 도 9c에서 FRC 방법에 의해 보상치가 기입되는 픽셀은 어둡게 표시되어 있다. 도 9a 내지 도 9c에서 소수 계조 값은 디더 마스크 내에서 보상치가 기입될 픽셀에 따라 결정된다. 디더 마스크는 도 9a 내지 도 9c와 같이 4 개의 픽셀들(P1~P4)을 포함한 2×2 디더 마스크일 수 있다. 보상치는 디지털 값 '1'로 설정될 수 있다. 이 보상치는 픽셀 내의 RGB 서브픽셀들 각각에 표시될 입력 영상의 RGB 디지털 비디오 데이터 각각에 가산되어 그 서브픽셀들 각각에 기입된다.

도 9a 내지 도 9c를 참조하면, 픽셀들(P1~P4)은 제1 극성의 데이터전압을 충전하는 R 서브픽셀, 제2 극성의 데이터전압을 충전하는 G 서브픽셀, 및 제1 극성의 데이터전압을 충전하는 B 서브픽셀을 포함한다. 제1 극성은 정극성(+)이고 제2 극성은 부극성(-)일 수 있고, 그 반대일 수 있다. 따라서, 픽셀들(P1~P4) 각각은 홀수 개의 서브픽셀들을 포함하는 경우에 제1 극성이나 제2 극성 중 어느 하나의 우세 극성을 갖는다.

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 하나의 픽셀에 보상치를 기입하여 그 디더 마스크 내에서 1/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

FRC 방법에 의해 생성된 보상치는 RGB 디지털 비디오 데이터 각각에 디지털 값 '1'로 가산된다. 보상치가 가산된 RGB 디지털 비디오 데이터들은 소스 드라이브 IC에 의해 정극성/부극성 아날로그 데이터전압으로 변환되어 데이터라인과 TFT를 통해 보상치가 적용될 픽셀들(P1~P4)에 공급된다.

보상치가 기입될 픽셀의 극성 반전 주기는 픽셀들 간의 휘도차를 줄이기 위하여 가능한 작게 하는 것이 바람직하다. 또한, 보상치가 기입될 픽셀의 위치 변경 주기는 픽셀들 간의 휘도차를 줄이기 위하여 가능한 작게 하는 것이 바람직하다.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 9a의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 9a의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다.

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 두 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 1/2 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 9b의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 및 제3 픽셀들(P2, P3)에 기입된 후에, 제4 프레임 기간에 부극성의 제1 및 제4 픽셀들(P1, P4)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 9b의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)에 기입된 후에, 제4 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)에 기입될 수 있다.

본 발명의 제1 실시예에 따른 FRC 방법은 2 프레임 1 도트 인버젼 방법 또는 4 프레임 1 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 세 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 3/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

2 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 9c의 상단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 정극성의 제2 픽셀(P2)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 및 제3 픽셀들(P2, P3)과, 부극성의 제1 픽셀(P1)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 부극성의 제1 및 제4 픽셀들(P1, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

도 9c의 상단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P2, P3)이 부극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P1, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 부극성이다.

4 프레임 1 도트 인버젼 방법에서, 제1 및 제4 픽셀들(P1, P4)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제3 픽셀들(P2, P3)의 극성은 도 8의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 9c의 하단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 부극성의 제2 픽셀(P2)에 기입된다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제3 픽셀들(P2, P3)과, 정극성의 제1 픽셀(P1)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제1 및 제4 픽셀들(P1, P4)과, 부극성의 제3 픽셀(P3)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

도 9c의 하단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P3)이 정극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P4)이 부극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 정극성이다.

도 10은 2 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.

도 10을 참조하면, 2 프레임 2 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 2 프레임 기간 주기로 반전시킨다. 그리고 2 프레임 2 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 2 도트 단위로 반전시킨다. 여기서, 1 도트는 도 1과 같은 1 액정셀을 포함하는 서브픽셀과 같은 최소 픽셀 단위를 의미한다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.

도 11은 4 프레임 2 도트 인버젼 방법을 보여 주는 도면이다.

도 11을 참조하면, 4 프레임 2 도트 인버젼 방법은 픽셀들에 충전되는 데이터전압의 극성을 4 프레임 기간 주기로 반전시킨다. 그리고 4 프레임 2 도트 인버젼 방법은 1 프레임 기간 내에서 수평 방향(x)을 따라 이웃하는 픽셀들의 극성을 1 도트 단위로 반전시키고, 또한 수직 방향(y)을 따라 이웃하는 픽셀들의 극성을 2 도트 단위로 반전시킨다. 픽셀들에 공급되는 데이터전압의 극성은 극성제어신호(POL)에 의해 제어된다.

도 12는 도 10 및 도 11과 같은 데이터전압의 극성을 제어하기 위한 극성제어신호를 보여 주는 파형도들이다.

도 12의 (a)에 도시된 극성제어신호(POL)는 도 10과 같은 2 프레임 2 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 2 수평기간 단위로 로직 레벨이 반전된다. 도 12의 (a)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 2 프레임 기간 동안 동일하게 유지하기 위하여 2 프레임 기간 동안 동일한 위상으로 발생되고, 2 프레임 기간 주기로 그 위상이 반전된다.

도 12의 (b)에 도시된 극성제어신호(POL)는 도 6과 같은 4 프레임 2 도트 인버젼 방법에서 데이터전압의 극성을 제어하며, 2 수평기간 단위로 로직 레벨이 반전된다. 도 12의 (b)에 도시된 극성제어신호(POL)는 액정셀들 각각의 극성을 4 프레임 기간 동안 동일하게 유지하기 위하여 4 프레임 기간 동안 동일한 위상으로 발생되고, 4 프레임 기간 주기로 그 위상이 반전된다.

도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 FRC 방법을 보여 주는 도면들이다. 도 13a는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 1/4 계조를 구현하는 예를 보여 주는 도면이다. 도 13b는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 1/2 계조를 구현하는 예를 보여 주는 도면이다. 도 13c는 2 프레임 2 도트 인버젼 방법과 4 프레임 2 도트 인버젼 방법에서 FRC 제어로 3/4 계조를 구현하는 예를 보여 주는 도면이다. 도 13a 내지 도 13c에서 FRC 방법에 의해 보상치가 기입되는 픽셀은 어둡게 표시되어 있다. 도 13a 내지 도 13c에서 소수 계조 값은 디더 마스크 내에서 보상치가 기입될 픽셀에 따라 결정된다. 디더 마스크는 도 13a 내지 도 13c와 같이 4 개의 픽셀들(P1~P4)을 포함한 2×2 디더 마스크일 수 있다. 보상치는 픽셀 내의 RGB 서브픽셀들 각각에 표시될 입력 영상의 RGB 디지털 비디오 데이터 각각에 가산되어 그 서브픽셀들 각각에 기입된다.

도 13a 내지 도 13c를 참조하면, 픽셀들(P1~P4)은 제1 극성의 데이터전압을 충전하는 R 서브픽셀, 제2 극성의 데이터전압을 충전하는 G 서브픽셀, 및 제1 극성의 데이터전압을 충전하는 B 서브픽셀을 포함한다. 제1 극성은 정극성(+)이고 제2 극성은 부극성(-)일 수 있고, 그 반대일 수 있다. 따라서, 픽셀들(P1~P4) 각각은 홀수 개의 서브픽셀들을 포함하는 경우에 제1 극성이나 제2 극성 중 어느 하나의 우세 극성을 갖는다.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 하나의 픽셀에 보상치를 기입하여 그 디더 마스크 내에서 1/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 9의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 2 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 13a의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 9의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 9의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 2 도트 인버젼 방법에서 1/4 계조를 표현하는 경우에, 도 13a의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)에 기입된 후에, 제2 프레임 기간에 부극성의 제4 픽셀(P4)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제2 픽셀(P2)에 기입된 후에, 제4 프레임 기간에 부극성의 제3 픽셀(P3)에 기입될 수 있다.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 두 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 1/2 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 2 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 13b의 상단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 1 도트 인버젼 방법에서 1/2 계조를 표현하는 경우에, 도 13b의 하단 라인과 같이 보상치는 제1 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제4 픽셀(P4)에 기입된 후에, 제2 프레임 기간에 부극성의 제2 픽셀과 정극성의 제3 픽셀(P2, P3)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 정극성의 제1 픽셀(P1)과 부극성의 제4 픽셀(P4)에 기입된 후에, 제4 프레임 기간에 부극성의 제2 픽셀(P2)과 정극성의 제3 픽셀(P3)에 기입될 수 있다.

도 13a 및 도 13b에서 알 수 있는 바와 같이, 1/2 계조를 표현하는 경우에 매 프레임 기간마다 보상치가 기입되는 정극성의 픽셀들과 부극성의 픽셀들이 동등 수준으로 제어된다.

본 발명의 제2 실시예에 따른 FRC 방법은 2 프레임 2 도트 인버젼 방법 또는 4 프레임 2 도트 인버젼 방법으로 극성이 반전되는 데이터전압을 픽셀들에 공급하고, 매 프레임기간 마다 2×2 디더 마스크 내의 제1 내지 제4 픽셀들(P1~P4) 중에서 세 개의 픽셀들에 보상치를 기입하여 그 디더 마스크 내에서 3/4 계조를 표현한다. 제2 픽셀(P2)은 제1 픽셀(P1)의 우측에 이웃하고, 제3 픽셀(P3)은 제1 픽셀(P1) 아래에 이웃하게 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2) 아래에 이웃하도록 배치될 수 있다.

2 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 정극성으로 제어되고, 제3 및 제4 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (a)와 같은 극성제어신호(POL)에 의해 제1 및 제2 프레임 기간에 부극성으로 제어되고, 제3 및 제4 프레임 기간에 정극성으로 제어된다. 2 프레임 1 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 13c의 상단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입될 수 있다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제1 및 제3 픽셀들(P1, P3)과, 정극성의 제4 픽셀(P4)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제2 및 제4 픽셀들(P2, P4)과, 부극성의 제1 픽셀(P1)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

도 13c의 상단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P1, P3)이 정극성 데이터전압이 충전되는 픽셀(P4)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P1, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4) 중에서 정극성 데이터전압이 충전되는 픽셀들(P2, P4)이 부극성 데이터전압이 충전되는 픽셀(P1)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P4)의 우세 극성은 부극성이다.

4 프레임 2 도트 인버젼 방법에서, 제1 및 제3 픽셀들(P1, P3)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 정극성으로 제어되고, 제5 내지 제8 프레임 기간에 부극성으로 제어된다. 제2 및 제4 픽셀들(P2, P4)의 극성은 도 12의 (b)와 같은 극성제어신호(POL)에 의해 제1 내지 제4 프레임 기간에 부극성으로 제어되고, 제5 내지 제8 프레임 기간에 정극성으로 제어된다. 4 프레임 2 도트 인버젼 방법에서 3/4 계조를 표현하는 경우에, 도 13c의 하단 라인과 같이 보상치는 제1 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제2 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입된다. 이어서, 보상치는 제3 프레임 기간에 부극성의 제2 및 제4 픽셀들(P2, P4)과, 정극성의 제3 픽셀(P3)에 기입된다. 이어서, 보상치는 제4 프레임 기간에 정극성의 제1 및 제3 픽셀들(P1, P3)과, 부극성의 제2 픽셀(P2)에 기입된다. 여기서, 픽셀들(P1~P4)의 극성은 1 픽셀 내에 포함된 서브 픽셀들에 충전된 데이터전압의 극성들 중에서 상대적으로 많은 우세 극성을 의미한다.

도 13c의 하단 라인에서 알 수 있는 바와 같이, 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제1 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제2 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 정극성이다. 제3 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4) 중에서 부극성 데이터전압이 충전되는 픽셀들(P2, P4)이 정극성 데이터전압이 충전되는 픽셀(P3)에 비하여 더 많기 때문에 제3 프레임 기간에 보상치가 기입되는 픽셀들(P2, P3, P4)의 우세 극성은 부극성이다. 이에 비하여, 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3) 중에서 정극성 데이터전압이 충전되는 픽셀들(P1, P3)이 부극성 데이터전압이 충전되는 픽셀(P2)에 비하여 더 많기 때문에 제4 프레임 기간에 보상치가 기입되는 픽셀들(P1, P2, P3)의 우세 극성은 부극성이다.

도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면이다.

도 14를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동회로(102), 게이트 구동회로(103) 등을 포함한다.

액정표시패널(100)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(100)은 데이터라인들(11)과 게이트라인들(12)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀 어레이들을 포함한다.

액정표시패널(100)의 TFT 어레이 기판에는 데이터라인들(11), 데이터라인들(11)과 교차되는 게이트라인들(12), 데이터라인들(11)과 게이트라인들(12)의 교차부에 형성된 TFT, TFT에 접속된 액정셀(Clc)의 화소전극, 화소전극에 접속된 스토리지 커패시터 등이 형성된다. 데이터라인들(11)은 컬럼 방향(y축 방향)을 따라 형성되고, 게이트라인들(12)은 컬럼 방향과 직교하는 라인 방향(x축 방향)을 따라 형성된다. 액정표시패널(100)의 컬러필터 어레이 기판에는 블랙매트릭스, 컬러필터 등이 형성된다.

액정셀들(Clc)은 TFT를 통해 공급된 비디오 데이터전압을 충전하고, 화소전극과 공통전극 사이의 전계에 의해 구동된다. 공통전극에는 공통전압(Vcom)이 공급된다. 공통전극은 TFT 어레이 기판 및/또는 컬러필터 어레이 기판에 형성될 수 있다. 액정표시패널(100)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 접착된다. TFT 어레이 기판과 컬러필터 어레이 기판 각각에서 액정층과 접하는 면에는 액정분자들의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

액정표시패널(100)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식으로 구현되거나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 입력된 입력 영상의 8 bit 디지털 비디오 데이터(RGB)를 6 bit 디지털 비디오 데이터로 변환하여 데이터 구동회로(102)에 공급한다. 타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(102)와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(103)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(102)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(103)의 동작 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(103)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(102)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 구동회로(102) 내에서 디지털 비디오 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(102)의 출력 타이밍과 차지 쉐어링(Charge sharing timing)을 제어한다. 극성제어신호(POL)는 데이터 구동회로(102)로부터 출력되는 데이터전압의 극성 반전 타이밍을 지시한다.

타이밍 콘트롤러(101)는 도 6 내지 도 13의 실시예들을 통해 전술한 FRC 제어 방법을 제어한다. 이를 위하여, 타이밍 콘트롤러(101)는 입력 영상의 프레임 주파수 2 이상의 정수 배만큼 체배하여 N×f Hz의 프레임 주파수 기반으로 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 발생한다. 따라서, 데이터 구동회로(102)와 게이트 구동회로(103)는 타이밍 콘트롤러(101)에 의해 100 Hz 이상의 프레임 주파수 기반으로 동작된다. 또한, 타이밍 콘트롤러(101)는 극성제어신호(POL)를 이용하여 데이터 구동회로(102)와 액정표시패널(100)의 픽셀들을 N 프레임 도트 인버젼 방법으로 제어한다.

타이밍 콘트롤러(101)는 FRC 보상을 통해 표현 가능한 계조수를 높이기 위하여, 호스트 시스템(104)으로부터 입력되는 입력 영상의 8 bit 디지털 비디오 데이터에서 최하위 비트(Least Significant Bit, LSB) 2 bit를 제거한다. 타이밍 콘트롤러(101)는 입력 영상의 8 bit 디지털 비디오 데이터에서 제거된 LSB 2 bit의 논리값을 읽어 그 LSB 2 bit에 따라 선택된 픽셀의 6 bit 디지털 비디오 데이터에 보상치를 가산하여 데이터 구동회로(102)로 전송한다. 예를 들어, 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "0 1"이면, 입력 영상 데이터의 계조에 1/4 계조를 가산하기 위하여 도 9a 또는 도 13a와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다. 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "1 0"이면, 입력 영상 데이터의 계조에 1/2 계조를 가산하기 위하여 도 9b 또는 도 13b와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다. 그리고 타이밍 콘트롤러(101)는 입력 영상 데이터의 LSB 2 bit가 "1 1"이면, 입력 영상 데이터의 계조에 3/4 계조를 가산하기 위하여 도 9c 또는 도 13c와 같이 선택된 픽셀들에 기입될 6 bit 디지털 비디오 데이터에 보상치를 가산한다.

데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 데이터 구동회로(102)는 데이터 타이밍 제어신호에 응답하여 타이밍 콘트롤러(101)로부터 입력되는 6 bit 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(102)는 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 생성한다. 데이터 구동회로(102)로부터 출력된 정극성/부극성 데이터전압은 데이터라인들(11)에 공급된다.

게이트 구동회로(103)는 게이트 타이밍 제어신호들에 응답하여 데이터전압과 동기되는 게이트펄스를 게이트라인들(12)에 순차적으로 공급한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 액정표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동회로 103 : 게이트 구동회로

Claims

데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 다수의 픽셀들을 포함하는 액정표시패널;
극성제어신호에 응답하여 디지털 비디오 데이터를 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 극성이 반전되는 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및
입력 영상의 디지털 비디오 데이터를 수신하여 그 데이터의 최하위 비트를 제거하고, 상기 최하위 비트의 논리값에 따라 선택된 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하여 상기 최하위 비트가 제거된 디지털 비디오 데이터를 상기 데이터 구동회로에 공급하며, 상기 극성제어신호를 발생하여 상기 데이터전압의 극성을 제어하는 타이밍 콘트롤러를 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는 100Hz 이상의 프레임 주파수를 바탕으로 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고,
수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 1 도트 단위로 극성이 반전되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고,
수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 2 도트 단위로 극성이 반전되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는,
상기 최하위 비트의 논리값이 제1 논리값일 때, 상하좌우로 이웃하는 4 개의 픽셀들 중에서 1 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하고,
상기 최하위 비트의 논리값이 제2 논리값일 때, 상기 4 개의 픽셀들 중에서 2 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하고,
상기 최하위 비트의 논리값이 제3 논리값일 때, 상기 4 개의 픽셀들 중에서 3 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하는 것을 특징으로 하는 액정표시장치.
입력 영상의 디지털 비디오 데이터를 수신하는 단계;
상기 입력 영상의 디지털 비디오 데이터의 최하위 비트를 제거하는 단계;
상기 최하위 비트의 논리값에 따라 선택된 액정표시패널의 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하는 단계;
상기 최하위 비트가 제거되고 선택적으로 상기 보상치가 가산된 디지털 비디오 데이터를 데이터 구동회로에 공급하는 단계; 및
상기 액정표시패널의 픽셀들에 충전될 데이터전압을 N(N은 2 이상의 양의 정수) 프레임 도트 인버젼 방법으로 제어하기 위한 극성제어신호를 발생하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 FRC 방법.
제 6 항에 있어서,
상기 타이밍 콘트롤러는 100Hz 이상의 프레임 주파수를 바탕으로 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어하는 것을 특징으로 하는 액정표시장치의 FRC 방법.
제 6 항에 있어서,
상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고,
수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 1 도트 단위로 극성이 반전되는 것을 특징으로 하는 액정표시장치의 FRC 방법.
제 6 항에 있어서,
상기 픽셀들은 N 프레임 기간 동안 동일 극성을 유지하는 데이터 전압을 충전하고,
수직으로 이웃하는 픽셀들에 충전되는 데이터전압들은 2 도트 단위로 극성이 반전되는 것을 특징으로 하는 액정표시장치의 FRC 방법.
제 6 항에 있어서,
상기 최하위 비트의 논리값에 따라 선택된 액정표시패널의 픽셀들에 기입될 데이터에 소수 계조를 구현하기 위한 보상치를 가산하는 단계는,
상기 최하위 비트의 논리값이 제1 논리값일 때, 상하좌우로 이웃하는 4 개의 픽셀들 중에서 1 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하는 단계;
상기 최하위 비트의 논리값이 제2 논리값일 때, 상기 4 개의 픽셀들 중에서 2 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하는 단계; 및
상기 최하위 비트의 논리값이 제3 논리값일 때, 상기 4 개의 픽셀들 중에서 3 개의 픽셀에 기입될 6 bit 디지털 비디오 데이터에 상기 보상치를 가산하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 FRC 방법.