KR20130083287A

KR20130083287A - 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법

Info

Publication number: KR20130083287A
Application number: KR1020120003974A
Authority: KR
Inventors: 이경한
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2013-07-22

Abstract

본 발명은 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 관한 것으로, 특히 종래의 8F2 및 6F2 레이아웃에 비하여 셀 면적을 감소시킬 수 있고 비트라인 콘택, 저장전극 콘택 또는 랜딩플러그를 형성할 필요가 없어 공정 단계가 감소하며, 비트라인과 활성영역의 접촉면적 또한 증가시킬 수 있는 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 수직형 트랜지스터를 포함하는 반도체 소자는, 반도체 기판 상부에 위치한 활성영역; 상기 활성영역의 양 측면에 소정 깊이로 형성된 제 1 리세스; 및 상기 제 1 리세스 내에 매립된 비트라인을 포함하는 것을 특징으로 한다.

Description

수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE COMPRISING VERTICAL TRANSISTOR AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.

일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.

반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 포함한 3D 트랜지스터를 사용하는 것이다.

본 발명자는 이러한 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 대한 발명을 출원한 바 있으나(출원번호 제10-2010-0067333, 2010. 7. 13. 출원, 이하 '선행발명'), 이 선행발명은 비트라인과 활성영역의 접촉면적이 적어서 비트라인 저항이 높고 구동전류가 부족하다는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 종래의 8F2 및 6F2 레이아웃에 비하여 셀 면적을 감소시킬 수 있고 비트라인 콘택, 저장전극 콘택 또는 랜딩플러그 콘택을 형성할 필요가 없어 공정 단계가 감소하며, 비트라인과 활성영역 간의 접촉면적 또한 증가시킬 수 있어 구동전류를 확보할 수 있는 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명은 반도체 기판 상부에 위치한 활성영역; 상기 활성영역의 양 측면에 소정 깊이로 형성된 제 1 리세스; 및 상기 제 1 리세스 내에 매립된 비트라인을 포함하는 것을 특징으로 한다.

나아가 상기 활성영역에서 상기 제 1 리세스보다 상부에 소정 깊이로 형성된 제 2 리세스; 및 상기 제 2 리세스 내에 매립된 워드라인을 더 포함하는 것이 바람직하고, 상기 제 1 리세스는 상기 활성영역의 전체 측면에 소정 깊이로 형성될 수 있다.

그리고 상기 비트라인은 상기 활성영역과 인접한 활성영역 사이의 상기 반도체 기판 상부에도 위치하는 것을 특징으로 하고, 상기 제 2 리세스는 상기 필라의 중앙 또는 일측면에 위치하는 것이 바람직하다.

또한 상기 활성영역의 제 2 리세스와, 인접한 활성영역의 제 2 리세스는 서로 대향하여 위치할 수 있고, 상기 워드라인과 상기 활성영역이 접하는 면은 소정 높이의 단차를 갖는 것을 특징으로 한다.

아울러 상기 워드라인과 상기 활성영역이 접하는 면은 일직선 형상인 것이 바람직하고, 상기 비트라인과 상기 워드라인은 서로 수직한 방향으로 연장되어 구비될 수 있다. 상기 활성영역 사이의 공간에 구비되는 비트라인 절연막을 더 포함하는 것이 바람직하다.

나아가 상기 활성영역과 상기 워드라인 사이에 구비되며, 산화막을 포함하는 보호막을 더 포함하는 것을 특징으로 하며, 상기 비트라인은 텅스텐(W) 등 금속물질을 포함하거나, 이온 주입 영역을 포함할 수 있다.

그리고 상기 워드라인의 상부에 구비되어 상기 워드라인을 절연시키는 절연막을 더 포함하는 것이 바람직하고, 상기 비트라인은 상기 활성영역의 전체 면을 둘러쌀 수 있다.

한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판 상부에 활성영역을 형성하는 단계; 상기 활성영역의 양 측면에 소정 깊이의 제 1 리세스를 형성하는 단계; 및 상기 제 1 리세스 내에 비트라인을 매립하여 형성하는 단계를 포함하는 것을 특징으로 한다.

나아가 상기 비트라인을 매립하여 형성하는 단계 이후, 상기 활성영역에서 상기 제 1 리세스보다 상부에 소정 깊이로 제 2 리세스를 형성하는 단계; 및 상기 제 2 리세스에 워드라인을 매립하여 형성하는 단계를 더 포함하는 것이 바람직하다.

또한 상기 워드라인을 매립하여 형성하는 단계는, 상기 활성영역의 단면 형상을 사각형 또는 타원형으로 식각하는 단계를 포함할 수 있고, 상기 반도체 기판에 활성영역을 형성하는 단계는, 상기 활성영역을 사각기둥 또는 원기둥 형상으로 식각하는 단계를 포함하는 것을 특징으로 한다.

그리고 상기 활성영역 상부에 저장전극 콘택을 형성하는 단계; 및 상기 저장전극 콘택 상부에 캐패시터를 형성하는 단계를 더 포함할 수 있다.

아울러 상기 비트라인을 매립하여 형성하는 단계 이후, 상기 비트라인이 형성된 활성영역의 일부를 식각하는 단계; 상기 식각된 활성영역에 워드라인 물질을 매립하는 단계; 및 상기 매립된 워드라인 물질의 일부를 식각하여, 상기 워드라인의 상측 단부가 상기 활성영역의 상측 단부보다 낮게 형성하는 단계를 포함하는 것이 바람직하다.

또한 상기 워드라인 상부에 워드라인 절연막을 형성하는 단계를 더 포함할 수 있고, 상기 비트라인을 형성하는 단계 이후, 상기 활성영역 사이의 공간을 매립하는 비트라인 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.

나아가 상기 워드라인을 형성하는 단계 이전, 상기 활성영역과 상기 워드라인이 접하는 영역에 산화막을 포함하는 보호막을 형성하는 단계를 더 포함하는 것이 바람직하다.

본 발명의 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법은 종래의 8F2 및 6F2 레이아웃에 비하여 셀 면적을 감소시킬 수 있고 비트라인 콘택, 저장전극 콘택 또는 랜딩플러그를 형성할 필요가 없어 공정 단계가 감소하며, 비트라인과 활성영역 간의 접촉면적 또한 증가시킬 수 있어 구동전류를 확보할 수 있는 효과를 제공한다.

도 1 및 도 2는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자를 도시한 사시도;
도 3a 내지 3p는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법을 순차적으로 도시한 단면도;
도 4 내지 도 8은 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예를 도시한 도면;
도 9는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 평면도;
도 10a 내지 10d는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예에서의 제조방법을 도시한 평면도;
도 11 및 12는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예를 도시한 사시도; 그리고
도 13은 본 발명에 따르는수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예를 도시한 평면도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 트랜지스터를 포함하는반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.

도 1 및 도 2는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자를 도시한 사시도로서, 도 1은 비트라인(27)이 활성영역(12; 필라)의 양 측면을 따라 연장되는 라인 타입(line type)으로 형성된 실시예를 나타내고, 도 2는 비트라인(27)이 활성영역(12)의 네 면을 둘러싸면서 한 방향으로 연장되는 써라운딩 타입(surrounding type)으로 형성된 실시예를 나타낸다.

먼저 도 1을 참조하면 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자는 대략 사각기둥 형상으로, 비트라인 절연막(28)에 의해 서로 분리되어 형성된 다수의 활성영역(12)을 포함한다. 그리고 A-A' 선을 따른 방향으로 워드라인(40; word line)이 다수의 활성영역(12)의 내부를 관통하는 형태 내지 활성영역(12) 내부에 매립된 형태로 연장되어 형성되고, 이 워드라인(40)과 활성영역(12)이 접하는 면에는 산화막과 같은 절연물로 이루어지는 제 2 보호막(34)이 형성된다. 각 활성영역(12)에서 워드라인(40)의 상부에는 하부전극의 바닥면(50)이 구비되고, 하부전극(50)을 포함하는 캐패시터(56)가 그 상부에 구비된다. 그리고 각 활성영역(12)의 하부 양측 면에는 워드라인(40)과 (평면도 상에서) 직교하는 방향으로(도 1에서 좌우 방향) 비트라인(27; bit line)이 연장되어 형성된다. 도 2를 참조하면 다른 구성들은 도 1과 동일하지만, 비트라인(27)이 활성영역(12)의 네 면을 모두 둘러싸는 형태로, 역시 워드라인(40)과 (평면도 상에서) 직교하는 방향으로(도 2에서 좌우방향) 연장되어 형성된다.

이와 같은 구조를 가진 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자는 워드라인(40)이 활성영역(12)을 감싸는 형태가 아니라, 활성영역(12)의 내부에 매립되는 형태 내지 활성영역(12)의 내부를 관통하는 형태가 되므로, 셀 면적을 감소시키는 효과 외에도 워드라인(40)과 비트라인(27) 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 감소시키는 효과를 제공할 수 있다.

그리고 비트라인(27)이 활성영역(12)과 면적이 증가한다. 도 1에 도시된 실시예의 경우 비트라인(27)이 활성영역(12)의 두 면과 접촉하게 되고, 도 2에 도시된 실시예의 경우 비트라인(27)이 활성영역(12)의 네 면과 접촉하게 된다. 따라서 비트라인(27)과 활성영역(12) 사이의 저항이 감소하고, 비트라인(27)의 구동전류도 상승하는 효과도 제공할 수 있다.

아울러 비트라인(27)이 활성영역(12)의 외측면에 형성되지 않고 활성영역(12) 내부의 벌브형 리세스(bulb type recess) 내에 매립된 구조로 형성되기 때문에, 인접한 비트라인(27) 간에 발생하는 기생 캐패시턴스도 감소시킬 수 있고 비트라인 형성과정에서의 공정 마진 또한 확보할 수 있게 된다.

도 3a 내지 3p는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법을 순차적으로 도시한 단면도로서, 도 1 및 도 2의 A-A' 선을 따른 단면도이다. 도 3a 내지 3p를 참조하여 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법을 설명하면 다음과 같다.

도 3a에 도시된 바와 같이 반도체 기판(10) 상부에 마스크(미도시)를 형성한 후 이 마스크로 반도체 기판(10)을 식각하여 활성영역(12; 필라)을 형성한다. 그리도 도 3b를 참조하면 활성영역(12)을 포함하는 반도체 기판(10)의 표면에 제 1 보호막(14)을 형성한다. 제 1 보호막(14)은 산화막과 같은 절연물로 이루어지며, 물리적 기상 증착법(PVD)으로 형성되는 것이 바람직하다.

도 3c를 참조하면 제 1 보호막(14)이 형성된 반도체 기판(10)의 전면에 제 1 절연막(16)을 형성한다. 제 1 절연막(16)은 후속될 식각공정으로부터 활성영역(12)을 보호하기 위한 물질로, 산화막이나 질화막과 같은 절연 물질로 형성되는 것이 바람직하다.

도 3d에 도시된 바와 같이 두 활성영역(12) 사이의 제 1 절연막(16)을 식각하여 제 1 리세스(22)를 형성한다. 제 1 리세스(22)는 비트라인(27; 도 3f 참조)을 형성하기 위한 것이며, 이 제 1 리세스(22)를 형성하는 식각공정은 반도체 기판(10)을 식각 타겟(Etch Target)으로 하여, 제 1 리세스(22) 하부의 제 1 보호막(14)까지 제거하는 것이 바람직하다.

도 3e를 참조하면 제 1 리세스(22)의 하부에 습식식각을 진행하여 제 1 리세스(22)의 하부에 벌브형(bulb type) 리세스(24)를 형성한다. 이 습식식각 공정에서 제 1 리세스(22)의 측벽에 잔류하던 제 1 보호막(14)은 활성영역(12)의 측벽이 식각되지 않도록 하는 마스크 역할을 할 수 있다.

도 3f에 도시된 바와 같이 반도체 기판의 전면에 비트라인 물질(26)을 증착하여, 제 1 리세스(22) 및 벌브형 리세스(24)에도 비트라인 물질(26)을 매립시킨 후, 제 1 절연막(16) 상부의 비트라인 물질(26)을 평탄화 식각하여 제거한다. 비트라인 물질(26)은 텅스텐(W)과 같은 금속 물질을 포함하는 것이 바람직하나, 이와 같이 금속 물질을 매립하는 방식이 아니라 이온 주입하여 이온 주입 영역을 형성하는 방식으로도 비트라인을 형성할 수 있다.

도 3g를 참조하면, 제 1 리세스(22)가 위치하던 영역을 다시 식각하여 제 2 리세스(29)를 형성함으로써, 벌브형 리세스(24)에 형성된 비트라인 물질(26)을 분리하고 비트라인(27)을 형성한다. 이 제 2 리세스(29)를 형성하는 식각공정에서 비트라인 물질(26)이 분리됨과 동시에 인접한 활성영역(12)들 또한 서로 분리된다. 도 3h에 도시된 바와 같이 제 2 리세스(29)를 포함한 반도체 기판의 전면에 비트라인 절연막(28)을 증착하여, 상기 분리된 비트라인(27)들을 서로 절연시킨다. 이 결과 하나의 활성영역(12)에서 양 측면에 비트라인(27)이 대칭되는 형상으로 형성된다. 이후 비트라인 절연막(28) 상부에 워드라인 리세스(44; 도 3i 참조)를 형성하기 위한 워드라인 형성 마스크(30)를 형성한다.

도 3i의 (b)를 참조하면, 워드라인 형성 마스크(30)를 마스크로 활성영역(12)의 중앙부를 가로 방향(도 1에서 A-A' 방향)을 따라 식각하여 활성영역(12)을 관통하도록 형성되는 워드라인 리세스(44)를 형성함과 동시에, 도 3i의 (a)에 도시된 바와 같이 워드라인 형성 마스크(30)를 마스크로 비트라인 절연막(28), 제 1 보호막(14) 및 활성영역(12)을 식각한다. 이 결과 워드라인(40; 도 3l 참조)이 매립되어 형성될 공간(44)을 형성한다. 도 3i의 (b)는 이해의 편의를 위하여 도 3i의 (a)에서 'B'로 표시된 영역을 도시한 사시도이며, 도 3j 내지 3p의 (a) 및 (b) 또한 이와 동일한 단면도 및 사시도이다.

도 3j를 참조하면, 워드라인 리세스(44)의 내측면에 제 2 보호막(34)을 증착한다. 이 제 2 보호막(34)은 산화막을 포함하는 것이 바람직하며, 활성영역(12)과 워드라인(40; 도 3k 참조)이 직접 접촉하지 않도록 하는 게이트 절연막 역할을 수행한다.

도 3k에 도시된 바와 같이, 제 2 보호막(34)이 형성된 반도체 기판(10)의 전면에 워드라인(40) 물질을 증착한다. 워드라인(40)은 비트라인(27)과 마찬가지로 텅스텐(W)이나 티타늄(Ti)과 같은 금속물질 또는 폴리실리콘과 같은 도전 물질을 포함하는 것이 바람직하다.

도 3l을 참조하면 워드라인(40) 물질의 상부를 에치백(Etch back) 공정으로 식각하거나 CMP(Chemical Mechanical Polishing)로 평탄화하여, 활성영역(12) 상부에 위치한 워드라인(40) 물질을 제거하여(도 3l에 도시된 바와 같이 워드라인 물질을 더 제거하여 제 2 보호막의 상부보다 더 낮게 형성하는 것도 가능하다) 각 워드라인(40)들을 서로 분리시킨다. 이와 동시에 워드라인(40)을 활성영역(12) 내에 형성된 워드라인 리세스(44) 내에 매립한다. 그리고 도 3m을 참조하면 워드라인(40)의 상부에 산화막과 같은 절연막으로 이루어지는 워드라인 절연막(42)을 형성하여, 워드라인(40)의 전체 면을 외부에 대하여 절연시킨다.

도 3n에 도시된 바와 같이 워드라인 절연막(42) 및 제 2 보호막(34)의 상부에 저장전극 절연막(52)을 증착하고, 도 3o에 도시된 바와 같이 저장전극 절연막(52) 중 하부전극(50; 도 3p 참조)이 형성될 영역을 식각한다. 이 저장전극 절연막(52)을 식각하는 공정의 식각 타겟은 워드라인 절연막(42)으로 하여, 워드라인 절연막(42)의 표면을 노출시키는 것이 바람직하다(도 3p 참조).

도 3p를 참조하면 저장전극 절연막(52)이 식각된 영역에 하부전극(50; 편의상 하부전극의 바닥면만을 도시함)을 형성하고, 하부전극(50)의 상부에 유전막 및 상부전극(미도시)을 형성하여 도 1 및 도 2에 도시된 캐패시터(56)를 최종적으로 형성한다. 이 캐패시터(56)는 콘케이브형(concave type), 실린더형(cylinder type) 및 필라형(pillar type) 등 다양한 종류의 캐패시터 구조를 포함할 수 있다.

이상 도 3a 내지 3p에 설명한 방법으로 도 1 및 도 2에 도시된 수직형 트랜지스터를 포함하는 반도체 소자를 형성할 수 있다.

도 4 내지 도 8은 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예를 도시한 도면이다.

먼저 도 4의 (b)를 참조하면{도 4의 (a)는 도 1에 도시된 실시예와 동일함}, 활성영역(12) 내부에 매립되는 워드라인(40)의 단면 형상은 사각형일 필요는 없고 타원형 내지 기타 형상으로 형성될 수 있다. 워드라인(40)의 단면 형상이 도 4의 (b)에 도시된 타원형일 경우 도 4의 (a)에 도시된 사각형일 경우보다 워드라인(40)이 매립될 공간을 식각하는 공정(도 3k 참조)이 더 용이하게 된다.

다음으로 도 5를 참조하면, 활성영역(12)의 형상 또한 사각기둥일 필요가 없고, 원기둥으로 형성되는 경우 활성영역(12)을 형성하기 위해 기판(10)을 식각하는 공정(도 3a 참조)이 더 용이하게 된다. 그리고 도 5의 (b)와 같이 활성영역(12)도 원기둥 형상이고 워드라인(40) 또한 단면 형상이 타원형으로 형성될 수도 있다.

도 6을 참조하면, 활성영역(12) 및 워드라인(40)의 상부에 저장전극 콘택(54)을 형성하는 것도 가능하다. 앞서 도 1 및 도 2에서 설명한 실시예에서는 워드라인(40) 및 워드라인 절연막(42) 상부에 직접 캐패시터의 하부전극(50)을 형성하였으나, 필요에 따라 도 6과 같이 저장전극 콘택(54)을 형성하더라도 셀 동작에는 지장이 없으며, 이 저장전극 콘택(54)은 폴리실리콘 또는 금속막과 같은 도전 물질로 형성될 수 있다.

그리고 도 1 및 도 2에서 설명한 실시예는 워드라인(40)과 활성영역(12)이 접하는 좌우 양측 면을 따라 채널이 형성되도록 하기 위해, 워드라인(40)이 활성영역(12)이 중앙부에 매립되어 형성되었다. 그러나 도 7에 도시된 바와 같이 워드라인(40)이 활성영역(12)이 일측 벽에 접할 정도로 치우쳐 형성되더라도, 이 워드라인(40)의 한쪽 면만으로도 충분한 채널 형성이 가능하면 트랜지스터는 동작 가능하다.

또한 도 1 및 도 2에서 설명한 실시예는 워드라인(40)의 상측 단부가 활성영역(12)의 상측 단부보다 낮게 형성되어 있어서 활성영역(12)과 하부전극(50)의 접촉면적을 넓힐 수 있다. 그러나 도 8에 도시된 바와 같이 워드라인(40)의 상측 단부가 활성영역(12)의 상측 단부와 동일하게 형성되어도, 활성영역(12)과 하부전극(50)은 접촉하므로 트랜지스터 동작은 가능하다. 이 경우 도 3n에 도시된 공정에서 워드라인 물질(40)의 상부를 제거할 때 제 2 보호막(34)의 상부 표면과 동일한 높이까지만 CMP 또는 에치백을 실시하면 된다.

본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 평면도인 도 9를 참조하면, 본 발명은 하나의 셀{하나의 캐패시터(56)}마다 하나의 워드라인(40)과 두 개의 비트라인(27)이 연결되어 형성되며, 트랜지스터의 채널이 수직으로 형성되는 4F2 레이아웃을 구현하게 된다.

도 10a 내지 10d는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예에서의 제조방법을 도시한 평면도로서, 도 2에 도시된 비트라인(27)이 활성영역(12)을 둘러싸는 실시예에서의 제조방법을 도시한 도면이다. 도 10a를 참조하면 반도체 기판(10) 상부에 활성영역(12)을 다수 형성한다. 도 10b에 도시된 바와 같이 활성영역(12)의 하부 측면 둘레 전체를 따라 벌브형 리세스(24)를 형성한다. 이 공정은 도면에 도시되지는 않았으나 도 3a 내지 3i에 도시된 순서에 따라 벌브형 리세스(24)가 형성될 수 있으며, 활성영역(12)의 두 면이 아닌 네 면(활성영역이 사각기둥일 경우)을 둘러싸는 형태로 벌브형 리세스(24)가 형성된다. 도 10c를 참조하면 벌브형 리세스(24)가 형성된 반도체 기판(10) 전면에 비트라인 물질(26)를 형성하는데, 이 때 비트라인 물질(26)은 활성영역(12) 하부 둘레를 따른 벌브형 리세스(27) 내에도 채워진다. 도 10d에 도시된 바와 같이 좌우 방향을 따라 연장된 마스크로 비트라인 물질(26)을 식각하여 비트라인(27)을 서로 분리시키면서 형성한다. 이 결과 도 2에 도시된 바와 같이 비트라인(27)이 활성영역(12)의 네 면을 둘러싸면서 일측 방향으로 연장되는 구조로 형성된다.

도 11 및 도 12는 본 발명에 따르는 수직형 트랜지스터를 포함하는 반도체 소자의 다른 실시예를 도시한 사시도이다. 도 11 및 도 12를 참조하면, 비트라인(27)뿐만 아니라 워드라인(41) 또한 비트라인(27)과 같이 활성영역(12)의 양 측면을 따라 연장되는 형상으로 이루어질 수 있다. 워드라인(41)도 비트라인(27)과 마찬가지로, 활성영역(12) 양측에 형성된 벌브형 리세스 내부에 매립된 구조로 형성되는 것이 바람직하다.

이와 같이 워드라인(41)과 비트라인(27)이 모두 벌브형 리세스로 형성될 경우 비트라인(27)이 워드라인(41)보다 하부에 위치하는 것이 바람직하다. 이는 워드라인(41)이 비트라인(27)과 캐패시터 사이에 형성되어야 하기 때문이며, 캐패시터는 활성영역(12) 상부에 형성하는 것이 용이하기 때문이다.

또한 도 11, 12와 도 1을 참조하면, 두 실시예 모두 활성영역(12)에 워드라인(40, 41)을 형성하기 위한 리세스가 형성된 점에서 공통된다. 도 1의 경우 활성영역(12)의 중앙에 리세스가 형성되는 구조가 되고, 도 11의 경우 활성영역(12)의 양측에 (벌브형) 리세스가 형성되는 구조가 된다. 도 11과 같이 활성영역(12) 양측면에 워드라인 형성용 리세스를 형성하는 경우, 도 1에 도시된 실시예에 비하여 활성영역(12) 상부와 캐패시터(혹은 저장전극 콘택)가 접촉하는 면적을 증가시킴으로써 소자 특성을 향상시키는 효과를 제공할 수 있게 된다.

도 13a 내지 13c는 본 발명의 또 다른 실시예를 개략적으로 도시한 평면도이다. 도 13a(도 10d와 동일함)에 도시된 실시예는 비트라인(27)을 형성하기 위한 벌브형 리세스(24)가 활성영역(12)의 네 면(전체 면)에 모두 형성된 실시예를 도시하며, 도 13b 및 13c는 벌브형 리세스(24)가 활성영역(12)의 세 면 혹은 인접한 두 면에만 형성된 실시예를 도시한다. 만일 활성영역(12)이 사각기둥이 아니라 원기둥에 가까운 형태로 구성될 경우에는 예컨대 전체면, 3/4에 해당하는 표면, 2/4에 해당하는 표면에 벌브형 리세스(24)가 형성될 수 있다. 이와 같이 벌브형 리세스(24) 및 비트라인(27)이 네 면 중 두 면 또는 세 면에 형성되더라도 종래에 비하여 비트라인(27)과 활성영역(12) 간의 저항을 감소시키는 효과를 제공할 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

10 : 반도체 기판 12 : 활성영역
14 : 제 1 보호막 16 : 절연막
22 : 리세스 24 : 벌브형 리세스
26 : 비트라인 물질 27 : 비트라인
28 : 비트라인 절연막 30 : 단차형성 마스크
32 : 단차 34 : 제 2 보호막
40 : 워드라인 42 : 워드라인 절연막
50 : 하부전극 52 : 저장전극 절연막
54 : 저장전극 콘택플러그

Claims

반도체 기판 상부에 위치한 활성영역;
상기 활성영역의 양 측면에 형성된 제 1 리세스; 및
상기 제 1 리세스 내에 매립된 비트라인
을 포함하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 활성영역에서 상기 제 1 리세스보다 상부에 형성된 제 2 리세스; 및
상기 제 2 리세스 내에 매립된 워드라인
을 더 포함하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 제 1 리세스는 상기 활성영역의 전체 측면에 형성되는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 비트라인은 상기 활성영역과 인접한 활성영역 사이의 상기 반도체 기판 상부에도 위치하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 제 2 리세스는 상기 필라의 중앙 또는 일측면에 위치하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 활성영역의 제 2 리세스와, 인접한 활성영역의 제 2 리세스는 서로 대향하여 위치하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 워드라인과 상기 활성영역이 접하는 면은 소정 높이의 단차를 갖는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 워드라인의 상측 단부는 상기 활성영역의 상측 단부와 동일한 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 비트라인과 상기 워드라인은 서로 수직한 방향으로 연장되어 구비되는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 활성영역 사이의 공간에 구비되는 비트라인 절연막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자
청구항 2에 있어서,
상기 활성영역과 상기 워드라인 사이에 구비되며, 산화막을 포함하는 보호막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 비트라인은 텅스텐(W) 등 금속물질을 포함하거나, 이온 주입 영역을 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 2에 있어서,
상기 워드라인의 상부에 구비되어 상기 워드라인을 절연시키는 절연막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
청구항 1에 있어서,
상기 비트라인은 상기 활성영역의 전체 면을 둘러싸는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자.
반도체 기판 상부에 활성영역을 형성하는 단계;
상기 활성영역의 양 측면에 제 1 리세스를 형성하는 단계; 및
상기 제 1 리세스 내에 비트라인을 매립하여 형성하는 단계
포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 비트라인을 매립하여 형성하는 단계 이후,
상기 활성영역에서 상기 제 1 리세스보다 상부에 제 2 리세스를 형성하는 단계; 및
상기 제 2 리세스에 워드라인을 매립하여 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 워드라인을 매립하여 형성하는 단계는,
상기 활성영역의 단면 형상을 사각형 또는 타원형으로 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 반도체 기판에 활성영역을 형성하는 단계는,
상기 활성영역을 사각기둥 또는 원기둥 형상으로 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 활성영역 상부에 저장전극 콘택을 형성하는 단계; 및
상기 저장전극 콘택 상부에 캐패시터를 형성하는 단계
를 더 포함하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 비트라인을 매립하여 형성하는 단계 이후,
상기 비트라인이 형성된 활성영역의 일부를 식각하는 단계;
상기 식각된 활성영역에 워드라인 물질을 매립하는 단계; 및
상기 매립된 워드라인 물질의 일부를 식각하여, 상기 워드라인의 상측 단부가 상기 활성영역의 상측 단부보다 낮게 형성하는 단계
를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.
청구항 20에 있어서,
상기 워드라인 상부에 워드라인 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
청구항 15에 있어서,
상기 비트라인을 형성하는 단계 이후,
상기 활성영역 사이의 공간을 매립하는 비트라인 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.
청구항 16에 있어서,
상기 워드라인을 형성하는 단계 이전,
상기 활성영역과 상기 워드라인이 접하는 영역에 산화막을 포함하는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 포함하는 반도체 소자의 형성방법.