KR20130078135A - 반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조 - Google Patents

반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조에 관한 것이다. 본 발명에서는 하부의 물질막을 식각하기 위한 식각마스크로서 기능하는 베리어막 패턴을 형성함에 있어서, 상기 베리어막 패턴을 전체 면적중 절반 이하의 상부 면적이 하부 면적에 비해 보다 큰 형태를 가지도록 형성함으로써, 하부 물질막 식각시 어택이나 붕괴없이 양호한 프로파일을 가지는 미세 패턴을 형성할 수 있게 된다. 그로 인해 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있으며, 전체 수율 또한 증가시킬 수 있게 된다.

Description

반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조{barrier layer pattern manufacturing method of semiconductor memory device and structure of the same}
본 발명은 반도체 메모리 소자의 제조방법 및 그 구조에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자는, 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다.
디램(DRAM)이나 에스램(SRAM)으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터가 손실되는 단점이 있다. 그리고, 이이피롬(Electrically Erasable Programmable Read Only Memory)을 기반으로 하는 낸드(NAND) 또는 노아(NOR) 타입의 플래쉬 메모리로 대표되는 비휘발성 메모리 소자는 전원 공급이 중단되더라도 데이터가 그대로 유지되는 특성이 있다. 이러한 비휘발성 메모리 소자에 데이터를 기입 및 소거하는 원리는 게이트 절연막을 통하여 전하를 터널링시키는 방법을 사용하는데, 이때 전원전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여 플래쉬 기억 소자들은 기입 및 소거에 필요한 전압을 형성하기 위한 승압 회로를 필수적으로 구비하게 되는데, 이러한 승압 회로 구현으로 인해 디자인 룰이 점차 증가되는 취약점을 가지고 있다.
따라서, 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 그 기능적인 면에 있어서 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다.
차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자 및 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것으로서, 구동시 전력 소모량이 적으면서도 데이터의 유지 및 리드 라이트 동작 특성이 우수하다는 장점이 있다. 이러한 차세대 반도체 메모리 소자로서는 FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다.
한편, 상기와 같은 반도체 메모리 소자들을 제조함에 있어서, 집적도가 점차 증가되고 디자인 룰이 감소됨에 따라 반도체 기판상에 형성되는 반도체 소자들 또한 더욱 미세한 패턴으로 형성되어질 것이 요구된다.
반도체 소자의 집적도가 증가할수록 일반적인 포토리소그래피 공정으로는 미세 패턴을 형성하는 것이 점점 어려워지는데, 이는 반도체 소자의 집적도가 증가할수록 형성하고자 하는 패턴의 선폭이 노광 한계 해상도(resolution)보다 작아질 뿐 아니라 포토리소그래피 공정시 원하는 프로파일을 갖는 포토레지스트 패턴을 형성하기가 더욱 어려워지기 때문이다.
따라서, 미세 패턴을 형성하기 위한 방법으로서, 포토레지스트 패턴 형성시 해상도를 향상시키기 위하여 더 짧은 파장을 갖는 노광용 광원을 사용하는 방법이 있다.
그러나, 짧은 파장 영역의 노광용 광원은 노광시 포토레지스트막이 빛에 많이 흡수되어 손실되기 때문에 이러한 손실분을 만회하기 위하여 포토레지스트막을 보다 두껍게 형성하게 된다. 그러나, 포토레지스트막을 두껍게 형성할 경우, 빛이 포토레지스트막의 하부까지 도달하기 어려운 문제점이 있어 고집적 소자에서는 불가피하게 포토레지스트막을 얇게 형성하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 미세 패턴 형성방법을 나타내는 단면도들이다.
먼저, 도 1a를 참조하면, 반도체 기판(10) 상부에 미세 패턴으로 식각되어질 물질막(12)을 증착한다. 이어서, 상기 물질막(12) 상부에 물질막(12)을 식각하기 위한 베리어막(14) 및 반사방지막(Anti-Reflection Coating:16)을 차례로 증착한다. 여기서, 상기 베리어막(14)은 포토레지스트(PR), SOC(Spin On Carbon), ACL(Amorphous Carbon Layer) 또는 SiON으로 형성할 수 있다. 이어서, 상기 반사방지막(16) 상부에 포토레지스트 패턴(18)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(18)을 식각마스크로 이용하여 하부에 증착되어 있는 상기 반사방지막(16) 및 베리어막(14)을 차례로 이방성 식각한다.
이때, 반도체 메모리 소자가 고집적화됨에 따라 불가피하게 얇은 두께의 포토레지스트 패턴(18)을 사용하게 되는데, 이로 인해 하부의 반사방지막(16) 및 베리어막(14)에 대한 식각 공정시 포토레지스트 패턴(18)이 일부 소실된다.
그 결과, 포토레지스트 패턴(18) 하부의 반사방지막(16) 및 베리어막(14)이 어텍되어, 참조부호 "A"로 나타낸 것과 같이 식각된 베리어막 패턴(14-1)의 LWR(Line Width Roughness)가 열화된다.
도 1c를 참조하면, 상기 식각된 베리어막 패턴(14-1)을 자기정렬된 식각마스크로 이용하여 하부의 물질막(12)을 이방성 식각한다.
그러나, 상기 베리어막 패턴(14-1)에 이미 발생된 불량으로 인하여 물질막(12) 상부 또한 어텍을 받게 된다. 그 결과, 참조부호 "B"로 나타낸 것과 같이, 식각된 물질막 패턴(12-1) 상부에 붕괴 및 낫치(notch)등의 불량이 유발되어 반도체 메모리 소자의 신뢰성이 저하되어 수율이 낮아지는 문제점이 있다.
도 2는 종래 기술에 따라 상기 베리어막(14)이 식각된 상태를 나타내는 TEM 사진이다.
도 2을 참조하면, 반도체 메모리 소자의 고집적화로 인해 작은 면적과 높은 증착 두께를 가지는 베리어막 패턴(14-1)의 LWR이 열화되어 있음을 알 수 있다. 이처럼, 베리어막 패턴(14-1)의 LWR이 열화되면, 이를 식각마스크로 이용하여 식각되는 하부 물질막(102) 또한 심하게 손상되는 문제점이 있다.
도 3은 상기 도 2에 도시되어 있는 열화된 베리어막 패턴(14-1)을 이용하여 하부의 물질막(12)을 식각한 상태를 나타내는 SEM 사진이다.
도 3을 참조하면, 상기 물질막(12)은 게이트 형성을 위한 도전막으로서, 상기 베리어막 패턴(14-1)의 열화된 LWR이 그대로 물질막(12)으로 전사되어 식각된 물질막 패턴(12-1)의 상부 또한 심하게 손상된 상태를 나타낸다.
이처럼, 통상의 식각공정으로 인해 베리어막 패턴(14-1)의 LWR가 열화될 경우, 하부의 물질막(12)에 열화된 베리어막 패턴(14-1)의 불량이 그대로 전사되어 게이트 또는 배선과 같이 반도체 메모리 소자의 전기적 특성을 좌우하는 주요 도전성 물질막(12)에도 패턴 불량이 유발된다. 그로 인해 반도체 메모리 소자의 신뢰성이 저하되고, 결과적으로 수율이 크게 낮아지는 문제점이 있다.
통상적으로, 반도체 메모리 소자를 제조함에 있어서, 베리어막의 마진을 충분히 확보하기 위하여 베리어막을 두껍게 증착하게 되는데, 이처럼 제한된 면적내에서 베리어막의 높이가 높아질수록 패터닝되는 베리어막의 구조는 매우 불안정할 수 밖에 없다.
특히, 베리어막으로 이용되는 물질중에서 공정 단가를 최소화하기 위하여 물성이 가장 무른것으로 알려져 있는 SOC(Spin On Carbon)을 베리어막으로 이용할 경우, SOC의 무른 물성으로 인해 참조부호 "A"와 같이 패턴의 두께가 얇아지는 LWR 열화 이외에 기울어짐(leaning) 현상이 발생하거나, 심한 경우에는 베리어막 자체가 붕괴되는 경우도 발생하는 등, 패터닝된 베리어막의 구조적 불안정성은 더욱 증가하게 된다.
본 발명의 목적은, 베리어막 패턴의 LWR 열화를 방지할 수 있도록 하는 반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조를 제공함에 있다.
본 발명의 목적은, 붕괴 및 낫치 현상을 방지하여 안정된 미세 패턴을 구현할 수 있도록 하는 반도체 메모리 소자의 베리어막 패턴 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 반도체 메모리 소자의 신뢰성을 향상시켜 수율을 증대시킬 수 있도록 하는 베리어막 패턴 제조방법 및 그 구조를 제공함에 있다.
본 발명의 실시예에 따른 반도체 메모리 소자의 베리어막 패턴 제조방법은, 반도체 기판 상부에 미세 패턴으로 식각되어질 물질막을 증착하는 단계와; 상기 물질막 상부에 베리어막을 증착하는 단계와; 상기 베리어막 상부에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 형성되어 있는 반도체 기판에 대하여 식각공정을 실시하여, 상기 베리어막의 전체 면적중 절반 이하의 상부 면적이 하부 면적에 비해 보다 큰 면적을 가지도록 식각하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자의 베리어막 패턴은, 반도체 기판 상부에 증착된 미세 패턴용 물질막; 상기 물질막 상부에 형성되어 상기 물질막에 대한 식각마스크로 이용되며, 전체 면적중 절반 이하의 상부 면적이 하부 면적에 비해 보다 큰 형태를 가짐을 특징으로 한다.
본 발명에 따르면, 베리어막을 하부 면적에 비해 상부 면적이 보다 큰 형태를 가지도록 형성함으로써, 하부 물질막 식각시 어택이나 붕괴없이 양호한 프로파일을 가지는 미세 패턴을 형성할 수 있게 된다. 그 결과, 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있으며, 전체 수율 또한 증가시킬 수 있게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 미세 패턴 제조방법을 나타내는 단면도들이다.
도 2는 종래 기술에 따라 베리어막이 식각된 상태를 나타내는 TEM 사진이다.
도 3은 상기 도 2에 도시되어 있는 베리어막 패턴을 이용하여 하부의 물질막을 식각한 상태를 나타내는 SEM 사진이다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체 메모리 소자의 베리어막 패턴 제조방법을 나타내는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 메모리 소자의 베리어막 패턴 제조방법을 나타내는 단면도들이다.
도 6은 본 발명에 따른 베리어막 패턴의 식각 상태를 나타내는 TEM 사진이다.
도 7은 본 발명에 따른 베리어막 패턴이 적용된 반도체 메모리 소자의 미세 패턴의 식각 상태를 나타내는 SEM 사진이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명하도록 한다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체 메모리 소자의 미세 패턴 제조방법을 나타내는 단면도들이다.
먼저, 도 4a를 참조하면, 반도체 기판(100) 상부에 미세 패턴으로 식각되어질 물질막(102)을 증착한다. 예컨대, 상기 물질막(102)은 게이트 또는 배선 형성을 위한 도전막일 수 있다.
이어서, 상기 물질막(102) 상부에 물질막(102)을 식각하기 위한 베리어막(104) 및 반사방지막(Anti-Reflection Coating:106)을 차례로 증착한다. 여기서, 상기 베리어막(104)은 포토레지스트(PR), ACL(Amorphous Carbon Layer) 또는 SOC(Spin On Carbon) 중의 어느 하나로 이루어진 단일막으로 형성하거나, 두 개 이상의 물질로 이루어진 복합막으로 형성할 수도 있다. 그리고, 상기 반사방지막(106) 상부에는 포토레지스트 패턴(108)을 형성한다.
도 4b를 참조하면, 상기 포토레지스트 패턴(108)을 식각마스크로 이용하여 하부에 증착되어 있는 반사방지막(106) 및 베리어막(104)을 차례로 이방성 식각한다.
보다 구체적으로는, 상기 포토레지스트 패턴(108)을 식각마스크로 이용하여 반사방지막(106)에 대하여 먼저 통상의 이방성 식각공정을 진행한다. 그리고 나서, 상기 식각된 반사방지막 패턴(106-1)을 자기정렬된 식각마스크로 이용하여 상기 베리어막(104)에 대하여 본 발명의 유니크한 이방성 식각공정을 진행한다.
상기 베리어막(104)에 대하여 진행되는 본 발명의 유니크한 이방성 식각공정은 플라즈마(또는 가스)를 이용한 건식 식각공정으로서, 그 조건은 다음과 같다.
웨이퍼가 안치되는 챔버 내부의 압력을 10mT 이하로 낮게 유지한 상태에서 500W 이상의 소오스 파워(source power)와 500Wb 이하의 바이어스 파워(bias power)를 인가한다. 그리고, HBr/O2/N2 혼합가스를 이용하여 플라즈마를 형성한 뒤, 이러한 플라즈마 분위기에서 상기 베리어막(104)을 이방성 식각한다.
상기와 같은 챔버 분위기에서 상기 베리어막(104)에 대하여 이방성 식각공정을 실시하면, 식각공정시 발생된 베리어막의 부산물(by-product)들이 베리어막의 측벽, 보다 구체적으로 베리어막의 상부 측벽에 부착된다. 그로 인해, 상기 베리어막(104)은 하부 면적에 비해 상부 면적이 보다 큰 형태를 가지도록 식각된다. 보다 구체적으로, 상기 베리어막(104)은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지도록 식각된다. 보다 구체적으로, 상기 베리어막(104)은 참조부호 "C"로 나타낸 것과 같이, 상부에서 하부로 내려오면서 완만한 곡선을 이루며 면적이 축소되는 나팔 형상의 베리어막 패턴(104-1)으로 구현된다.
이때, 상기 플라즈마를 형성하는 HBr 가스의 유량에 따라 베리어막 패턴(104-1)의 형태가 변하게 되는데, 미세 패턴 형성에 유리한 베리어막 패턴(104-1)의 형태는 전체 면적 중, 절반 이하의 상부 면적이 하부 면적에 비해 보다 크도록 형성하는 것이 바람직하다. 보다 바람직하게는, 베리어막 패턴(104-1)의 전체 면적 중, 30% 이하의 상부 면적이 하부 면적에 비해 보다 크도록 형성하는 것이 바람직하며, 이러한 베리어막 패턴(104-1) 구조를 얻기 위해서는 HBr 가스의 유량을 100~200 sccm으로 유지하는 것이 바람직하다.
도 4c를 참조하면, 상기 식각된 베리어막 패턴(104-1)을 자기정렬된 식각마스크로 이용하여 하부의 물질막(102)을 이방성 식각한다. 그리고, 상기 물질막(102)에 대한 식각공정이 완료되면 상기 반사방지막 패턴(106-1) 및 베리어막 패턴(104-1)을 제거한다.
그 결과, 상기 상부의 어택이나 붕괴 현상없는 양호한 프로파일을 가지는 미세 물질막 패턴(102-1)을 얻을 수 있다. 상기 미세 물질막 패턴(102-1)은 도전성 패턴으로서, 게이트 또는 배선으로 이용될 수 있을 것이다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 메모리 소자의 베리어막 패턴 제조방법을 나타내는 단면도들이다.
먼저, 도 5a를 참조하면, 반도체 기판(200) 상부에 미세 패턴으로 식각되어질 물질막(202)을 증착한다. 예컨대, 상기 물질막(202)은 게이트 또는 배선 형성을 위한 도전막일 수 있다.
이어서, 상기 물질막(202) 상부에 물질막(202)을 식각하기 위한 베리어막(204) 및 반사방지막(206)을 차례로 증착한다. 여기서, 상기 베리어막(204)은 포토레지스트, ACL 또는 SOC 중의 어느 하나로 이루어진 단일막으로 형성하거나, 두 개 이상의 물질로 이루어진 복합막으로 형성할 수도 있다. 그리고, 상기 반사방지막(206) 상부에는 포토레지스트 패턴(208)을 형성한다.
도 5b를 참조하면, 상기 포토레지스트 패턴(208)을 식각마스크로 이용하여 하부에 증착되어 있는 반사방지막(206) 및 베리어막(204)을 차례로 이방성 식각한다.
보다 구체적으로는, 상기 포토레지스트 패턴(208)을 식각마스크로 이용하여 반사방지막(206)에 대하여 먼저 통상의 이방성 식각공정을 진행한다. 그리고 나서, 상기 식각된 반사방지막 패턴(206-1)을 자기정렬된 식각마스크로 이용하여 상기 베리어막(204)에 대하여 본 발명의 유니크한 이방성 식각공정을 진행한다.
상기 베리어막(204)에 대하여 진행되는 이방성 식각공정은 플라즈마(또는 가스)를 이용한 건식 식각공정으로서, 그 조건은 다음과 같다.
웨이퍼가 안치되는 챔버 내부의 압력을 10mT 이하로 낮게 유지한 상태에서 500W 이상의 소오스 파워(source power)와 500Wb 이하의 바이어스 파워(bias power)를 인가한다. 그리고, HBr/O2/N2 혼합가스를 이용하여 플라즈마를 형성한 뒤, 이러한 플라즈마 분위기에서 상기 베리어막(204)을 이방성 식각한다.
상기와 같은 챔버 분위기에서 상기 베리어막(204)에 대하여 이방성 식각공정을 실시하면, 식각공정시 발생된 베리어막의 부산물(by-product)들이 베리어막의 측벽, 보다 구체적으로 베리어막의 상부 측벽에 부착된다. 그로 인해, 상기 베리어막(204)은 하부 면적에 비해 상부 면적이 보다 큰 형태를 가지도록 식각된다. 보다 구체적으로, 상기 베리어막(204)은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지도록 식각된다. 보다 구체적으로, 상기 베리어막(204)은 참조부호 "D"로 나타낸 것과 같이, 상부 영역이 볼록한 와인잔 형상의 베리어막 패턴(204-1)으로 구현된다.
이때, 상기 플라즈마를 형성하는 HBr 가스의 유량에 따라 베리어막 패턴(204-1)의 형태가 변하게 되는데, 미세 패턴 형성에 유리한 베리어막 패턴(204-1)의 형태는 전체 면적 중, 절반 이하의 상부 면적이 하부 면적에 비해 보다 크도록 형성하는 것이 바람직하다. 보다 바람직하게는, 베리어막 패턴(204-1)의 전체 면적 중, 30% 이하의 상부 면적이 하부면적에 비해 보다 크도록 형성하는 것이 바람직하며, 이러한 베리어막 패턴(204-1) 구조를 얻기 위해서는 HBr 가스의 유량을 100~200 sccm으로 유지하는 것이 바람직하다.
도 5c를 참조하면, 상기 식각된 베리어막 패턴(204-1)을 자기정렬된 식각마스크로 이용하여 하부의 물질막(202)을 이방성 식각한다. 그리고, 상기 물질막(202)에 대한 식각공정이 완료되면 상기 반사방지막 패턴(206-1) 및 베리어막 패턴(204-1)을 제거한다.
그 결과, 상기 상부의 어택이나 붕괴 현상없는 양호한 프로파일을 가지는 미세 물질막 패턴(202-1)을 얻을 수 있다. 상기 미세 물질막 패턴(202-1)은 도전성 패턴으로서, 게이트 또는 배선으로 이용될 수 있을 것이다.
도 6은 본 발명에 따라 베리어막이 식각된 상태를 나타내는 TEM 사진이다.
본 발명에 따른 상기 제1실시예, 또는 제2실시예에 따라 베리어막(104, 204)에 대하여 이방성 식각공정을 실시하게 되면, 반도체 메모리 소자의 고집적화로 인해 한정된 면적내에 높은 두께로 베리어막(104,204)을 증착하더라도 종래에서와 같은 LWR 열화 문제 없이 양호한 프로파일의 베리어막 패턴(104-1, 204-1)을 얻을 수 있게 된다.
도 7은 본 발명에 따른 베리어막 패턴(104-1,204-1)을 이용하여 하부의 물질막(102,202)을 식각한 상태를 나타내는 SEM 사진이다.
상기 도 6에 도시된 것과 같이 양호한 프로파일을 가지는 베리어막 패턴(104-1,204-1)을 자기정렬된 식각마스크로 이용하여 하부의 물질막(102,202)을 식각하게 되면, 도 7에 도시된 것과 같이 하부의 물질막 패턴(102-1,202-1)의 프로파일 또한 매우 우수해짐을 알 수 있다.
상기 식각된 물질막(102-1,202-1)은 Y 데코딩 영역의 미니멈 바 게이트(minimum bar gate)로서, 어택이나 붕괴가 발생되지 않아 결과적으로 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있다.
상기한 바와 같이, 베리어막을 하부에 비해 상부의 면적이 보다 큰 형태로 형성함으로써, 하부 물질막 식각시 어택이나 붕괴없이 양호한 프로파일을 가지는 미세 패턴을 형성할 수 있게 된다. 그 결과, 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있으며, 전체 수율 또한 증가되는 효과를 얻을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100: 반도체 기판 102: 물질막
102-1: 물질막 패턴 104: 베리어막
104-1: 베리어막 패턴 106: 반사방지막
106-1: 반사방지막 패턴 108: 포토레지스트 패턴

Claims (14)

  1. 반도체 기판 상부에 미세 패턴으로 식각되어질 물질막을 증착하는 단계와;
    상기 물질막 상부에 베리어막을 증착하는 단계와;
    상기 베리어막 상부에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴이 형성되어 있는 반도체 기판에 대하여 식각공정을 실시하여, 상기 베리어막의 전체 면적중 절반 이하의 상부 면적이 하부 면적에 비해 보다 큰 형태를 가지도록 식각하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  2. 제 1 항에 있어서, 상기 베리어막은 포토레지스트(PR), ACL(Amorphous Carbon Layer) 또는 SOC(Spin On Carbon) 중의 어느 하나로 이루어진 단일막 또는 두 개 이상의 물질로 이루어진 복합막으로 형성함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  3. 제 2 항에 있어서, 상기 베리어막은 10mT 이하의 챔버 압력에서 500W 이상의 소오스 파워(source power)와 500Wb 이하의 바이어스 파워(bias power)의 조건하에서 HBr/O2/N2혼합가스로 이루어진 플라즈마를 이용하여 식각함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  4. 제 3 항에 있어서, 상기 HBr 가스의 유량은 100~200 sccm 으로 유지함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  5. 제 4 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지도록 식각함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  6. 제 5 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지되, 상부에서 하부로 내려오면서 완만한 곡선을 이루며 면적이 축소되는 나팔 형상임을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  7. 제 6 항에 있어서, 상기 베리어막 상부에 반사방지막을 증착하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  8. 제 5 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지되, 상부 영역이 볼록한 와인잔 형상임을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  9. 제 8 항에 있어서, 상기 베리어막 상부에 반사방지막을 증착하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴 제조방법.
  10. 반도체 기판 상부에 증착된 미세 패턴용 물질막;
    상기 물질막 상부에 형성되어 상기 물질막에 대한 식각마스크로 이용되며, 전체 면적중 절반 이하의 상부 면적이 하부 면적에 비해 보다 큰 형태를 가지도록 식각된 반도체 메모리 소자의 베리어막 패턴.
  11. 제 10 항에 있어서, 상기 베리어막 패턴은 포토레지스트(PR), ACL 또는 SOC 중의 어느 하나로 이루어진 단일막 또는 두 개 이상의 물질로 이루어진 복합막으로 이루어져 있음을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴.
  12. 제 11 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부의 면적이 보다 큰 실질적인 알파벳 와이(Y) 형태임을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴.
  13. 제 12 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부 면적이 보다 큰 상기 실질적인 알파벳 와이(Y) 형태를 가지되, 상부에서 하부로 내려오면서 완만한 곡선을 이루며 면적이 축소되는 나팔 형상임을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴.
  14. 제 12 항에 있어서, 상기 베리어막 패턴은 하부 면적에 비해 상부 면적이 보다 큰 알파벳 와이(Y) 형태를 가지되, 상부 영역이 볼록한 와인잔 형상임을 특징으로 하는 반도체 메모리 소자의 베리어막 패턴.
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