KR20130075167A - 발광 소자 - Google Patents

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KR20130075167A
KR20130075167A KR1020110143419A KR20110143419A KR20130075167A KR 20130075167 A KR20130075167 A KR 20130075167A KR 1020110143419 A KR1020110143419 A KR 1020110143419A KR 20110143419 A KR20110143419 A KR 20110143419A KR 20130075167 A KR20130075167 A KR 20130075167A
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최미경
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엘지이노텍 주식회사
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Abstract

발광 소자는, 투명형 기판 상에 형성되는 제1도전형 반도체층, 제2도전형 반도체층 및 제1 및 제2 도전형 반도체층 사이에 배치되고, 400nm 이하에서 피크(peak) 파장을 갖는 발광스펙트럼을 발광가능한 활성층과, 제1도전형 반도체층과 연결되는 제1전극과, 제2도전형 반도체층과 연결되는 제2전극과, 제1도전형 반도체층 내에 배치되는 전류 스프레딩층을 포함한다. 제1 및 제2 전극은 같은 방향에 배치된다. 제1전극을 통하여 전달되는 제1 캐리어는 상기 전류 스프레딩층에서 확산한다.

Description

발광 소자{Light-emitting device}
실시예는 발광 소자에 관한 것이다.
발광 다이오드(Light-Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다.
반도체 발광 소자는 고 휘도를 갖는 광을 얻을 수 있어, 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 폭넓게 사용되고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
실시예는 새로운 구조의 발광 소자를 제공한다.
실시예는 전류 스트레딩을 증가시킨 발광 소자를 제공한다.
실시예는 누설 전류를 방지할 수 있는 발광 소자를 제공한다.
실시예는 균일한 발광 효율을 얻을 수 있는 발광 소자를 제공한다.
실시예에 따르면, 발광 소자는, 투명형 기판; 상기 투명형 기판 상에 형성되는 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 사이에 배치되고, 400nm 이하에서 피크(peak) 파장을 갖는 발광스펙트럼을 발광가능한 활성층; 상기 제1도전형 반도체층과 연결되는 제1전극; 상기 제2도전형 반도체층과 연결되는 제2전극; 및 상기 제1도전형 반도체층 내에 배치되는 전류 스프레딩층을 포함하고, 상기 제1 및 제2 전극은 같은 방향에 배치되며, 상기 제1전극을 통하여 전달되는 제1 캐리어는 상기 전류 스프레딩층에서 확산한다.
실시예는 채널층은 고농도의 n형 도펀트로 도핑되고 제1 도전형 반도체층 아래에 형성됨으로써, 전류가 수평 방향으로 원활하게 흐르도록 하여 제1 도전형 반도체층의 전 영역에서 전자가 활성층으로 제공되어 균일한 광을 얻을 수 있다.
실시예는 채널층 아래에 캐리어 가이드층을 형성함으로써, 채널층의 전자에 의한 누설 전류를 방지할 수 있다.
실시예는 채널층과 제1 도전형 반도체층 사이에 캐리어 가이드층을 형성함으로써, 채널층의 전자가 최대한 균일하게 제1 도전형 반도체층을 통해 활성층으로 제공되도록 하여 균일한 발광 효율을 얻을 수 있다
도 1은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 2는 도 1의 발광 소자에서 전류의 흐름을 도시한 도면이다.
도 3은 도 1의 발광 소자의 에너지 밴드 다이어그램을 도시한 도면이다.
도 4는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 5는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 6은 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
도 7은 실시예에 따른 발광 소자 패키지를 도시한 도면이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 발광 소자(10)는 투명한 기판(11), 캐리어 가이드층(13), 채널층(17), 발광 구조물(25) 및 제1 및 제2 전극(27, 29)을 포함할 수 있다.
상기 기판(11)은 광을 투과시킬 수 있는 투명한 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 캐리어 가이드층(13)과 상기 채널층(17) 사이에서 격자 부정합을 완화시켜 주기 위해 상기 캐리어 가이드층(13)과 상기 채널층(17) 사이에 버퍼층(15)이 형성될 수 있다.
도시되지 않았지만, 상기 기판(11)과 상기 캐리어 가이드층(13) 사이에서 격자 부정합을 완화시켜 주기 위해 상기 기판(11)과 상기 캐리어 가이드층(13) 사이에 또 다른 버퍼층(미도시)이 형성될 수 있다.
상기 또 다른 버퍼층(미도시), 상기 캐리어 가이드층(13), 상기 버퍼층(15), 상기 채널층(17) 및 상기 발광 구조물(25)은 III족 및 V족 화합물 반도체 재료로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 III족 및 V족 화합물 반도체 재료로는 예컨대, GaN, AlN, InN, InGaN, AlGaN, AlInN 및 InAlGaN로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(11)으로는 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(25)은 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있다.
상기 제1 도전형 반도체층(19)은 상기 채널층(17) 상에 형성되고, 상기 활성층(21)은 상기 제1 도전형 반도체층(19) 상에 형성되며, 상기 제2 도전형 반도체층(23)은 상기 활성층(21) 상에 형성될 수 있다.
상기 또 다른 버퍼층(미도시), 상기 캐리어 가이드층(13), 상기 버퍼층(15), 상기 채널층(17), 상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 일괄적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 또 다른 버퍼층(미도시), 상기 캐리어 가이드층(13), 상기 버퍼층(15), 상기 채널층(17), 상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 예컨대, MOCVD(metal organic chmical vaphor depostion), HVPE(hybrid vapor phase epitaxy), CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), MBE(molecular beam epitaxy) 중 어느 하나을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(19)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(23)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
n형 도펀트로는 Si, Ge, Sn 등을 포함하고, p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 활성층(21)과 상기 제2 도전형 반도체층(23) 사이에는 활성층(21)의 전자가 상기 제2 도전형 반도체층(23)으로 이동되지 않도록 차단시켜 주는 역할을 하는 전자 차단층이 형성될 수 있다.
상기 활성층(21)에서, 상기 제1 도전형 반도체층(19)을 통해서 주입되는 제1 캐리어, 예컨대 전자와 상기 제2 도전형 반도체층(23)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 재결결합되어, 상기 활성층(21)의 형성 물질에 의해 결정된 밴드갭(Band Gap)에 상응하는 파장을 갖는 광이 생성될 수 있다.
상기 활성층(21)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
상기 활성층(21)은 우물층과 장벽층의 주기로 반복 형성될 수 있다. 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 크게 형성될 수 있다. 따라서, 제1 및 제2 캐리어는 우물층에 저장되게 되고, 전도성 에너지 밴드의 우물층의 제1 캐리어가 가전자대 에너지 밴드의 우물층의 제2 캐리어의 재결합에 의해 광이 생성될 수 있다.
상기 활성층(21)은 400nm 이하의 자외선 광을 생성할 수 있다.
상기 활성층(21)은 320nm 내지 400nm의 근자외선 광을 생성할 수 있다.
상기 전차 차단층은 III족 및 V족 화합물 반도체 물질로 형성될 수 있다. 상기 전자 차단층의 에너지 레벨은 적어도 상기 활성층(21)의 배리어의 에너지 레벨보다 큰 화합물 반도체 물질로 형성될 수 있다.
도시되지 않았지만, 상기 제2 도전형 반도체층(23) 상에는 투명전극층이 형성될 수 있다. 상기 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
한편, 상기 투명전극층 대신 반사전극층(미도시)이 형성될 수도 있다. 상기 반사전극층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 백금(Pt) 및 팔라딘(Pd)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 도전형 반도체층(19) 상에 제1 전극(27)이 형성되고, 상기 제2 도전형 반도체층(23) 상에 제2 전극(29)이 형성될 수 있다.
상기 제1 및 제2 전극(27, 29)은 전원을 상기 발광 소자(10)에 공급하여, 상기 제1 도전형 반도체층(19)의 제1 캐리어가 상기 활성층(21)으로 공급되도록 하고 상기 제2 도전형 반도체층(23)의 제2 캐리어가 상기 활성층(21)으로 공급되도록 할 수 있다.
상기 제1 및 제2 전극(27, 29)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브텐(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.
한편, 실시예에서, 제1 전극(27)을 상기 제1 도전형 반도체층(19) 상에 형성하기 위해 상기 발광 구조물(25)은 메사 에칭에 의해 부분적으로 제거될 수 있다. 즉, 상기 메사 에칭에 의해 상기 발광 구조물(25)의 제2 도전형 반도체층(23)과 상기 활성층(21)이 제거되고, 상기 제1 도전형 반도체층(19)의 상면도 부분적으로 제거될 수 있다.
상기 제1 도전형 반도체층(19)의 상면이 부분적으로 제거된 영역에서의 상기 제1 도전형 반도체층(19)은 두께(t1)는 상기 제1 도전형 반도체층(19)의 전체 두께보다 줄어들게 된다.
상기 제1 도전형 반도체층(19)의 상면이 부분적으로 제거된 영역을 '노출부(41)'이라 명명할 수 있다.
상기 노출부(41)의 상기 제1 도전형 반도체층(19) 상에 제1 전극(27)이 형성될 수 있다.
상기 노출부(41)에서 상기 제1 전극(27)과 상기 제1 도전형 반도체층(19) 사이의 계면 저항을 줄이기 위해, 상기 제1 전극(27)은 상기 제1 도전형 반도체층(19)과 오믹 콘택으로 형성될 수 있다.
상기 제1 도전형 반도체층(19)은 예컨대 5×1017 내지 5×1018의 도핑 농도를 포함하는 n형 도펀트로 도핑되므로, 부도체에서 전류가 흐를 수 있는 반도체가 될 수 있다.
하지만, 제1 도전형 반도체층(19)은 전기 전도도가 우수하여 전류를 원할히 흐르는 제1 전극(27)과 같이 전류가 흐르지 못한다.
상기 제1 전극(27)에 대해 높은 전압인 정 전원을 제2 전극(29)에 공급하여 주면, 상기 제1 및 제2 전극(27, 29) 사이에 전류 통로가 형성된다. 즉, 상기 제1 도전형 반도체층(19)의 전자를 기준으로 보면, 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)으로의 수직 방향으로의 전류 통로가 형성될 수 있다.
이러한 수직 방향으로의 전류 통로는 상기 제1 및 제2 전극(27, 29) 사이의 최단 경로를 따라 형성되므로, 상기 제1 전극(27)에 인접한 제1 도전형 반도체층(19)의 제1 영역에 국부적으로 전류 통로가 형성되게 되고, 상기 제1 영역의 제외한 제1 도전형 반도체층(19)의 제2 영역으로는 전류 통로가 형성되지 않게 된다.
만일 상기 제1 도전형 반도체층(19)이 전기 전도도가 우수한 경우, 상기 제1 도전형 반도체층(19)에서의 전류는 수직 방향으로의 전류 통로뿐만 아니라 수평 방향으로의 전류 통로도 형성될 수 있다.
하지만, 앞서 설명한 바와 같이 상기 제1 도전형 반도체층(19)의 전기 전도도가 우수하지 못하게 되어, 제1 도전형 반도체층(19)이 전기 전도도가 우수한 경우, 상기 제1 도전형 반도체층(19)에서의 전류는 수직 방향으로의 전류 통로가 주로 형성되는데 반해, 상기 제1 도전형 반도체층(19) 내에서의 수평 방향으로의 전류 통로는 거의 발생하지 않게 된다.
제1 도전형 반도체층(19) 내에서 전류 통로가 수평 방향으로 거의 형성되지 않기 때문에 상기 제1 도전형 반도체층(19)의 제2 영역에 있는 전자들은 상기 활성층(21)으로 공급되지 않게 되므로, 상기 제1 도전형 반도체층(19)의 제2 영역에 대응하는 활성층(21)에서는 광이 발생이 원활하지 않게 되어, 결국 발광 소자에서 전류 통로에 해당하는 활성층(21)에서의 광의 세기와 전류 통로에 영향을 받지 못하는 활성층(21)에서의 광의 세기가 일치하게 않게 되어, 결국 광의 불균일이 발생하게 된다.
실시예는 상기 제1 도전형 반도체층(19) 아래에 전류를 수평 방향으로 스프레딩시킬 수 있는 채널층(17)을 형성할 수 있다.
상기 채널층(17)은 상기 제1 도전형 반도체층(19)의 전류 흐름을 도와 전류가 보다 수평 방향으로 스프레딩되도록 하는 전류 스프레딩 기능을 가질 수 있다.
도시하지 않았지만, 상기 채널층(17)은 판 형상으로 형성되거나 일 방향을 따라 길게 형성된 다수의 바 형상으로 형성될 수 있다. 여기서, 일 방향은 상기 제1 전극(27)으로부터 수평 방향 또는 좌측 방향을 의미할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 바들 사이에는 연결 패턴에 의해 서로 연결될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(27)과 상기 채널층(17) 사이에는 제1 도전형 반도체층(19)이 형성될 수 있다.
상기 제1 전극(27)과 상기 채널층(17) 사이의 제1 도전형 반도체층(19)의 두께(t)가 두꺼운 경우, 상기 제1 전극(27)과 상기 제2 전극(29) 사이의 최단 경로로 전류 통로가 형성되는 특성으로 인해, 상기 전류 스프레딩을 통해 전류가 흐르지 않고 상기 제1 및 제2 전극(27, 29) 사이의 최단 경로로 흐르게 될 수도 있다.
따라서, 상기 제1 전극(27)과 상기 채널층(17) 사이의 상기 제1 도전형 반도체층(19)의 두께(t)는 얇게 하여 주어야 한다.
실시예에서, 상기 제1 전극(27)과 상기 채널층(17) 사이의 상기 제1 도전형 반도체층(19)의 두께는 2nm 내지 50nm의 범위를 가질 수 있다.
다시 말해, 상기 제1 전극(27)과 상기 채널층(17) 사이의 상기 제1 도전형 반도체층(19)의 두께(t)는 상기 활성층(21)과 상기 채널층(17) 사이의 상기 제1 도전형 반도체층(19)의 두께의 5% 내지 20%의 범위를 가질 수 있다.
상기 채널층(17)은 전류 스프레딩 기능을 갖기 위해, 상기 제1 도전형 반도체층(19)보다 더 큰 도핑 농도를 갖는 도펀트를 포함할 수 있다.
예컨대, 상기 채널층(17)은 5×1018 내지 5×1021의 범위의 도펀트를 포함할 수 있다.
상기 채널층(17)은 n형 반도체층일 수 있다. 상기 n형 도펀트로는 Si, Ge, Sn 등을 포함할 수 있다.
상기 채널층(17)은 상기 제1 도전형 반도체층(19)과 동일한 도전형 물질로 동일한 III족 및 V족 화합물 반도체 재료로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 채널층(17)과 상기 제1 도전형 반도체층(19)은 n형 도펀트로서 Si을 포함할 수 있고, III족 및 V족 화합물 반도제 재료로서 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예는 상기 채널층(17)은 예컨대, n형 도펀트를 포함하는 제1 도전형 반도체층(19)보다 현저히 큰 고농도의 n형 도펀트로 도핑됨으로써, 전류가 수평 방향으로 원활하게 흐르도록 하여 제1 도전형 반도체층(19)의 전 영역에서 전자가 활성층(21)으로 제공되어 균일한 광을 얻을 수 있다.
상기 채널층(17) 아래에 캐리어 가이드층(13)이 형성될 수 있다.
상기 캐리어 가이드층(13)은 상기 채널층(17)의 전류가 상기 기판(11)이나 상기 기판(11)과 상기 캐리어 가이드층(13) 사이에 형성된 또 다른 버퍼층(미도시)으로 흘러 누설전류로서 손실되는 것을 방지하여 주는 역할을 할 수 있다.
상기 캐리어 가이드층(13)은 III족 및 V족 화합물 반도제 재료로 형성될 수 있다.
상기 캐리어 가이드층(13)은 상기 채널층(17)의 전류가 기판(11) 등으로 누설되는 것을 방지하기 위해 상기 채널층(17)보다 더 큰 밴드갭을 갖는 III족 및 V족 화합물 반도체 재료로 형성될 수 있다.
예컨대, 상기 캐리어 가이드층(13)은 AlxGa(1-x)N일 수 있지만, 이에 대해서는 한정하지 않는다.
이때, Al 함량은 7% 이상일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 캐리어 가이드층(13)이 상기 전류의 누설을 방지하는 역할을 하기 위해 상기 캐리어 가이드층(13)은 어떠한 도펀트도 포함되지 않는 비도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 캐리어 가이드층(13)은 상기 채널층(17)의 전류 스프레딩을 도와주는 한편, 상기 채널층(17)을 흐르는 전류의 누설을 방지하기 위한 것으로서, 상기 채널층(17)의 아래에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(17)이 다수의 바 형상으로 형성되는 경우, 상기 캐리어 가이드층(13) 또한 상기 채널층(17)의 다수의 바 형상에 대응하는 다수의 바 형 형상으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 캐리어 가이드층(13)과 상기 채널층(17) 사이의 격자 부정합(lattice mismatch)을 완화하여 주기 위해 버퍼층(15)이 형성될 수 있다.
상기 버퍼층(15)은 상기 채널층(17)과 동일한 III족 및 V족 화합물 반도제 물질로 형성될 수 있다. 예컨대, 상기 버퍼층(15)은 GaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(15) 또한 채널층(17)의 전류의 기판(11) 등으로의 손실을 방지해야 하므로, 도펀트를 포함하지 않는 것이 바람직하지만, 이에 대해서는 한정하지 않는다.
따라서, 상기 캐리어 가이드층(17), 상기 버퍼층(15) 및 상기 채널층(13)은 전류 스프레딩층(18)을 구성할 수 있다.
제1 실시예에 따른 발광 소자(10)의 각 층들의 두께 범위를 다음과 같지만, 이에 대해서는 한정하지 않는다.
캐리어 가이드층(13): 20nm 내지 50nm
버퍼층(15): 2nm 내지 10nm
채널층(17): 10nm 내지 70nm
제1 전극(27)과 채널층(17) 사이의 제1 도전형 반도체층(19): 2nm 내지 50nm
활성층(21)과 채널층(17) 사이의 제1 도전형 반도체층(19): 300nm 내지 500nm
한편, 상기 채널층(17)에서의 전자의 이동도는 상기 제1 도전형 반도체층(19)보다 크고, 상기 캐리어 가이드층(13)에서의 전자 이동도는 상기 제1 도전형 반도체층(19)보다 작을 수 있다.
도 2에 도시한 바와 같이, 제1 전극(27)과 제2 전극(29) 사이에 전원이 인가되면, 채널층(17)이 제1 도전형 반도체층(19)보다 더 큰 도핑 농도를 갖는 도펀트를 가지므로, 주로 전자들이 상기 채널층(17)을 통해 수평 방향으로 스프레딩되고, 상기 스프레딩된 전자들이 상기 제2 전극(29)의 정전원에 의해 이끌리게 되므로 활성층(21)으로 제공될 수 있다.
따라서, 적어도 활성층(21)의 면적보다 더 넓은 채널층(17)으로 넓게 스프레딩된 전자들이 활성층(21)으로 제공되어, 활성층(21)으로부터 균일한 발광 효율이 얻어질 수 있다.
아울러, 채널층(17)의 아래에 캐리어 가이드층(13)이 형성되므로, 상기 채널층(17)으로 스프레딩된 전자들이 또 다른 버퍼층(미도시)이나 기판(11)으로 이동되지 않게 되므로, 상기 캐리어 가이드층(13)에 의해 누설 전류가 방지될 수 있다.
도 3에 도시한 바와 같이, 제1 실시예에 따른 발광 소자(10)에서의 에너지 밴드 다이어그램을 보면, 예컨대, 캐리어 가이드층(13)을 제외한 버퍼층(15), 채널층(17), 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)의 밴드갭은 모두 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 캐리어 가이드층(13)은 상기 채널층(17)보다 큰 밴드갭을 가질 수 있다.
따라서, 상기 제1 및 제2 전극(27, 29) 사이에 전원이 인가되면, 채널층(17)에서 상기 제1 전극(27)으로부터 멀어지는 수평 방향을 따라 전자들이 스프레딩될 수 있다.
아울러, 상기 채널층(17)보다 상기 캐리어 가이드층(13)이 더 큰 밴드갭을 가지므로, 상기 채널층(17)에서 스프레딩된 전자들이 상기 캐리어 가이드층(13)을 넘어 또 다른 버퍼층(미도시)이나 기판(11)으로 이동될 수 없으므로, 전류의 누설을 방지할 수 있다.
도 4는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예는 제1 전극(27)이 채널층(17) 상에 형성되는 것을 제외하고는 제1 실시예와 거의 동일하다.
제2 실시예에서 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 보다 상세한 설명은 생략한다.
도 4를 참조하면, 제2 실시예에 따른 발광 소자(10A)는 기판(11), 캐리어 가이드층(13), 버퍼층(15), 채널층(17), 제1 도전형 반도체층(19), 활성층(21), 제2 도전형 반도체층(23) 및 제1 및 제2 전극(27, 29)을 포함할 수 있다.
상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)에 의해 발광 구조물(25)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(11)과 상기 캐리어 가이드층(13) 사이에 또 다른 버퍼층(미도시)이 형성될 수 있다.
상기 또 다른 버퍼층(미도시)은 상기 기판(11)과 상기 캐리어 가이드층(13) 사이의 격자 부정합을 완화시켜 주는 역할을 할 수 있다.
상기 버퍼층(15)은 상기 캐리어 가이드층(13)과 상기 채널층(17) 사이의 격자 부정합을 완화시켜 주는 역할을 할 수 있다.
상기 채널층(17)은 제1 도전형 반도체층(19)보다 더 큰 도핑 농도를 갖는 도펀트를 포함하므로, 전자가 제1 전극(27)으로부터 멀어지는 수평 방향을 따라 스프레딩될 수 있다.
상기 캐리어 가이드층(13)은 상기 채널층(17)의 아래에 형성되고 상기 채널층(17)보다 더 큰 밴드갭을 가지므로, 채널층(17)의 전자가 또 다른 버퍼층(미도시)이나 기판(11)으로 누설되는 것을 방지하여 주는 역할을 할 수 있다.
제2 실시예는 제1 전극(27)이 제1 실시예에서와 같이 제1 도전형 반도체층(19) 상에 형성되는 것이 아니라, 채널층(17) 상에 형성될 수 있다.
이를 위해, 상기 발광 구조물(25)이 메사 에칭될 때, 일측에 있는 상기 제2 도전형 반도체층(23), 상기 활성층(21) 및 상기 제1 도전형 반도체층(19)을 완전히 제거한 후, 채널층(17)의 상면의 일부 영역을 제거한다.
이와 같이 제1 전극(27)이 직접 채널층(17)에 형성되므로, 제1 전극(27)에 의해 보다 원활하게 전자가 채널층(17)에서 전류 스프레딩이 되므로, 제1 실시예에 비해 전류 스프레딩 효과가 더욱 커질 수 있다. 이와 같이 전류 스프레딩 효과가 더욱 커져 보다 세밀하고 균일한 발광 효율을 얻을 수 있다.
도 5는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
제3 실시예는 채널층(17)과 제1 도전형 반도체층(19) 사이에 캐리어 가이드층(31)이 추가되는 것을 제외하고는 제1 실시예와 거의 동일하다.
도 5를 참조하면, 제3 실시예에 따른 발광 소자(10B)는 기판(11), 제1 캐리어 가이드층(13), 제1 버퍼층(15), 채널층(17), 제2 버퍼층(33), 제2 캐리어 가이드층(31), 제1 도전형 반도체층(19), 활성층(21), 제2 도전형 반도체층(23) 및 제1 및 제2 전극(27, 29)을 포함할 수 있다.
상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)에 의해 발광 구조물(25)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(11)과 상기 제1 캐리어 가이드층(13) 사이에 또 다른 버퍼층이 형성될 수 있다.
상기 또 다른 버퍼층은 상기 기판(11)과 상기 제1 캐리어 가이드층(13) 사이의 격자 부정합을 완화시켜 주는 역할을 할 수 있다.
상기 제1 버퍼층(15)은 상기 제1 캐리어 가이드층(13)과 상기 채널층(17) 사이의 격자 부정합을 완화시켜 주는 역할을 할 수 있다.
상기 채널층(17)은 제1 도전형 반도체층(19)보다 더 큰 도핑 농도를 갖는 도펀트를 포함하므로, 전자가 제1 전극(27)으로부터 멀어지는 수평 방향을 따라 스프레딩될 수 있다.
상기 제1 캐리어 가이드층(13)은 상기 채널층(17)의 아래에 형성되고 상기 채널층(17)보다 더 큰 밴드갭을 가지므로, 채널층(17)의 전자가 또 다른 버퍼층이나 기판(11)으로 누설되는 것을 방지하여 주는 역할을 할 수 있다.
한편, 상기 제2 캐리어 가이드층(31)이 채널층(17) 위에 형성되고 상기 채널층(17)보다 더 큰 밴드갭을 가질 수 있다.
상기 제2 캐리어 가이드층(31)은 상기 제1 캐리어 가이드층(13)과 그 역할이 다소 상이하다.
즉, 상기 제1 캐리어 가이드층(13)은 상기 채널층(17)의 전자가 상기 기판(11)으로 이동되는 것을 방지하는 역할을 한다.
이에 반해, 상기 제2 캐리어 가이드층(31)은 상기 채널층(17)에서 스프레딩된 전자가 상기 제1 도전형 반도체층(19)을 통해 최대한 균일하게 활성층(21)으로 제공되도록 하는 역할을 한다.
채널층(17)에 의해 전자가 스프레딩되어 제1 도전형 반도체층(19)의 전 영역을 통해 비교적 균일하게 활성층(21)으로 제공될 수 있다. 하지만, 상기 채널층(17)이 형성된다고 하더라도, 상기 제1 및 제2 전극(27, 29) 사이의 최단 경로로 집중적으로 전류가 흐르는 것을 완전하게 제거하지는 못한다.
따라서, 상기 제1 전극(27)에 가까운 채널층(17)과 제1 전극(27)에서 먼 채널층(17)에서 활성층(21)으로 제공되는 전자의 양이 달라지게 된다.
실시예는 상기 채널층(17)과 상기 제1 도전형 반도체층(19) 사이에 제2 캐리어 가이드층(31)을 형성하여, 상기 제1 전극(27)에 가까운 채널층(17)에서의 상대적으로 많은 양의 전자와 상기 제1 전극(27)에서 먼 채널층(17)에서의 상대적으로 적은 양의 전자가 영역에 관계없이 균일하게 활성층(21)로 제공되도록 하여 준다. 즉, 상기 제1 전극(27)에 가까운 채널층(17)에서의 상대적으로 많은 양의 전자와 상기 제1 전극(27)에서 먼 채널층(17)에서의 상대적으로 적은 양의 전자가 일시적으로 상기 제2 캐리어 가이드층(31)에 의해 막힌 다음 상기 제2 캐리어 가이드층(31)에 의해 서서히 넘어가게 된다.
상기 제2 캐리어 가이드층(31)은 제1 캐리어 가이드층(13)과는 달리 전자를 활성층(21)으로 이동되도록 하여 준다.
이를 위해, 상기 제2 캐리어 가이드층(31)은 도펀트를 포함하고 제1 캐리어 가이드층(13)보다 더 얇은 두께를 가질 수 있다.
예컨대, 상기 제1 캐리어 가이드층(13)은 20nm 내지 50nm의 범위를 갖는데 반해, 상기 제2 캐리어 가이드층(31)은 1nm 내지 8nm의 범위를 가질 수 있다.
이와 같이, 제2 캐리어 가이드층(31)이 얇아짐에 따라 상기 제2 캐리어 가이드층(31)이 상기 채널층(17)보다 더 큰 밴드갭을 가지더라도, 상기 채널층(17)의 전자가 상기 제2 캐리어 가이드층(31)을 경유하여 상기 제1 도전형 반도체층(19)으로 제공될 수 있다.
상기 제2 캐리어 가이드층(31)의 도핑 농도는 상기 제1 도전형 반도체층(19)의 도핑 농도와 같거나 더 적을 수 있다.
상기 제1 도전형 반도체층(19)의 도핑 농도는 예컨대 5×1017 내지 5×1018의 범위를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 캐리어 가이드층(31)은 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 버퍼층(33)은 상기 채널층(17)과 상기 제2 캐리어 가이드층(31) 사이의 격자 부정합을 완화시켜주는 역할을 한다.
이상의 제1 내지 제3 실시예에 따른 발광 소자(10, 10A, 10B)는 300nm 내지 400nm의 파장을 갖는 근자외선 광에 적용될 수 있지만, 이에 대해서는 한정하지 않는다.
이상의 제1 내지 제3 실시예에 따른 발광 소자(10, 10A, 10B)는 플립형 발광 소자로서 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 발광 소자는 플립칩 실장될 수 있다.
플립형 발광 소자로 사용되는 경우, 기판(11)이 위를 향하고 제2 도전형 반도체층(23)이 아래를 향하도록 배치된다. 이러한 경우, 활성층(21)에서 생성된 광은 기판(11)을 통해 전방으로 출사될 수 있다.
실시예의 전류 스프레딩층(18)은 캐리어 가이드층(15)이 AlxGa(1-x)N로 형성될 수 있다. AlxGa(1-x)N은 광을 흡수하기보다는 광을 투과시키는 특성을 가지므로, 실시예는 활성층(21)에서 생성된 광이 전류 스프레딩층(18)의 캐리어 가이드층(15)을 용이하게 투과하여 기판(11)을 통해 외부로 출사될 수 있다.
이상의 제1 내지 제3 실시예에서 전류 스프레딩층(18)은 제1 도전형 반도체층(19) 내에 형성될 수 있다.
특히, 이상의 제1 내지 제3 실시예의 전류 스프레딩층(18)은 기판(11)에 접하여 형성될 수 있다. 즉, 상기 전류 스프레딩층(18)은 기판(11)과 제1 도전형 반도체층(19) 사이에 배치될 수 있다.
도 6은 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
제4 실시예는 전류 스프레딩층(18)이 제1 도전형 반도체층(19a, 19b) 내에 형성될 수 있다.
특히, 제4 실시예의 전류 스프레딩층(18) 위 및 아래에 상기 제1 도전형 반도체층(19a, 19b)이 형성될 수 있다.
도 6을 참조하면, 제4 실시예에 따른 발광 소자(10C)는 기판(11), 전류 스프레딩층(18), 제1 도전형 반도체층(19a, 19b), 활성층(21), 제2 도전형 반도체층(23) 및 제1 및 제2 전극(27, 29)을 포함할 수 있다.
상기 전류 스프레딩층(18)은 채널층(17), 버퍼층(15) 및 캐리어 가이드층(13)을 포함할 수 있다.
제4 실시예에서의 상기 채널층(17), 상기 버퍼층(15) 및 상기 캐리어 가이드층(13)은 각각 제3 실시예에서의 채널층(17), 제2 버퍼층(33) 및 제2 캐리어 가이드층(31)과 동일한 기능을 가질 수 있으므로, 이에 대한 상세한 설명은 생략한다.
상기 전류 스프레딩층(18)의 위 및 아래에 제1 도전형 반도체층(19a, 19b)이 형성될 수 있다.
상기 제1 도전형 반도체층(19)의 상면이 부분적으로 제거된 영역을 '노출부(41)'이라 명명할 수 있다.
상기 노출부(41)에 제1 전극(27)이 형성될 수 있다.
상기 전류 스프레딩층(18)은 상기 노출부(41)에 있는 제1 도전형 반도체층(19a)의 표면보다 높고 상기 활성층(21)보다 낮은 위치에 형성될 수 있다.
도 7은 실시예에 따른 발광 소자 패키지를 도시한 도면이다.
도 7을 참조하면, 실시예에 따른 발광 소자 패키지(200)는 몸체부(330)와, 상기 몸체부(330)에 설치된 제1 전극층(310) 및 제2 전극층(320)과, 상기 몸체부(330) 상에 상기 제1 전극층(310) 및 제2 전극층(320)과 전기적으로 연결되는 상기 발광 소자(10)와, 상기 몸체부(330) 상에 상기 발광 소자(10)를 포위하는 몰딩부재(340)를 포함한다.
상기 몸체부(330)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체부(330)는 위에서 볼 때 내부에 경사면을 갖는 캐비티(cavity)을 갖는다.
상기 제1 전극층(310) 및 상기 제2 전극층(320)은 서로 전기적으로 분리되며, 상기 몸체부(330) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 전극층(310) 및 상기 제2 전극층(320)의 일측 끝단은 상기 캐비티 내부에 배치되고, 타측 끝단은 상기 몸체부(330)의 외부면에 부착되어 외부에 노출되게 된다.
상기 제1 전극층(310) 및 제2 전극층(320)은 상기 발광 소자(10)에 전원을 공급하고, 상기 발광 소자(10)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(10)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다.상기 발광 소자(10)는 상기 몸체부(330) 상에 설치되거나 상기 제1 전극층(310) 또는 제2 전극층(320) 상에 설치될 수 있다.
상기 발광 소자(10)은 앞서 설명한 실시예에 따른 플립형 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 소자(10)은 제1 및 제2 범퍼(360, 365)를 이용하여 상기 제1 및 제2 전극층(310, 320)에 전기적으로 연결되고 물리적으로 고정될 수 있다. 이는 플립칩 실장이라 명명될 수 있다.
상기 몰딩부재(340)는 상기 발광 소자(10)를 포위하여 상기 발광 소자(10)를 보호할 수 있다. 또한, 상기 몰딩부재(340)에는 형광체가 포함되고, 이러한 형광체에 의해 상기 발광 소자(10)에서 방출된 광의 파장이 변화될 수 있다.
10, 10A, 10B: 발광 소자
11: 기판
13, 31: 캐리어 가이드층
15, 33: 버퍼층
17: 채널층
18: 전류 스프레딩층
19: 제1 도전형 반도체층
21: 활성층
23: 제2 도전형 반도체층
25: 발광 구조물
27: 제1 전극
29: 제2 전극
41: 노출부

Claims (22)

  1. 투명형 기판;
    상기 투명형 기판 상에 형성되는 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 사이에 배치되고, 400nm 이하에서 피크(peak) 파장을 갖는 발광스펙트럼을 발광가능한 활성층;
    상기 제1도전형 반도체층과 연결되는 제1전극;
    상기 제2도전형 반도체층과 연결되는 제2전극; 및
    상기 제1도전형 반도체층 내에 배치되는 전류 스프레딩층을 포함하고,
    상기 제1 및 제2 전극은 같은 방향에 배치되며,
    상기 제1전극을 통하여 전달되는 제1 캐리어는 상기 전류 스프레딩층에서 확산하는 발광 소자.
  2. 제1항에 있어서,
    상기 활성층은 320nm 내지 400nm 내에 피크 파장을 갖는 발광 소자.
  3. 제1항에 있어서,
    상기 제1도전형 반도체층은 상기 제2도전형 반도체층 및 상기 활성층이 제거된 노출부를 포함하고,
    상기 제1전극은 상기 노출부에 배치되는 발광 소자.
  4. 제1항에 있어서,
    상기 전류 스프레딩층은,
    상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 큰 채널층; 및
    상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 작은 캐리어 가이드층을 포함하는 발광 소자.
  5. 제4항에 있어서,
    상기 채널층은,
    상기 제1 도전형 반도체층보다 더 큰 제1 도전형 도핑 농도를 갖는 제1 도전형 도펀트를 포함하는 발광 소자.
  6. 제5항에 있어서,
    상기 제1 도전형 반도체층의 상기 제1 도전형 도핑 농도는 5×1017 내지 5×1018이고,
    상기 채널층의 상기 제1 도전형 도핑 농도는 5×1018 내지 5×1021인 발광 소자.
  7. 제5항에 있어서,
    상기 채널층 및 상기 캐리어 가이드층 사이에 버퍼층을 더 포함하는 발광 소자.
  8. 제4항에 있어서,
    상기 제1 전극과 상기 채널층 사이의 상기 제1 도전형 반도체층은 상기 활성층과 상기 채널층 사이의 상기 제2 도전형 반도체층의 5% 내지 20%의 범위의 두께를 갖는 발광 소자.
  9. 제4항에 있어서,
    상기 캐리어 가이드층은 상기 채널층의 위 및 상기 채널층의 아래 중 어느 하나에 형성되는 발광 소자.
  10. 제4항에 있어서,
    상기 캐리어 가이드층은 상기 채널층보다 더 큰 밴드갭을 갖는 화합물 반도제 물질을 포함하는 발광 소자.
  11. 제4항에 있어서,
    상기 캐리어 가이드층은 AlxGa(1-x)N인 발광 소자.
  12. 제11항에 있어서,
    상기 Al은 7% 이상의 함량을 갖는 발광 소자.
  13. 제4항에 있어서,
    상기 캐리어 가이드층은 도펀트를 포함하지 않는 발광 소자.
  14. 제4항에 있어서,
    상기 캐리어 가이드층은 상기 채널층의 위 및 상기 채널층의 아래에 형성되는 발광 소자.
  15. 제14항에 있어서,
    상기 채널층의 위에 형성된 캐리어 가이드층은 상기 채널층의 아래에 형성된 캐리어 가이드층보다 더 얇은 두께를 갖는 발광 소자.
  16. 제15항에 있어서,
    상기 채널층의 위에 형성된 캐리어 가이드층은 상기 제1 도전형 반도체층과 같거나 더 작은 도핑 농도를 갖는 도펀트를 포함하는 발광 소자.
  17. 제4항에 있어서,
    상기 제1 전극은,
    상기 제1 도전형 반도체층 및 상기 채널층 중 어느 하나의 층 상에 형성되는 발광 소자.
  18. 제4항에 있어서,
    상기 채널층은 상기 제1 도전형 반도체층과 동일한 화합물 반도체 물질을 포함하는 발광 소자.
  19. 제3항에 있어서,
    상기 제1 도전형 반도체층 내의 상기 전류 스프레딩층은 상기 제1 전극보다 높게 배치되고,
    상기 전류 스프레딩층은,
    상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 큰 채널층; 및
    상기 채널층 하부에 배치되고, 상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 작은 캐리어 가이드층을 포함하는 발광 소자.
  20. 제3항에 있어서,
    상기 제1 도전형 반도체층 내의 상기 전류 스프레딩층은 상기 제1 전극보다 낮게 배치되고,
    상기 전류 스프레딩층은,
    상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 큰 채널층; 및
    상기 채널층 상부에 배치되고, 상기 제1 캐리어의 이동도가 상기 제1 도전형 반도체층보다 작은 캐리어 가이드층을 포함하는 발광 소자.
  21. 제1항에 있어서,
    상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층 및 상기 활성층이 제거되어, 상기 전류 스프레딩층이 노출된 노출부를 포함하고.
    상기 제1 전극은 상기 노출부에 배치되는 발광 소자.
  22. 몸체부;
    상기 몸체부에 설치된 제1 및 제2 전극층; 및
    상기 제1 및 제2 전극층 상에 배치된 제1항 내지 제21항의 어느 한 항 발광 소자를 포함하고,
    상기 발광 소자는 상기 제1 및 제2 전극 층 상에 플립칩 실장되는 발광 소자 패키지.
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