KR20130072857A - 신호 송수신 시스템 - Google Patents

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KR20130072857A
KR20130072857A KR1020110140463A KR20110140463A KR20130072857A KR 20130072857 A KR20130072857 A KR 20130072857A KR 1020110140463 A KR1020110140463 A KR 1020110140463A KR 20110140463 A KR20110140463 A KR 20110140463A KR 20130072857 A KR20130072857 A KR 20130072857A
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Abstract

본 발명에 따른 신호 송수신 시스템은, 전송라인; 펄스신호가 인가될 때마다 논리값이 천이하는 전달신호를 생성하여 상기 전송라인을 통해 전달하는 신호 송신회로; 및 상기 전송라인을 통해 상기 전달신호를 전달받아 상기 전달신호 및 상기 전달신호를 지연시킨 지연전달신호를 이용하여 복원신호를 생성하는 신호 수신회로를 포함한다.

Description

신호 송수신 시스템{SYSTEM FOR TRANSMITTING AND RECEIVING SIGNAL}
본 발명은 신호 송수신 시스템에 관한 것이다.
반도체 집적회로에 포함된 다수의 회로들은 서로 신호를 주고 받으며 동작하는데 이러한 신호들은 상기 다수의 회로들은 전기적으로 연결하는 전송라인들을 통해 전달된다. 여기서 전송라인에는 메탈라인(metal live) 등이 있으며 전송라인이 가지는 저항 및 캐패시턴스로 인해 전송라인으로 전달되는 신호에 지연이 발생한다. 보통 저항 및 캐패시턴스로 인해 발생하는 지연을 RC딜레이(RC delay)라고 한다. 이러한 RC딜레이는 전송라인의 저항 및 캐패시턴스가 클수록 증가한다.
한편, 반도체 집적 장치에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전되어 왔다, 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층형 반도체 장치에 대한 다양한 기술들이 개발되고 있다.
적층형 반도체 장치는 크게 서로 다른 기능을 갖는 개별 반도체 칩들을 적층한 후에, 한번에 적층된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 패키지들을 적층하는 방법으로 제조할 수 있으며, 적층형 반도체 장치의 개별 반도체 칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다.
최근에는 관통 실리콘 비아(Through silicon via : TSV)를 이용한 적층형 반도체 장치가 주로 제조되고 있다. 관통 실리콘 비아를 이용하는 적층형 반도체 장치는 반도체칩 내에 반도체칩을 관통하는 비아홀(Via hole)을 형성하고, 관통된 비아홀 내에 전도성 물질을 채워 관통 실리콘 비아(Through Silicon Via; TSV)라는 관통 전극을 형성하여, 관통 전극을 매개로 상부 반도체칩과 하부 반도체칩 간을 전기적으로 연결하는 방식으로 구현하고 있다. 관통 실리콘 비아는 적층형 반도체 장치의 각 구성으로 신호나 전원이 전달하는 전송라인의 기능을 수행한다.
그런데 관통 실리콘 비아의 경우 기존에 전송라인으로 사용되던 메탈라인에 비해 저항 및 캐패시턴스가 매우 크다. 이로 인해 RC딜레이가 커져서 신호의 전달 특성이 나빠진다는 문제점이 있다.
도 1은 전송라인에 존재하는 RC딜레이로 인해 발생할 수 있는 문제점을 나타내기 위한 도면이다.
제1신호(S1)는 전송라인(101)의 입력단(IN) 통해 전송라인(101)으로 입력되는 신호이며, 제2신호(S2)는 전송라인(101)의 출력단(OUT)을 통해 전송라인(101)으로부터 출력되는 신호이다. 드라이버(102)는 제2신호(S2)를 드라이빙하여 반도체 집적회로의 각 구성으로 전달한다. 제2신호(S2)는 전송라인(101)에 의해 발생하는 RC딜레이로 인해 제1신호(S1)가 변형된 신호이다. 제3신호(S3)는 드라이버(102)에 의해 반도체 집적회로의 각 구성으로 전달되는 신호이다.
이하에서 제1신호(S1)가 일정한 간격으로 토글하는 신호인 경우에 대해 설명한다.
제1신호(S1)는 전송라인(101)을 거치면서 변형되어 제2신호(S2)가 된다. 제2신호(S2)는 드라이버(102)를 통해 반도체 집적회로의 각 구성으로 전달된다. 여기서 드라이버(102)는 제2신호(S2)의 레벨이 논리 문턱(T, logic threshold)보다 높으면 '하이'를 출력하고 제2신호(S2)의 레벨이 논리 문턱(T)보다 낮으면 '로우'를 출력한다고 가정하자.
전송라인(101)으로 인한 RC딜레이가 발생하지 않는 경우 제2신호(S2) 및 제3신호(S3)는 제1신호(S1)보다 지연된 위상을 가질 뿐 제1신호(S1)와 동일한 파형을 가져야 한다. 그런데 전송라인(101)으로 RC딜레이가 발생하여 제2신호(S2)가 도 2와 같이 변형되면 드라이버(102)의 논리 문턱(T)을 넘지 못하게 됨으로써 제3신호(S3)는 제1신호(S1)와 전혀 다른 파형을 가지게 된다. 즉 전송라인(101)의 저항 및 캐패시턴스로 인하여 신호가 제대로 전송되지 않게 된다.
반도체 집적회로의 각 구성 사이에 신호가 제대로 전송되지 않으면 반도체 집적회로의 동작에 오류가 발생한다. 이러한 문제점은 제1신호(S1)의 토글 주기가 짧을수록(즉 동작 주파수가 높아질수록) 심해지며, 토글 주기가 짧을수록 캐패시턴스를 가지는 전송라인(102)을 자주 충/방전하므로 전류의 소모도 증가한다(전송라인(102)에 실린 신호의 전압레벨이 올라가면 전송라인(102)이 충전되는 것이고, 전송라인(102)에 실린 신호의 전압레벨이 내려가면 전송라인(102)이 방전되는 것임).
본 발명은 전송라인을 통해 전송된 신호와 이러한 신호를 지연시킨 지연신호를 이용하여 RC딜레이로 인해 전송라인을 통해 전송되는 신호가 변형되어 원래 신호와 다른 잘못된 신호가 전송되는 것을 막기 위한 신호 송수신 시스템을 제공한다.
본 발명에 따른 신호 송수신 시스템은, 전송라인; 펄스신호가 인가될 때마다 논리값이 천이하는 전달신호를 생성하여 상기 전송라인을 통해 전달하는 신호 송신회로; 및 상기 전송라인을 통해 상기 전달신호를 전달받아 상기 전달신호 및 상기 전달신호를 지연시킨 지연전달신호를 이용하여 복원신호를 생성하는 신호 수신회로를 포함할 수 있다.
또한 본 발명에 따른 신호 송수신 방법은, 펄스신호에 응답하여 논리값이 천이하는 전달신호를 생성하는 단계; 상기 전달신호를 상기 전송라인을 통해 전달하는 단계; 및 상기 전달신호에 응답하여 복원신호를 생성하는 단계를 포함할 수 있다.
본 발명에 따른 신호 송수신 시스템은 전송라인을 통해 전송할 신호를 변형하여 전송하고, 이렇게 전송라인을 통해 전송된 신호와 이를 지연시킨 지연신호를 이용하여 원래 전송라인을 통해 전송하려고 했던 신호를 복원함으로써 전송라인에 의해 발생하는 RC딜레이로 인해 잘못된 신호가 전송되는 것을 막는다.
또한 본 발명에 따른 신호 송수신 시스템은 전송라인을 통해 전송할 전송신호의 주파수를 낮추어 전속함으로써 신호가 전송되는 동안 전송라인이 충/방전되는 빈도를 줄여 반도체 집적회로의 전류소모를 줄인다.
도 1은 전송라인에 존재하는 RC딜레이로 인해 발생할 수 있는 문제점을 나타내기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 신호 송수신 시스템의 구성도,
도 3은 도 2의 신호 송수신 시스템의 동작을 설명하기 위한 파형도,
도 4는 본 발명의 일 실시예에 따른 신호 송수신 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 신호 송수신 시스템의 구성도이고, 도 3은 도 2의 신호 송수신 시스템의 동작을 설명하기 위한 파형도이다.
도 2에 도시된 바와 같이, 신호 송수신 시스템은 전송라인(201), 펄스신호(P)가 인가될 때마다 논리값이 천이하는 전달신호(D)를 생성하여 전송라인(201)을 통해 전달하는 신호 송신회로(210) 및 전송라인(201)을 통해 전달신호(D)를 전달받아 전달신호(D) 및 전달신호(D)를 지연시킨 지연전달신호(DEL)를 이용하여 복원신호(R)를 생성하는 신호 수신회로(220)를 포함한다.
전송라인(201)은 메탈라인 또는 관통 실리콘 비아를 포함할 수 있으나 여기에 한정되지 않고 전기적인 신호를 전달할 수 있는 어떠한 구성도 전송라인(201)에 포함될 수 있다. 전송라인(201)은 하나의 반도체 집적회로 칩 내부에서 신호를 전송하는 구성일수도 있고, 서로 다른 반도체 집적회로 칩 사이에 신호를 전송하는 구성일 수도 있다. 신호 송신회로(210)와 신호 수신회로(220)는 하나의 반도체 집적회로 칩에 포함되어 있을 수도 있고, 서로 다른 반도체 집적회로 칩에 포함되어 있을 수도 있다.
이하 도 2 및 도 3을 참조하여 신호 송수신 시스템의 동작에 대해 설명한다.
신호 송신회로(210)는 전송라인(201)을 통해 전송할 펄스신호(P)가 인가될 때마다 논리값이 천이(즉 펄스신호(P)가 인가될 때마나 토글(toggle)함)하는 전달신호(D)를 생성하여 전송라인(201)을 전달한다. 이러한 동작을 위해 신호 송신회로(210)는 펄스신호(P)에 응답하여 전달신호(D)의 논리값을 천이시키는 티플립플롭(211)을 포함할 수 있다. 티플립플롭(211)는 입력신호의 논리값이 '하이'가 될때마다 출력신호의 논리값을 천이시킨다. 신호 송신회로(210)는 반드시 티플립플롭을 포함해야하는 것은 아니며 펄스신호(P)가 인가될 때마다 논리값이 천이하는 신호를 생성할 수 있는 구성이면 된다.
신호 송신회로(210)에 의해 생성된 전달신호(D)는 전송라인(201)을 통해 신호 수신회로(220)로 전달된다. 이때 전송라인(201)에 존재하는 저항 및 캐패시턴스로 인해 RC딜레이가 발생한다. 따라서 전송라인의 입력단(IN)에서의 전달신호(D)의 파형과 전송라인의 출력단(OUT)에서의 전달신호(D)의 파형이 다르다. 도 3에서 'D_IN'은 전송라인의 입력단(IN)에서의 전달신호(D)의 파형을 나타내고, 'D_OUT'는 전송라인의 출력단(OUT)에서의 전달신호(D)의 파형을 나타낸다.
신호 수신회로(220)는 전송라인(201)을 통해 전달된 전달신호(D) 및 이렇게 전달된 전달신호(D)를 지연시킨 지연전달신호(DEL)를 이용하여 복원신호(R)를 생성한다. 신호 수신회로(220)는 전달신호(D)와 지연전달신호(DEL)의 논리값이 다른 구간에서 복원신호(R)를 활성한다. 복원신호(R)는 펄스신호(P)를 지연시킨 것과 동일한 파형을 가지는 신호일 수 있다(즉 복원신호(R)의 활성화 구간은 펄스신호(P)의 활성화 구간과 동일할 수 있음).
이러한 동작을 위해 신호 수신회로(220)는 자신에게 입력되는 전달신호(D)를 지연하여 지연전달신호(DEL)를 생성하는 신호 지연부(221) 및 전달신호(D)와 지연전달신호(DEL)에 응답하여 복원신호(R)를 생성하는 신호 생성부(222)를 포함한다. 여기서 신호 지연부(221)가 전달신호(D)를 지연시키는 지연값은 펄스신호(P)의 활성화 구간에 대응한다. 전달신호(D)와 지연전달신호(DEL)의 위상의 차이가 복원신호(R)의 활성화 구간에 대응하기 때문이다. 신호 생성부(222)는 전달신호(D)와 지연전달신호(DEL)의 논리값이 다른 구간에서 활성화되는 복원신호(R)를 생성한다. 복원신호(R)는 전달신호(D)와 지연전달신호(DEL)의 위상차이에 대응하는 활성화 구간을 가진다. 이러한 동작을 위해 신호 생성부(222)는 전달신호(D)와 지연전달신호(DEL)를 입력으로 하고, 복원신호(R)를 출력으로 하는 배타적 오어 게이트(XOR, exclusive or gate)를 포함할 수 있다. 배타적 오어 게이트는 전달신호(D)와 지연전달신호(DEL)의 논리값이 같은 구간에서 '로우'를 출력하고, 전달신호(D)와 지연전달신호(DEL)의 논리값이 다른 구간에서 '하이'를 출력하여 복원신호(R)를 생성한다. 신호 생성부(222)의 구성이 배타적 오어 게이트에 한정되지는 않는다. 여기서 신호 지연부(221)의 지연값이 펄스신호(P)의 활성화 구간에 대응한다는 것은 전달신호(D)와 신호 지연부(221)에 의해 지연된 지연전달신호(DEL)의 위상차가 펄스신호(P)의 활성화 구간과 같아진다는 것을 의미한다.
이하 도 3을 참조하여 신호 송수신 시스템의 전체 동작에 대해 설명한다.
신호 송신회로(210)는 펄스신호(P)를 입력받아 펄스신호(P)를 손실없이 전송하기 위해 전달신호(D)를 생성하여 전송라인(201)으로 전달한다. 전달신호(D)는 전송라인의 입력단(IN)에서 'D_IN'의 파형을 가지며 전송라인의 출력단(OUT)에서 'D_OUT'의 파형을 가진다. 신호 수신회로(220)는 전송라인(201)으로부터 전달신호(D, 'D_OUT'의 파형을 가짐)를 전달받아 지연전달신호(DEL)를 생성하며 전달신호(D)와 지연전달신호(DEL)의 논리값이 다른 구간에서 활성화되는 복원신호(R)를 생성한다. 이렇게 생성된 복원신호(R)는 펄스신호(P)의 위상을 지연시킨 것과 동일한 파형을 가진다.
본 발명에 따른 신호 송수신 시스템은 반도체 메모리에 포함된 커맨드를 송수신하는 시스템일 수 있다. 이러한 경우 펄스신호(P)는 커맨드이고, 복원신호(R)는 이러한 커맨드가 전송라인을 통해 동일한 반도체 메모리 칩 내의 다른 회로로 전송된 커맨드이거나 다른 반도체 메모리 칩으로 전송된 커맨드일 수 있다. 여기서 커맨드는 액티브 커맨드(active command), 리드 커맨드(read command), 라이트 커맨드(write command), 리프레쉬 커맨드(refresh command) 등을 포함할 수 있다.
종래의 경우 전송하려는 펄스신호의 펄스폭이 작아서 펄스신호가 특정한 논리값을 유지하는 시간이 짧은 경우 RC딜레이로 인하여 전송라인에서 출력되는 신호의 논리값이 천이하기 전에 펄스신호의 논리값이 바뀌어 상술한 문제점이 발생하였다. 본 발명의 경우 전송하려는 펄스신호가 인가되면 논리값이 바뀌는 신호를 생성하여 펄스신호가 인가되는 시점에 관한 정보를 전송하여 이러한 정보를 바탕으로 전송라인의 출력단에서 펄스신호를 복원함으로써 전송하려는 펄스신호의 펄스폭이 작더라도 오류없이 전송할 수 있다는 장점이 있다.
또한 도 3의 파형도를 살펴보면 펄스신호(P)보다 전달신호(D)가 논리값이 변하는 빈도가 더 낮은 것을 알 수 있다. 전송라인의 신호의 논리값이 변한다는 것은 전송라인이 충전 또는 방전되는 것을 의미하므로 전송라인의 신호의 논리값이 변하는 빈도가 낮으면 전송라인을 충전 또는 방전하는 빈도도 낮아지므로 전류 소모가 작아진다는 장점이 있다.
도 4는 본 발명의 일 실시예에 따른 신호 송수신 방법을 설명하기 위한 순서도이다.
도 4에 도시된 바와 같이, 신호 송수신 방법은 펄스신호에 응답하여 논리값이 천이하는 전달신호를 생성하는 단계(S410), 전달신호를 전송라인을 통해 전달하는 단계(S420), 전달신호에 응답하여 복원신호를 생성하는 단계(S430)를 포함한다.
이하 도 2 내지 도 4를 참조하여 신호 송수신 방법에 대해 설명한다.
펄스신호(P)는 전송라인(201)을 통해 전송될 신호로서 먼저 전달신호(D)로 변환된다(S410, 이하 '전달신호 생성단계'(S410)이라 함). 펄스신호(P)를 전달신호(D)로 변환하는 것은 펄스신호의 전달 성능을 높이기 위함이다. '전달신호 생성단계'(S410)에서는 펄스신호(P)가 인가될 때마다 논리값이 천이하는 전달신호(D)를 생성함으로써 펄스신호(P)를 전송라인(201)을 통해 전송하기 유리한 전달신호(D)로 변환한다. 전달신호(D)는 펄스신호(P)보다 동일한 논리값을 유지하는 구간이 길므로 RC딜레이에 의한 신호 변형에 강하다는 특성을 가진다.
'전달신호 생성단계'(S410)에서 생성된 전달신호(D)는 전송라인(201)을 통해 전송된다(S410, 이하 '전달신호 전송단계'(S420)라 함). 전달신호(D)는 전송라인의 입력단(IN)으로 입력되어 전송라인의 출력단(OUT)으로 출력되며 RC딜레이에 의해 'D_IN'에서 'D_OUT'으로 파형이 변한다. 전송라인(201)에 대한 설명은 도 2 및 도 3의 설명에서 상술한 바와 동일하다.
전달신호(D)가 전송라인의 출력단(OUT)으로 출력되면 전달신호(OUT)를 펄스신호(P)와 활성화 구간이 동일한 복원신호(R)로 변환한다(S430, 이하 '복원신호 생성단계'(S430)라 함). 전달신호(D)는 펄스신호(P)가 인가되는 시점에 관한 정보만 가지고 있을 뿐 펄스신호(P)와 전혀 다른 파형을 가지므로 전달신호(D)를 이용하여 펄스신호(P)와 활성화 구간이 동일한 복원신호(R)를 생성한다. 복원신호(R)는 펄스신호(P)를 지연시킨 것과 동일한 파형을 가진다.
이러한 동작을 위해 '복원신호 생성단계'(S430)는 전송라인(201)을 통해 전달된 전달신호(D)를 지연시켜 지연전달신호(DEL)를 생성하는 단계(S431, 이하 '신호 지연단계'(S431)라 함) 및 전달신호(D) 및 지연전달신호(DEL)에 응답하여 복원신호(R)를 생성하는 단계(S432, 이하 '신호 생성단계'(S432)라 함)를 포함한다. '신호 지연단계'(S431)에서는 전달신호(D)를 펄스신호(D)의 활성화 구간에 대응하는 지연값만큼 지연하여 지연전달신호(DEL)를 생성한다. '신호 생선단계'(S432)에서는 전달신호(D) 및 지연전달신호(DEL)의 논리값이 다른 구간에서 복원신호(R)를 활성화한다.
도 2 및 3의 설명에서 상술한 바와 같이 펄스신호(P)는 반도체 메모리의 커맨드일 수 있다.
본 발명에 따른 신호 송수신 방법은 본 발명에 따른 신호 송수신 시스템과 동일한 장점을 가진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (15)

  1. 전송라인;
    펄스신호가 인가될 때마다 논리값이 천이하는 전달신호를 생성하여 상기 전송라인을 통해 전달하는 신호 송신회로; 및
    상기 전송라인을 통해 상기 전달신호를 전달받아 상기 전달신호 및 상기 전달신호를 지연시킨 지연전달신호를 이용하여 복원신호를 생성하는 신호 수신회로
    를 포함하는 신호 송수신 시스템.
  2. 제 1항에 있어서,
    상기 신호 송신회로는
    상기 펄스신호에 응답하여 상기 전달신호의 논리값을 천이시키는 티플립플롭을 포함하는 신호 송수신 시스템.
  3. 제 1항에 있어서,
    상기 신호 수신회로는
    상기 전달신호 및 상기 지연전달신호의 논리값이 다른 구간에서 상기 복원신호를 활성화하는 신호 송수신 시스템.
  4. 제 1항에 있어서,
    상기 복원신호의 활성화구간은 상기 펄스신호의 활성화 구간과 동일한 신호 송수신 시스템.
  5. 제 1항에 있어서,
    상기 신호 수신회로는
    상기 전달신호를 지연하여 상기 지연전달신호를 생성하는 신호 지연부; 및
    상기 전달신호와 상기 지연전달신호에 응답하여 복원신호를 생성하는 신호 생성부
    를 포함하는 신호 송수신 시스템.
  6. 제 5항에 있어서,
    상기 신호 지연부의 지연값은 상기 펄스신호의 활성화 구간에 대응하는 신호송수신 시스템.
  7. 제 1항에 있어서,
    상기 전송라인은 관통 실리콘 비아(through silicon via)를 포함하는 신호 송수신 시스템.
  8. 제 1항에 있어서,
    상기 펄스신호는
    반도체 메모리의 커맨드인 신호 송수신 시스템.
  9. 펄스신호에 응답하여 논리값이 천이하는 전달신호를 생성하는 단계;
    상기 전달신호를 상기 전송라인을 통해 전달하는 단계; 및
    상기 전달신호에 응답하여 복원신호를 생성하는 단계
    를 포함하는 신호 송수신 방법.
  10. 제 9항에 있어서,
    상기 복원신호를 생성하는 단계는
    상기 전송라인을 통해 전달된 상기 전달신호를 지연시켜 지연전달신호를 생성하는 단계; 및
    상기 전달신호 및 상기 지연전달신호에 응답하여 복원신호를 생성하는 단계
    를 포함하는 신호 송수신 방법.
  11. 제 10항에 있어서,
    상기 전달신호 및 상기 지연전달신호의 논리값이 다른 구간에서 상기 복원신호를 활성화하는 신호 송수신 방법.
  12. 제 9항에 있어서,
    상기 복원신호의 활성화구간은 상기 펄스신호의 활성화 구간과 동일한 신호 송수신 방법.
  13. 제 10항에 있어서,
    상기 지연전달신호를 생성하는 단계는
    상기 전달신호를 상기 펄스신호의 활성화 구간에 대응하는 지연값만큼 지연하여 상기 지연전달신호를 생성하는 신호 송수신 방법.
  14. 제 9항에 있어서,
    상기 전송라인은 관통 실리콘 비아인 신호 송수신 방법.
  15. 제 9항에 있어서,
    상기 펄스신호는
    반도체 메모리의 커맨드인 신호 송수신 방법.
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