KR20130069853A - 스마트 카드들을 테스트하기 위한 시스템 및 방법 - Google Patents

Abstract

다수의 스마트 카드 소자들을 병렬로 및 비동기식으로 테스트하기 위한 시스템 및 방법이 제공된다. 시스템은 디지털 테스트 시스템에 용이하게 삽입될 수 있는 스마트 카드 모듈을 포함한다. 스마트 카드 모듈은 다수의 스마트 카드 장치 채널들을 포함하고, 각각의 스마트 카드 장치 채널은 다른 것들로부터 개별적인 스마트 카드 소자를 독립적으로 및 비동기식으로 테스트한다. 스마트 카드 장치 채널들은 2개의 데이터 비트들 사이의 전이들로 형성되는 팔레트 파형들을 기초로 하는 신규한 변조 기술을 사용한다.

Description

스마트 카드들을 테스트하기 위한 시스템 및 방법{SYSTEM FOR TESTING SMART CARDS AND METHOD FOR SAME}

본 출원은 2005년 5월 19일자로 제출된 미국 가특허출원번호 60/683,376호를 우선권으로 청구하며, 그 전체 명세서는 참조로 본 발명에 포함된다.

본 발명은 일반적으로 회로 테스트 기술들에 관한 것으로서, 특히 비접촉식 스마트 카드 소자들의 자동 테스트에 관한 것이다.

비접촉식 스마트 카드 소자들은 통상적으로 금융 거래들에서 많은 애플리케이션들과 정보 저장에 사용되는 신용카드 크기의 전자 장치들이다. 비접촉식 스마트 카드들은 무선주파수("RF") 링크상에서 컴퓨터 시스템으로 무선 통신하는 성능에 있어서 고유하다. 예를 들어, 비접촉식 스마트 카드는 지하철 시스템을 위한 "티켓"으로서 작용할 수 있고, 티켓 구매 가격의 내부 표시를 포함할 수 있다. 구매자가 지하철 게이트에 진입할 때, 게이트 영역의 스마트 카드 판독기(reader)는 구매자의 스마트 카드와 무선으로 통신하고, 기차 승차 비용을 스마트 카드에 결제하며, 기차 플랫폼으로 구매자가 진입할 수 있도록 게이트를 해제한다. 스마트 카드는 구매자 또는 구매자 근처의 임의의 장소에 위치할 수 있으며, 사용을 위해 지갑에서 꺼낼 필요가 없다.

스마트 카드 내부에는 다양한 계산 시스템들을 구현하기 위한 메모리와 제어 로직을 제공하는 다양한 전자 장치들이 있다. 스마트 카드 소자는 또한 스마트 카드와 외부 세계 간의 통신을 위한 메커니즘을 제공하는 RF 트랜스시버를 포함한다. 임의의 반도체 집적회로와 함께, 스마트 카드 제조 프로세스의 필수 부분은 스마트 카드의 무선 RF 링크를 포함하는 회로가 동작중인지를 테스트하고, 스마트 카드가 다양한 전기 시그널링 성능조건들(specifications)을 충족시키는지 여부를 결정하는 것을 포함한다.

집적회로 상의 패드들과 직접 접촉을 형성함으로써 집적회로상의 로직과 메모리를 테스트하기 위한 많은 테스트 시스템들이 있지만, 이러한 시스템들은 스마트 카드와 통신하고 테스트하기 위해 필요한 RF 신호들을 유연성 있게(flexibly) 생성, 수신, 및 테스트하는 능력이 없다. 예를 들어 미국특허번호 제6,466,007호에 개시된 바와 같은, 스마트 카드 소자들을 테스트할 수 있는 테스트 시스템들은 다수의 스마트 카드 소자들을 병렬로 및 동기식으로 테스트할 수 있으므로, 스마트 카드 소자들의 많은 수집의 비동기식 응답 시간을 처리하는 능력들에 제한들을 가질 수 있다. 몇몇 경우들에서, 정확히 동작하는 스마트 카드 소자들은 테스트 시스템의 제한점들로 인해 정확히 테스하지 못할 수 있고, 이에 따라 다시 테스트해야 한다. 이는 매우 비효율적이고 테스트 비용들의 증가를 초래한다.

따라서, 스마트 카드 소자들을 테스트하기 위해 자동화된, 유연성 있는, 효율적인 시스템을 제공할 필요가 있다.

전술한 관점에서, 본 발명은 다수의 무선 주파수 스마트 카드 소자들을 테스트하기 위한 시스템을 제공한다. 시스템은 다수의 무선 주파수 스마트 카드 소자들 중 하나를 테스트하도록 구성된 다수의 스마트 카드 장치 채널들을 갖는 스마트 카드 모듈을 포함한다. 각각의 스마트 카드 소자는 다른 것들로부터 독립적으로 및 비동기식으로 테스트된다.

일 실시예에서, 각각의 스마트 카드 장치 채널은 적어도 2 비트를 갖는 테스트 신호로 다수의 스마트 카드 소자들을 테스트하기 위한 신규한 변조기(modulator)를 포함한다. 변조기는 2 데이터 비트들 간의 전이에 해당하는 팔레트(palette) 파형들을 기초로 한다. 변조기는 다수의 팔레트 파형들을 저장하도록 구성된 팔레트 메모리, 각각의 팔레트 파형에 대한 아날로그 신호를 생성하기 위한 팔레트 메모리에 결합된 디지털 대 아날로그 컨버터, 및 아날로그 신호를 필터링하기 위해 디지털 대 아날로그 컨버터에 결합된 복구(reconstruction) 필터를 포함한다.

일부 예들의 다소 개념적인 본 명세서의 일부에 포함되고 본 명세서의 일부를 형성하는, 첨부된 도면들은 상세한 설명과 함께 본 발명의 몇몇 실시예들을 도시하며, 본 발명의 원리들을 설명하도록 작용한다.
도 1은 본 발명에 따른 비접촉식 스마트 카드 소자들을 테스트하기 위한 스마트 카드 테스트 시스템의 개념도를 도시한다.
도 2A는 도 1의 스마트 카드 테스트 시스템을 포함하는 디지털 테스트 시스템의 일 실시예의 개념도를 도시한다.
도 2B는 도 1의 스마트 카드 테스트 시스템을 포함하는 디지털 테스트 시스템의 다른 실시예의 개념도를 도시한다.
도 3은 본 발명의 스마트 카드 테스트 시스템을 사용하는 디지털 테스트 시스템을 포함하는, 조작기 상에 장착된 예시적인 SST의 사시도를 도시한다.
도 4는 웨이퍼 프로버로 도킹되는 도 3의 SST의 개념도를 도시한다.
도 5는 도 1의 스마트 카드 테스트 시스템을 포함하는 디지털 테스트 시스템의 아키텍쳐의 예시적인 블럭도를 도시한다.
도 6은 도 5의 디지털 테스트 시스템의 사이트 테스트 하드웨어의 예시적인 개념도를 도시한다.
도 7은 도 5의 디지털 테스트 시스템에 사용하기 위한 혼합 신호 핀 카드 보드의 아키텍쳐의 예시적인 블럭도를 도시한다.
도 8은 도 7의 혼합 신호 핀 카드 보드에 사용하기 위한 스마트 카드 모듈의 예시적인 개념도를 도시한다.
도 9는 도 8의 스마트 카드 모듈에 포함되는 공통 시스템 리소스들의 예시적인 개념도를 도시한다.
도 10은 도 9의 공통 시스템 리소스들에 포함되는 커패시턴스 장치의 예시적인 개념도를 도시한다.
도 11은 도 9의 공통 시스템 리소스들에 포함되는 캡쳐 장치의 예시적인 개념도를 도시한다.
도 12는 도 8의 스마트 카드 모듈에 사용하기 위한 스마트 카드 장치 채널의 아키텍쳐의 예시적인 개념도를 도시한다.
도 13은 도 12에 도시된 SCI에 사용하기 위한 프로그래머블 송신 및 수신 상태기들의 예시적인 개념도를 도시한다.
도 14는 도 12의 스마트 카드 장치 채널에 사용하기 위한 송신 데이터 메모리의 예시적인 개념도를 도시한다.
도 15는 도 12의 스마트 카드 장치 채널에 사용하기 위한 수신기의 예시적인 개념도를 도시한다.
도 16은 도 12의 스마트 카드 장치에 사용하기 위한 수신기 데이터 메모리의 예시적인 개념도를 도시한다.
도 17은 도 7의 혼합 신호 핀 카드 보드 및 도 8의 스마트 카드 모듈 상의 릴레이 그룹들의 예시적인 개념도를 도시한다.
도 18은 도 8의 스마트 카드 모듈의 RF 채널 경로들 및 릴레이들의 예시적인 개념도를 도시한다.
도 19는 도 8의 스마트 카드 모듈의 공통 시스템 리소스들을 위해 사용되는 릴레이 매트릭스의 예시적인 개념도를 도시한다.
도 20A 및 도 20B는 도 12의 변조기에 사용하기 위한 타입-B 변조의 간략화된 예시들을 도시한다.
도 21은 도 12에 도시된 변조기에 의해 사용되는 심볼 전이들을 도시한다.
도 22는 도 12에 도시된 변조기에 의해 사용되는 샘플링된 전이 및 반송 신호의 복구를 도시한다.
도 23은 도 12에 도시된 변조기의 예시적인 실시예의 개념도를 도시한다.
도 24는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 25는 도 24에 도시된 변조기에 사용하기 위한 예시적인 변조 파형들을 도시한다.
도 26은 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 27은 도 12에 도시된 변조기에 의해 사용되는 팔레트 뱅크들의 전이 엣지 배치를 도시한다.
도 28은 팔레트 뱅크 하드웨어 부가들을 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 29는 팔레트 뱅크 맵을 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 30은 팔레트 샘플 길이 레지스터를 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 31은 도 12에 도시된 변조기에 사용하기 위한 팔레트 파형 압축을 도시한다.
도 32는 고정-레벨 압축을 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 33은 뱅크 선택된 고정-레벨 압축을 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 34는 최종 샘플 반복 기능을 구현하는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 35는 조정가능한 팔레트 사이즈를 갖는 도 12에 도시된 변조기의 다른 예시적인 실시예의 개념도를 도시한다.
도 36은 도 12에 도시된 변조기에 사용하기 위한 반송 램프 생성기의 개념도를 도시한다.
도 37은 도 12에 도시된 변조기와 통합되는 도 36에 도시된 반송 램프 생성기의 개념도를 도시한다.

일반적으로, 본 발명의 예시적인 실시예들에 따른, 스마트 카드 테스트 시스템 및 방법은 스마트 카드 소자들이 정확히 동작하고 적절한 전기 시그널링 성능조건들(specifications)을 충족시키는지 여부를 결정하기 위해, 스마트 카드 소자들의 유동성 있는 비동기식 테스트를 제공한다. 스마트 카드 테스트 시스템은 스마트 카드를 유도하기 위해 적절한 RF 신호들을 제공하고, 스마트 카드에 의해 생성되는 RF 신호들을 수신하며, 감소된 비용으로 큰 유동성과 사용의 용이함을 제공하는 방식으로, 스마트 카드 RF 인터페이스 및 그 내부 메모리와 로직이 양호한지 또는 결함있는지 여부를 결정한다.

대부분의 스마트 카드 소자들은 RF 트랜스시버, 마이크로컴퓨터, 및 메모리를 포함한다. 본 발명에서 일반적으로 사용되는 것처럼, "비접촉식" 스마트 카드는 "유선" 접촉부들(contacts)에 대한 필요성 없는 통신을 위해 RF 인터페이스를 사용하는 신용카드 크기를 갖고 일반적으로 캡슐화되는, 집적회로 장치를 지칭한다. 일부 RF 카드들은 접촉식(유선) 및 비접촉식 인터페이스들을 갖는 "듀얼 인터페이스" 카드들일 수 있다. 모든 경우들에서, RF 스마트 카드 다이는 마이크로컴퓨터 및 다이 상의 메모리에 대한 액세스를 제공하는 디지털 패드들, 및 RF 트랜스시버에 대한 액세스를 제공하는 2개의 RF 패드들을 갖는다. 디지털 패드들 및 RF 패드들은 프로브 테스트될 수 있다. 캡슐화 이후, RF 핀들만이 테스트를 위해 이용가능하다.

스마트 카드와 스마트 카드 판독기 사이의 통신은 양호하게 문서화된 산업상 표준의 적층된 프로토콜을 사용한다. 이러한 프로토콜은 물리적 층을 포함하고, 물리적 층에서 RF 반송파가 디지털 데이터로 변조된다. 제 2 층인, 데이터 링크 층은 비트들을 문자들로 그룹화한다. 제 3 층인, 네트워크 층은 주기성 리던던시 체크(Cyclic Redundancy Check: "CRC") 코드를 통해 데이터를 프레임들로 그룹화한다. 더 높은 프로토콜 층들은 판독기와 스마트 카드 사이의 유효한 애플리케이션들 접속을 형성한다. 판독기와 스마트 카드 삽입 시간은 문자들 사이 및 송수신 동작들 간의 전이에서 지연된다. 이러한 프로토콜에 대한 세부사항들은 ISO 표준들 14443-2, 14443-3, 및 ISO 표준 10373-6과 같은 다른 ISO 테스트 표준들을 포함하는 국제 표준화 기구("ISO")에 의해 공포된, 다양한 표준 문서들에서 발견될 수 있으며, 이들은 참조로 본 발명에 포함된다.

스마트 카드 테스트 시스템 개요

본 발명에 따른 비접촉식 스마트 카드 소자들을 테스트하기 위한 스마트 카드 테스트 시스템의 예시적인 개념도가 도 1에 도시된다. 스마트 카드 테스트 시스템(100)은 스마트 카드 테스트 장치 또는 스마트 카드 분석기("SCA")(110)로 인터페이싱되는 테스트 제어기 컴퓨터(105)와 같이, 스마트 카드의 RF 인터페이스를 테스트하는데 필요한 하드웨어를 포함한다. 테스트 제어기(105)는 테스트 파라미터 및 제어 정보를 SCA(110)로 로딩하고, SCA(110)로부터 테스트 결과들 및 측정 값들을 수집한다. 테스트 제어기(105)는 또한 소프트웨어 개발, 디버그 및 실행 환경(115)을 SCA(110)에 제공한다.

SCA(110)는 반도체 부품들을 테스트하기 위한 디지털 테스트 시스템(120)을 포함한다. 본 발명에서 일반적으로 사용되는 것처럼, 그러한 디지털 테스트 시스템은 웨이퍼 및 패키징 단계들에서 스마트 카드 소자들을 포함하는, 메모리, 디지털, 혼합 신호 및 시스템-온-칩("SOC") 부품들을 테스트하기 위해 사용되는 다양한 장치들 또는 카드들을 포함할 수 있다. 예시적인 실시예에서, 디지털 테스트 시스템(120)은 스마트 카드들을 테스트하기 위해 조정되는 하나 이상의 고유 애드-온 모듈들을 갖는, 캘리포니아, 산어제이의 Nextest Systems Coporation에 의해 판매되는 라이트닝 혼합-신호 옵션을 구비한 Maverick 디지털 테스트 시스템일 수 있다. 이러한 모듈들은 스마트 카드 모듈들(Smart Card Modules: "SCMs")로서 본 발명에서 일반적으로 지칭되고, 그 예는 SCM 125를 포함한다. 디지털 테스트 시스템(120)은 아날로그 캡쳐 장치(Analog Capture Instrument: "ACI") 모듈을 포함할 수도 있다. 디지털 테스트 시스템(120)의 아키텍쳐는 이하에서 보다 상세히 기술된다.

SCM(125)은 본 발명에서 SCI들(130, 135, 140, 145)과 같은 스마트 카드 장치(Smart Card Instrument: "SCI") 채널들로서 지칭되는, 다수의 동일한 하드웨어 유닛들을 갖는다. 각각의 이러한 SCI들은 하나의 스마트 카드 소자(Smart Card Device: "SCD")를 테스트한다. 예를 들어, SCI(130)는 SCD(150)를 테스트하고, SCI(135)는 SCD(155)를 테스트하며, SCI(140)는 SCD(160)를 테스트하고, SCI(145)는 SCD(165)를 테스트한다. SCD는 근접 집적회로 카드(Proximity Integrated Circuit Card: "PICC")로서 본 발명에서 지칭될 수도 있다. 스마트 카드 테스트 시스템(100)에 의해 테스트되는 SCD는 테스트 소자(Device Under Test: "DUT")로서 일반적으로 지칭될 수도 있다.

SCM(125)은 다수의 SCI들을 가질 수 있기 때문에, SCM(125)은 다수의 SCD들을 동시적으로 테스트할 수 있다. SCI 채널들(130, 135, 140, 145)과 같은 각각의 SCI 채널로 정보의 로딩, SCI 채널의 실행 개시, 및 SCI 채널로부터 결과들 판독을 허용하도록 하나 이상의 상호접속부들(미도시)이 제공될 수 있다. SCI 채널들은 모든 SCD들의 테스팅이 종료될 때까지, 다른 SCI 채널들과 통신하지 않거나, 테스터 하드웨어 또는 테스터 제어기(105)의 다른 부분들과 통신하지 않는다. 결과적으로, SCA(110)는 다수의 SCD들을 동시에 및 동기식으로 테스트할 수 있다.

각각의 SCI 채널은 모든 RF 파라미터들, 데이터 값들, 및 프로토콜 지연들이 제어, 테스트, 및 측정될 수 있도록 하는 특수 스마트 카드 판독기로서 작용한다. SCM(125)의 각 SCI는 RF 데이터 스트림을 SCD로 송신하고, RF 데이터 스트림을 SCD로부터 다시 수신한다. SCI는 송신기 파형 생성이 매우 유동적이기 때문에, 테스트 파라미터들에 대한 완전한 제어를 제공하면서, 다양한 방법들로 송신된 RF 데이터 스트림의 파라미터들을 가변할 수 있다. SCI는 수신된 RF 데이터 스트림의 파라미터들을 테스트 및 측정할 수도 있다. 본 발명에 따른 스마트 카드 테스트 시스템(100)은 이러한 다양한 파라미터들을 제어, 테스트 및 측정함에 있어서 목표되는, 효율성, 유동성 및 사용의 용이함을 제공한다.

디지털 테스트 시스템 아키텍쳐

이러한 예시적인 실시예에 따라, 디지털 테스트 시스템(120)은 2개의 버전들로 설계될 수 있다. 디지털 테스트 시스템(120)의 두 버전들은 대화식 및 보정 소프트웨어 뿐만 아니라, 프로그램 개발, 디버그, 및 실행을 위한 유동성 있는 사용자 인터페이스를 제공하는 소프트웨어를 포함한다.

도 2A에 도시된 제 1 버전인, 버전(200)은 비접촉식 및 듀얼-인터페이스 스마트 카드들을 위해 완성품 프로브 테스트 솔루션을 제공하도록 제품 버전이다. 이러한 버전은 사이트(site)당 48 디지털 핀들 및 16 RF 핀들을 갖는, 4 또는 8 사이트 시스템과 같은 라이트닝 옵션을 갖는 높은 핀 카운트 Maverick 시스템을 포함할 수 있다. 16 RF 핀들은 이하에서 보다 상세히 기술되는, 2개의 SCM들(SCM(205) 및 SCM(210))을 포함하는 혼합 신호 핀 카드("MSPC") 보드상에 위치한다. 버전(200)의 각각의 SCM은 4 SCD들(8 핀들)을 테스트하기 위해 RF 리소스들을 제공할 수 있다. 즉, 나타낸 것처럼, 버전(200)은 8 SCD들을 동시에 및 비동기식으로 테스트할 수 있다.

디지털 테스트 시스템(120)의 제 2 버전인 도 2B에 도시된 버전(215)은 엔지니어링 컨피규레이션(configuration)이다. 이러한 버전은 라이트닝 PTHF 옵션, 즉 48 디지털 핀들과 16 RF 핀들을 구비한 단일 사이트 시스템을 갖는 Maverick 시스템을 포함할 수 있다. 이 경우, MSPC 보드는 4개의 SCD들에 대한 리소스들을 갖는 하나의 SCM(SCM(220)), 및 최대(full)-속도 RF 캡쳐를 포함한다. 버전(215)은 4 SCD들까지의 테스트를 지원할 수 있다.

하나의 버전으로, 디지털 테스트 시스템(120)은 "사이트" 아키텍쳐로 집적된다. 사이트는 파라메트릭 및 기능성 자극(stimulus) 및 응답 테스트 성능을 제공하는 64 채널들, 즉 핀들, 및 소자 전원(Device Power Supply: "DPS")의 8 채널들 또는 핀들을 포함한다. 사이트 핀은 테스트될 SCD상의 해당 핀에 접속된다. 테스트 제어기 컴퓨터(105)(도 1)는 SCA 소프트웨어 환경(115)의 테스트 애플리케이션 프로그램을 실행하고, 사이트 하드웨어를 제어한다. 제품 버전의 각 SCA 사이트는 예를 들어, 8 SCD들을 동시에 비동기식으로 테스트하기 위해 모든 필요한 리소스들을 포함하고, 각각의 사이트는 디지털 테스트 시스템(120) 중 하나를 포함한다. 동시적인 테스트는 다수의 소자들이 동시에 테스트되도록 하며, 테스트 비용을 감소시킨다. SCD들은 비동기적인 특성을 갖기 때문에, 비동기식 테스트 성능은 테스터가 스마트 카드가 응답할 수 있는 만큼 빨리 테스트할 수 있기 때문에, 보다 양호한 전체 처리량을 제공하며, 테스터 리소스가 동기화되거나 이용가능하게 되도록 대기할 필요가 없다.

스마트 카드 테스트 시스템(100)과 같이 본 발명에 따라 설계되는 스마트 카드 테스트 시스템은 그 기계적 패키지(기본적으로, 그 크기)에 의해 결정되는 것처럼, 1 내지 8 사이트들을 포함할 수 있다. 예를 들어, "SST"로서 본 발명에서 지칭되는, 제품 버전의 SCA 4 사이트 시스템 패키지의 컨피규레이션은 4 사이트들을 포함하고, 이에 따라 32 SCD들을 동시에 테스트할 수 있다(각각의 사이트는 8 SCD들을 테스트할 수 있는 MSPC 보드의 제품 버전을 포함하는 하나의 디지털 테스트 시스템을 가짐).

조작기 상에 장착되는 SST는 도 3에 도시된다. SST(300)는 테스트 하드웨어, 하드웨어를 위한 전원들, 및 다양한 케이블들과 기계적 부품들을 포함하는 박스형 기계적 패키지이다. SST(300)는 SST 패키지가 다른 설비에 접속되도록 용이하게 이동 및 배향되도록 하는 조작기(조작기(305))상에 장착된다. PC, 디스플레이, 키보드, 마우스 및 범용 인터페이스 버스("GPIB")를 포함하는 호스트 컴퓨터(미도시)는 사용자에게 프로그램 개발 능력, 및 SCA 하드웨어와 애플리케이션 프로그램 실행에 대한 제어를 제공한다.

테스트 설비에서 전형적인 제품의 사용시에, SST(300)는 웨이퍼 프로버(400)를 갖는 도 4에 도시된 바와 같은, "웨이퍼 프로버"로서 공지된 웨이퍼 핸들링 시스템에 접속, 즉 도킹된다. SST(300)는 "프로브 인터페이스"(프로브 인터페이스(405))로서 공지된 다중 부품 전기-기계 어셈블리를 통해 테스트될 웨이퍼에 접속될 수 있다. SST(300)는 32 SCD들을 동시에 테스트할 수 있지만, 전형적인 웨이퍼는 수백개의 소자들을 포함할 수 있다는 것을 유의한다.

웨이퍼 프로버(400)는 한번에 32 SCD들까지 접촉 및 테스트될 수 있도록, 웨이퍼가 프로브 인터페이스(405)와 접촉되도록 이동시키는데 책임이 있다. 이러한 이동은 웨이퍼상의 모든 소자들이 테스트될 때까지 반복된다. 웨이퍼 프로버(400)는 부착된 GPIB 통신 장치(미도시)를 통해, 호스트 컴퓨터에 의해 제어된다.

디지털 테스트 시스템(120)의 아키텍쳐의 예시적인 블럭도는 도 5에 도시된다. 디지털 테스트 시스템(120)은 사이트 컨트롤러들(500, 505, 510)과 같이, 사이트를 제어하기 위한 하나 이상의 사이트 제어기들을 가질 수 있다. 각각의 사이트 제어기는 워싱턴주 레드몬드의 Microsoft Corporation에 의해 판매되는 내장된 윈도우즈 NT™를 실행하는 단일-보드 개인용 PC("PC")를 포함한다. 이는 이더넷(520)을 통해 호스트 컴퓨터(515)와 통신한다. 단일-보드 PC는 PC 테스터 인터페이스("PTI") 카드를 통해 각각의 사이트의 테스트 하드웨어와 통신한다. 단일-보드 PC 및 PTI는 두 보드들로의 전력 및 통신들을 제공하는 백플레인에 플러깅된다. 예를 들어, 사이트 제어기(500)는 사이트 테스트 하드웨어(525)와 통신하고, 사이트 제어기(505)는 사이트 테스트 하드웨어(530)와 통신하며, 사이트 제어기(510)는 사이트 테스트 하드웨어(535)와 통신한다.

사이트 테스트 하드웨어의 예시적인 개념도는 도 6에 도시된다. 사이트 테스트 하드웨어(525)와 같은 각각의 사이트 테스트 하드웨어는 APG(600)와 같은 알고리즘 패턴 생성기("APG"), PE 보드들(605, 610, 615)과 같은 3개의 핀 전자장치("PE") 보드들, 및 MSPC 보드(MSPC 보드(620))를 포함한다. 전술한 것처럼, MSPC 보드는 SCI들이 위치한 SCM을 포함한다. 이러한 보드들은 모든 보드들로 전력과 통신들을 제공하는 백플레인(625)에 플러깅된다.

APG(600)는 "패턴"으로서 본 발명에서 일반적으로 지칭되는 특화된 소프트웨어 프로그램을 실행한다. 패턴들은 매 시스템 클럭 주기에서 다중 디지털 필드들의 값들을 특정한다. 이러한 필드들은 X-어드레스, Y-어드레스, 알고리즘 데이터, 벡터 어드레스, 및 다양한 제어 신호들을 포함한다. APG(600)는 시스템 클럭 및 다양한 필드 값들을 다른 사이트 보드들로 분배한다. 벡터 어드레스 신호들은 어떤 패턴 어드레스가 현재 실행중인지를 나타낸다. 이러한 어드레스는 디지털 드라이브 또는 비교 회로들에 인가되도록 저장된 데이터 값들을 선택하기 위해, PE 보드들(605, 610, 615)에 의해 사용된다. 또한, 이러한 어드레스는 아날로그 신호들을 합성 또는 캡쳐하는데 사용되는 클럭들을 개시 또는 중지하는 시기를 결정하기 위해, MSPC 보드(620)에 의해 사용된다.

예를 들어, PE 보드(605), PE 보드(610), 및 PE 보드(615)와 같은 각각의 PE 보드는 파라메트릭 및 디지털 기능성 자극 및 응답 테스트의 16 채널들 또는 핀들을 제공할 수 있다. 각각의 핀과 연관되는 타이밍 생성기는 레벨들과 레블들간의 전이들을 포함하는 파형을 생성한다. 전이 시간들은 각각의 핀과 파형에 대해 특정된다. 32 고유 파형 정의들까지 사용될 수 있다. 각각의 파형과 연관되는 레벨들은 선택된 APG 디지털 필드 값에 의해 특정되는 바와 같이, 논리-1 또는 논리-0이다. 각각의 PE 보드의 핀 드라이버는 논리 레벨들을 특정 아날로그 전압 값들로 바꾸고, 결과적인 신호를 테스트 소자("DUT")(이 경우, SCD)로 전송한다. 각각의 사이트 테스트 하드웨어의 PE 보드들에 접속된 DUT들은 도 5에 도시된다(DUT들(540).

각각의 PE 보드의 핀 비교기는 각각의 DUT로부터의 신호를 수신하고 예측된 값들에 대하여 비교한다. DUT의 신호들과 예측 값들 사이의 임의의 비교 오류는 DUT 에러로 가정되고, DUT가 결함 있는 것으로 분류된다. 또한, 각각의 PE 보드는 소자 전원("DPS")의 2개의 개별 채널들(핀들) 및 하나의 파라메트릭 테스트 유닛("PMU")을 제공한다. 각각의 DPS 핀은 소자의 RF 인터페이스가 사용되지 않을 때, 하나의 SCD에 전력을 제공한다. PMU는 임의의 16 PE 핀들에 접속될 수 있는 "4 사분면(four-quadrant)" 강압(force) 및 측정 장치이다. 전류 및 측정 전압을 강압하거나, 전압 및 측정 전류를 강압할 수 있다. 이는 스마트 카드의 디지털 핀들에서 개방, 단락 및 누설 테스트들을 수행하기 위해 SCA 애플리케이션들에 사용된다.

MSPC 아키텍쳐

MSPC(620)의 아키텍쳐의 예시적인 블럭도가 도 7에 도시된다. MSPC(620)는 RF 테스트 용량의 16 채널들(핀들)(핀들(700)), 즉 DPS 채널들(705, 710)을 제공한다. RF 테스트 특징들은 이하에서 보다 상세히 기술된다. 각각의 DPS 핀은 소자의 RF 인터페이스가 사용되지 않을 때, 하나의 SCD에 전력을 제공한다.

도 7에 도시된 것처럼, MSPC 보드(620)는 2개의 섹션들, 즉 DC 장치 섹션(715) 및 AC 장치 섹션(720)을 갖는다. DC 장치 섹션(715)은 7 DC 장치들을 포함한다: 4 바이어스 공급기들(바이어스 공급기들(725, 730, 735, 740)), 2개의 DPS(DPS(705) 및 DPS(710)), 및 하나의 V/I(V/I(745)). 바이어스 공급기들과 DPS들은 전압을 강압하는 동안 전류 드로우(draw)가 측정될 수 있는, 강압 전압, 측정 전류 장치들이다. 바이어스 공급기들은 적절한 전류에서 전압을 강압하는데 사용된다. 이들은 이하에서 보다 상세히 기술되는 것처럼 SCM 모듈에 의해 사용된다. DPS들은 그 RF 인터페이스가 사용되지 않을 때, 테스트 중인 SCD에 전력을 제공한다.

V/I(745)는 "4-사분면" 강압 및 측정 장치이다. 전류 및 측정 전압을 강압하거나, 전압 및 측정 전류를 강압할 수 있다. 이는 스마트 카드의 RF 핀들에서 개방, 단락 및 누설 테스트들을 수행하기 위한 SCA 애플리케이션들에 사용된다. 교차점 릴레이 매트릭스는 임의의 RF 핀에 대한 임의의 바이어스 공급기 또는 V/I의 접속을 허용한다. DPS 핀들은 개별적이고, 임의의 다른 MSPC 장치들에 접속될 수 없다.

AC 장치 섹션(720)은 2개의 독립적인 AC 장치들, 즉 AC 장치(750)와 AC 장치(755)를 지원하기 위한 인프라구조를 제공한다. 이러한 AC 장치들은 MSPC 보드(620)에 부착되는 "보조 카드들(daughter cards)"이다. 이것은 시스템 컨피규레이션의 유동성을 허용하고, 최적의 테스트 성능을 위해 애플리케이션 특정 하드웨어가 설치되도록 허용한다. SCA(110)(도 1)의 경우에, 주문형 장치, 즉 SCM(125)은 하나 또는 둘의 AC 장치 위치들에 사용된다. SCM의 아키텍쳐는 이하에서 보다 상세히 기술된다.

각각의 AC 장치는 프로그래머블 주기, 펄스 폭, 및 펄스 카운트를 갖는 4개의 독립적인 클럭들(760)을 수신한다. 이러한 클럭들은 벡터 시스템에 의해, 즉 APG(600)(도 6)에 의해 생성되는 벡터 어드레스에 의해 트리거링될 수 있고, 백플레인(625)을 통해 PE들(605, 610, 615) 및 MSPC 보드(620)로 전송될 수 있으며, 이에 따라 AC 장치들이 APG 제어하에서 개시 및 중지될 수 있다. 각각의 AC 장치는 8 신호 접속들을 제공한다. AC 매트릭스(765)는 각각의 AC 장치 신호가 2 MSPC RF 핀들에 접속되도록 한다. 따라서, 각각의 AC 장치는 모든 16 RF 핀들에 접속될 수 있고, 각각의 DC 장치는 모든 16 RF 핀들에 접속될 수 있다. 이는 장치 리소스들을 소자 핀들에 접속시키는데 큰 유동성을 제공하고, 애플리케이션 프로그램 개발을 용이하게 하며, 보다 양호한 테스트 처리량을 제공한다.

도 2B에 도시된 엔지니어링 버전(215)과 같은 SCA(110)의 일부 버전들은 다른 AC 장치, 아날로그 캡쳐 장치("ACI")를 사용한다. 이러한 장치는 컨피규어러블(configurable) 입력 배치를 갖는 14비트 아날로그-대-디지털 컨버터("ADC")를 포함한다. ADC는 인가된 아날로그 입력 신호를 샘플링하고, 신호를 디지털 값으로 변환하며, 256 kWord 메모리의 연속 위치들에 디지털 값을 저장한다(각각의 워드는 1 디지털 값임). ADC 입력은 8 단일-단부 입력들 또는 4 차동 입력들로서 컨피규어될 수 있다. 입력 단자, 증폭, 및 필터링 기능들은 프로그래머블 신호 조절을 제공한다. ACI는 1kHz 내지 65MHz의 주파수 범위에 대하여, 100mV 내지 8V 범위내에서 아날로그 신호들을 캡쳐할 수 있다. 이것은 SCA(110)에 대한 옵션이고, SCD RF 신호들의 고 충실도 캡쳐 및 분석에 유용하다. 각각의 ACI는 4 SCD들까지 지원할 수 있다.

SCM / SCI 아키텍쳐

도 6에 도시된 MSPC 보드(620)와 같은 MSPC 보드에 포함되는 SCM의 아키텍쳐는 도 8에 도시된다. SCM(800)은 4 SCD들의 RF부를 테스트하는데 필요한 리소스들을 포함한다. SCM(800)은 MSPC 보드(620)의 전력, 인터페이스, 및 클럭 회로에 의존하는 MSPC AC 장치 모듈이다. 전술한 것처럼, SCM(800)은 MSPC 보드(620)(도 7 참조)의 AC 장치들(750, 755) 중 하나 또는 둘일 수 있다.

SCM(800)은 두개의 DUT당(per-DUT) 리소스들(805), 즉 각각의 DUT 또는 SCD에 할당된 리소스들, 및 공유(공통) 시스템 리소스들(810)을 포함한다. DUT당 리소스들은 SCI들(815, 820, 825, 830)을 포함하고, 각각의 SCI는 연동되는 메모리와 제어 로직을 갖는 RF 트랜스시버를 포함한다. 각각의 SCI는 DUT로의 RF 신호를 생성하고, DUT로부터 RF 신호를 수신하며, 수신된 신호를 예측 값들과 비교한다. 릴레이들은 각각의 SCI를 DUT의 두 RF 핀들에 접속시킨다. 각각의 SCI는 다른 SCI들과 병렬로 동작되지만, 다른 SCI들과 독립적으로 완전 비동기적이다. 각각의 SCI는 그 연동되는 DUT와 실시간 통신 스트림을 유지하고, 임의의 DUT 결함들이 발생했는지 여부를 실시간으로 결정한다.

도 9에 보다 상세히 도시된, 공통 시스템 리소스들(810)은 RF 커패시턴스 장치(900), 서브-반송(sub-carrier) 캡쳐 장치(905), RF 감쇠기(910), 및 릴레이 드라이버들(915)에 의해 전력공급되는 릴레이 매트릭스(미도시)를 통해 공통 시스템 리소스들(810)을 각각의 4 DUT들에 접속시키는 릴레이 드라이버들(915)을 포함한다. 각각의 공통 시스템 리소스들(810)은 각각의 SCM에 의해 지원되는 4 DUT들에 대해 순차적으로 동작된다.

커패시턴스 장치(900)는 도 10에 도시된 바와 같이, 부착된 채널 커패시턴스에 의해 조정되는 간단한 완화 오실레이터(relaxiation oscillator)를 포함한다. 이러한 오실레이터는 대략적으로 DUT 없는 인터페이스 케이블로 인한 것으로 예상되는, 공칭 커패시턴스(커패시터(1000))를 갖는 13.56MHz 중심 주파수로 설정된다. 오실레이터 출력은 대략적으로 1 Vpp이고, 조절가능하지 않다. 릴레이들은 +/- 16V까지의 DC 오프셋을 제공하기 위해, MSPC 바이어스 공급기들(725, 730, 735, 740)의 접속을 허용한다. 릴레이들은 측정 송신 버스 및 SCI 채널(815, 820, 825 또는 830)(도 8)과 같은 선택된 SCI RF 채널을 통해, 커패시턴스 장치(900)를 DUT에 접속시킨다.

또한, API 기능들은 커패시턴스 장치(900)를 선택된 SCI 채널에 접속시키고, 측정을 수행하며, 결과를 제공한다. 결과는 보정 커패시터(1005)의 사용을 통해 보정되어, 임의의 표류(stray) 테스터 채널 커패시턴스 또는 회로 성능의 변화의 영향들을 제거한다.

캡쳐 장치(905)는 도 11에 보다 상세히 도시된다. 캡쳐 장치(905)는 ADC(1100), 입력 조절, 및 캡쳐 메모리(1105)의 4096 워드의 캡쳐 메모리를 포함한다. ADC(1100)는 2Vpp 입력 범위을 갖는 10비트 ADC이다. 수신기 입력은 4:1 이득을 제공하는 차동 이득 증폭기(1110)를 통해 접속될 수 있다. 송신기는 8:1 감쇠를 갖는 차동 감쇠기(1115)를 통해 접속될 수 있다. ADC(1100)는 MSPC 클럭 모듈(775)(도 7)에 의해 클럭킹되고, 이에 따라 큰 유동성을 갖는다. ADC(1100)는 8MHz까지의 최저 클럭 모듈 주파수로 동작된다. ADC(1100)는 디지털 벡터 시스템(미도시)에 의해, 컴퓨터에 의해, 또는 TSM, RSM, TDM, 또는 RDM에 의해 트리거링될 수 있다.

SCA 소프트웨어 환경(115)(도 1)의 소프트웨어는 캡쳐 메모리(1105)를 판독하고, 콘텐츠를 표준 파형 오브젝트로 포맷팅한다. 이러한 오브젝트는 DSP 기능들(API를 통해)에 의해 동작되거나, 디스플레이 또는 수동 조작을 위해 혼합 신호 웨이브 툴("MSWT")로 로딩될 수 있다. 보정 소프트웨어는 회로 성능의 임의의 변화를 보상한다.

도 12를 참조하면, SCI의 아키텍쳐가 기술된다. 각각의 SCI(SCI(1200)로 나타냄)는 RF 트랜스시버, 메모리, 및 제어 로직을 포함한다. SCI(1200)의 송신 및 수신측은 독립적이고, 상이한 구현들을 가지므로, 개별적으로 논의된다. 송신측에서, SCI(1200)는 송신 데이터 메모리("TDM")(1205), 인코더(1210), 변조기(1215), 및 전력 증폭기(1275)를 포함한다. 수신측에서, SCI(1200)는 수신기(1220), 디코더(1225), 제어 로직(1230), 및 수신 데이터 메모리("RDM")(1235)를 포함한다.

SCI(1200)는 인코딩, 디코딩, 및 프로토콜 실행 작업들을 조절하기 위해, 도 13에 보다 상세히 도시된, 송신 및 수신 상태기들(1240)을 포함한다. 각각의 상태기는 일련의 상태들을 연속적으로 발생시킨다. 각각의 상태는 2개의 분기 조건 입력들에 의해 결정되는 것처럼, 4개의 다른 상태들 중 임의의 하나로 분기할 수 있다. 각각의 분기 조건 입력은 mux(1300, 1305)와 같은 다중 입력 멀티플렉서("mux")를 갖고, 전이 RAM(1310)에서 분기할 시기를 결정하는데 사용될 몇가지 상이한 하드웨어 이벤트들 중 하나를 허용한다. mux 선택은 각각의 상태에 대해 특정되고, 각각의 상태는 다중 출력 신호들 또는 동작들을 동작 또는 동작해제시킬 수 있다.

상태기들은 테스트 엔지니어에 의해 완전히 프로그래밍가능할 수 있다. 각각의 상태에 대해, 조건부 mux 선택들, 다음 상태, 및 동작 출력들은 사용자에 의해 프로그래밍될 수 있다. SCA 소프트웨어 환경(115)(도 1)의 프로토콜 상태 컴파일러("PSC")는 각각의 상태를 정의하는 심볼 방법을 제공한 다음, 상태 정의들을 적절한 데이터로 컴파일하여 상태기에 로딩한다. 프로그래머블 상태기 설계의 2가지 예들이 있다: 이하에서 보다 상세히 논의되는 송신 상태기("TSM") 및 수신 상태기("RSM").

SCI 송신기

SCI(1200)의 송신측은 저장된 프레임 데이터를 갖고, 인코더(1205)를 통해 프로토콜에 의해 특정된 디지털 표현으로 데이터를 인코딩한 다음, 고유하고 신규한 변조기(변조기(1010))를 통해 RF 반송파를 인코딩된 데이터로 변조시킨다. 변조기(1215)의 특징은 "팔레트 파형" 변조 기술이다. 특히, 각각의 송신 프레임 데이터 비트는 선택 또는 "팔레트"로부터 파형을 수집하는데 사용된다. 이러한 파형은 데이터 비트들간의 전이를 나타내고, 메모리의 디지털화된 기록으로서 저장된다. 본 발명에서 "뱅크들(banks)"로서도 지칭되는 상이한 팔레트들은 변조 깊이 또는 전이 형상과 같은 다양한 RF 파라미터들의 실시간 변화를 허용하도록 선택될 수 있다.

SCA 소프트웨어 환경(115)(도 1)의 데이터 스트림 컴파일러("DSC")는 사용자 특정 심볼 데이터를 갖고, TDM(1205)으로 로딩되는 값들을 생성한다. 도 14에 보다 상세히 도시된 바와 같은 TDM(1205)은 4비트 폭 × 일백만 어드레스들 깊이이다. 각각의 어드레스는 프레임 내의 하나의 데이터 비트에 해당한다. 어드레스 내의 4 비트들은 SCI(1200)에 결합되는 SCD로 전송하기 위한 하나의 송신 데이터 비트(1400)로 분할되고, 4개의 상이한 파형 뱅크들 중 하나를 특정하기 위해 팔레트 뱅크 선택(1405)에 대한 2 비트들, 및 TSM에 의해 사용하기 위해 데이터 스트림에서 특정한 장소를 마킹하기 위한 하나의 마커 비트(1410). 이러한 마커 비트는 전형적으로 심볼 내의 마지막 비트를 마킹한다.

SCI(1200)의 변조는 비트 값들 사이의 전이들에 해당하는 저장된 "팔레트" 파형들을 사용한다. 이러한 파형들은 반송 주파수에서 2회 샘플링되므로, 반송 및 변조를 모두 포함한다. 이러한 메커니즘은 모델링 오버슈트(overshoot), 언더슈트(undershoot), 변조 깊이, 및 다른 RF 파형 특성들에 있어서 완전한 사용자 유동성을 허용한다. 이러한 샘플링된 파형들의 디지털 표현들은 RF DAC(1250)(도 12)에 제공되고, SCI(1200)에 결합된 SCD에 인가되는 파형을 직접 합성한다. 변조기(1215)는 이하에서 보다 상세히 기술된다.

인가되는 파형은 간단한 고정 배선(hard-wired)의 상태기, 즉 인코더(1210)에 의해 선택된다. ISO 14443 타입-B 스마트 카드 컴플라이언트 소자의 경우, 인코더(1210)는 선택되는 전이 파형을 결정하기 위해 현재 및 이전 데이터 비트들을 검색한다. 전송 프로토콜의 세부사항들은 TSM에 의해 관리되고, 변조기(1215)가 연속적으로 적절한 파형 신호들을 RF DAC(1250)에 인가하도록 하는 다양한 신호들을 제공한다. DAC(1250)의 출력은 고조파들을 제거하는 필터에 인가된다. 이러한 신호는 전력 증폭기(1275)(도 12)에 전송되고, SCI(1200)에 결합된 SCD를 구동시키는 증폭된 RF 신호를 제공한다.

프레임들은 SCA 소프트웨어 환경(115)(도 1)에서 DSC를 이용하여 생성된다. 이러한 소프트웨어 패키지는 프레임을 포함하는 데이터 및 프로토콜 오버헤드의 다양한 단위들에 대한 심볼 네임들을 사용자가 특정할 수 있도록 한다. SCA 소프트웨어 환경(115)(도 1)의 PSC는 TSM에 의해 실행되는 프로토콜에 의해 요구되는 이벤트들의 시퀀스를 특정하는데 사용된다. 프로그래머블 지연 엘리먼트들로 로딩되는 값들은 API 기능들 또는 GUI 툴에 의해 특정된다. 변조된 파형 형상은 혼합 신호 웨이브 툴(Mixed Signal Wave Tool: "MSWT")로 특정된다. 테스트 엔지니어는 API 기능들 및 GUI 툴들을 통해 이러한 테스트들을 특정한다.

SCI 수신기

SCI 수신기(1220)의 예시적인 개념도는 도 15에 도시된다. 수신기(1220)는 SCI(1200)에 결합된 SCD로부터의 신호가 초기에 나타나는 Vsense 저항기(1500)를 포함한다. 이러한 신호는 감지기(1505)에 의해 감지되고 필터(1510)에 의해 필터링되어, 그 반송 및 서브-반송 성분들을 제거한다. 남아 있는 변조는 DC-복구 회로(1515)에 결합된 AC이고, 그 다음, 비교기(1520)에 의해 공지된 임계치와 비교된다.

이는 고정 배선의 상태기, 디코더(1225)(도 12)에 의해 디코딩되는 표준 논리-레벨들의 신호를 형성한다. 디코더(1225)와 연계하여, 상태기(1240)의 RSM은 변조된 서브-반송 신호를 디코딩된 비트-스트림으로 실시간 변환을 수행하는 분기(branching) 성능 및 타이머 리소스들을 제공한다. 이러한 비트 스트림은 정의된 프로토콜에 부착되는 것을 보장하기 위해 RSM에 의해 분석된다. 또한, 비트-스트림은 RDM(1235)의 콘텐츠와 실시간으로 비교된다.

도 16에서 보다 상세히 도시된 RDM(1235)은 4 비트 폭 × 1백만 어드레스들 깊이이다. 각각의 어드레스는, 수신된 데이터 값을 형성하고, 수신된 데이터 값의 기대값을 나타내는 하나의 기대 데이터 비트(1605), 수신된 데이터 스트림에 대하여 비교되지 않는 "don't care" 비트들에 대한 마커를 나타내는 하나의 마스크 데이터 비트(1610), RSM에 의한 사용을 위해 데이터 스트림에 특정 장소를 마킹하기 위한 마커 비트(1615), SCI(1200)에 의해 수신되는 실제 데이터에 대한 수신된 데이터 비트(1620)로 분할되는 4비트들을 포함한다. 마커 비트(1615)는 전형적으로 심볼 내에서 마지막 비트를 마킹한다.

SCI(1200)의 송신부와 유사하게, PSC는 수신 프로토콜의 상태 디스크립션을 RSM으로 로딩되도록 정확한 데이터로 해석한다. DSC는 예측되는 수신 데이터의 심볼 정의를 갖고, 이를 도 16에 도시된 것처럼, RDM(1235)로 로딩되도록 값들로 해석한다.

DSC는 사용자의 입력 텍스트 파일에 특정된 모든 데이터 값에 대해 기대, 마스크, 및 마커 비트들을 포함하는 파일을 생성한다. 이러한 파일은 RF 기능성 테스트를 실행하기 위한 준비시에 RDM(1235)으로 로딩된다. 수신된 데이터 비트는 각각의 비트가 SCI(1200)에 결합된 SCD로부터 수신될 때, 테스트 실행 시간 동안 RDM(1235)으로 로딩된다. 각각의 수신 비트는 그 해당 기대 및 마스크 비트들에 대하여 실시간으로 비교된다. 언마스크(unmasked) 수신 비트가 기대 데이터 비트와 불일치하면, 에러가 검출되고, 적절한 동작들이 취해진다.

SCM 접속 릴레이들

도 8에 도시된 SCM(800)의 SCI들(815, 820, 825, 830)과 같은, SCM의 각각의 SCI는 그 연동되는 인터페이스 신호들에 접속되고, 릴레이 매트릭스를 통해 도 8에 도시된 공통 리소스들(810)과 같은, SCM의 공통 리소스들에 접속된다. 몇몇 경우들에서, SCM의 공통 리소스들로부터의 신호들은 하나의 SCI가 사용되는 동안 MSPC 보드의 다른 부분들로 또는 다른 부분들로부터 라우팅되어야 한다. 이는 다른 3개의 SCI가 공유 장치 사용 동안 휴지상태가 되도록 몇몇 다른 SCI로부터 매트릭스 접속들을 "무단차용(stealing)"함으로써 수행된다. 이러한 기술은 감쇠기를 통해 SCI 신호를 인접한 모듈 슬롯의 ACI에 접속시키는데 사용된다. 이것은 또한 격리 초크(isolation choke)를 통해, MSPC 바이어스 공급기를 커패시턴스 장치에 접속시키는데 사용된다.

도 17은 MSPC 보드(620)(도 7) 및 SCM(800)(도 8)과 같은 그 내부에 포함되는 SCM 및 MSPC 보드의 다양한 릴레이 그룹들을 도시하고, 이들이 다양한 리소스들간에 경로들을 제공하는 방법을 도시한다. 릴레이들은 예시적인 목적들만을 위해 도시되고 도 17의 공간 제한들은 도면의 일부 절충안들을 강압할 수 있다는 것이 통상의 당업자에 의해 이해되어야 한다. 예를 들어, 몇몇 경로들은 4, 8 또는 16 신호들을 포함할 수 있지만, 단지 하나 또는 둘의 라인들 및 릴레이들은 경로들을 나타낼 수 있다. 또한, RF 경로들은 상이하지만, 단일 단부로서 도시된다.

도 18은 SCM(800)(도 8)과 같은 SCM상의 RF 채널 경로들을 상세화한다. SCI(815)와 SCI(820)와 같이, 4개의 SCI들 중 단지 2개만이 도시된다. 각각의 SCI는 RF 채널 핀들로부터 SCI 송신기를 접속해제하는 한 쌍의 릴레이들(1800, 1805)을 갖는다. 각각의 SCI에 독립적으로 접속될 수 있는 3개의 측정 버스들이 있다. 이러한 버스들은 (1) 송신기 출력의 "하이" 측에 대한 "측정 송신" 버스(1810); (2) 수신기 입력의 "하이" 측에 대한 "측정 수신" 버스(1820); 및 (3) 송신기 출력 및 수신기 입력의 "로우" 또는 공통 측에 대한 "측정 공통" 버스(1815)이다. 이러한 버스들은 각각의 RF 채널이 다양한 공유 장치들에 접속될 수 있도록, SCM(800)(도 8)의 공통 리소스들(810)과 같은, SCM의 공통 리소스들로 진행한다.

또한, 각각의 SCI는 SCI(815)에 대한 릴레이(1825)와 SCI(820)에 대한 릴레이(1830)와 같이, 보정 목적을 위해 RF 채널을 단락시키는 릴레이를 구비한다. 마지막으로, MSPC AC 매트릭스(765)를 통해 공통 시스템 리소스들(810)과 다른 MSPC 리소스들 사이에 접속들을 허용하기 위해, "무단차용" SCI#1(815) 또는 SCI#4(830) 매트릭스 접속들을 허용하는, 2 쌍의 릴레이들인 "2차 경로"(1840)가 있다.

또한, SCM(800)의 공통 리소스들(810)과 같이, SCM의 공통 리소스들은 도 19에 도시된 바와 같이, 이들 자신의 릴레이 매트릭스를 갖는다. 측정 송신 버스(1810)는 커패시턴스 장치(900) 또는 감쇠기(910)에 접속될 수 있다. 감쇠기(910)의 출력은 SCI#1 또는 SCI#4 접속들을 이용하여, 2차 경로(1840)를 통해 ACI(도 7에 도시된 ACI(750 또는 755)와 같이)에 접속된다. 마찬가지로, 도 7에 도시된 바이어스 공급기들(725, 730, 735, 740)과 같은 바이어스 공급기는 2차 경로(1840)를 통해 커패시턴스 장치(900)에 DC 오프셋을 제공할 수 있다.

측정 수신 버스(1820)는 차동 이득 증폭기(1110)(도 11)를 통해 캡쳐 장치(905)의 ADC(1100)에 접속된다. ADC(1100)는 감쇠기(910)를 통해 측정 송신 버스(1810)에 접속될 수 있다. 캡쳐 장치(905)가 SCI 반송파의 최대 속도 캡쳐를 수행할 수 없지만, 언더-샘플링에 의해 몇몇 반송 특성들(진폭과 같이)을 결정할 수 있다. 이것은 시스템 보정을 위해 필요하다.

SCI 변조기

각각의 SCI의 송신측 절반부는 프레임 데이터(TDM(1205))의 저장을 위한 대형 메모리, 및 도 12에 도시된 변조기(1215)와 전력 증폭기(1275)를 포함하는 RF 송신기를 포함한다. 변조기(1215)는 각각의 DUT로, 즉 도 5에 도시된 DUT들(540)로 전송되는 신호를 인코딩 및 생성하기 위한 신규한 "팔레트 파형" 기술을 사용한다.

일반적으로, RF 링크상에 정보를 송신하기 위해, 전송될 디지털 데이터는 먼저 심볼들로 인코딩된 다음, 심볼들이 RF 반송파로 변조된다. 그 다음, 이러한 신호는 증폭되고 안테나 또는 다른 인터페이스로 전송된다. SCA(110)(도 1)의 경우, 안테나가 없고, 각각의 SCD의 RF 패드들로의 접촉부들만이 있다.

SCA(110)는 ISO 표준 14443에 정의된 것처럼 근접 카드들을 테스트하도록 최적화된다. 이러한 카드들은 공식적으로 근접 집적회로 카드들("PICC")로 지칭된다. 해당 판독기 장치는 근접 커플링 장치("PCD")로 지칭된다. SCA(110)의 경우, 각각의 DUT는 PICC이고, 각각의 SCI RF 채널은 PCD이다. PCD들과 PICC들은 데이터를 프레임들로 패키징하는 적층된 프로토콜을 이용하여, RF 통신 채널을 통해 통신한다. 통신은 프레임을 전송함으로써 통신들을 초기화하는 마스터 장치로서 PCD를 전형적으로 구비하는 하프-듀플렉스(haf-duplex)이다. PICC들은 프레임에 응답한다. 이러한 전후 동작은 통신이 종료될 때까지 계속된다.

모든 스마트 카드들은 공통 물리적 층 RF 프로토콜을 공유한다. PCD는 13.56MHz에서 RF 반송파를 송신한다. 이러한 반송파는 몇가지 목적들을 제공한다: (1) PICC로 도착되는 데이터로 변조되고; (2) PICC는 수신된 반송 에너지("텔레-파워(tele-power)"를 정류 및 저장함으로써 그 전원을 유도하며; (3) PICC는 847kHz에서 그 자신의 서브-반송을 갖는 이러한 RF 반송파를 변조시킨다. 이러한 서브-반송파는 PICC에 의해 PCD(레트로(retro)-변조)로 도착되는 데이터로 변조된다.

다음 프로토콜 층은 비트들을 변조된 RF 스트림에 나타내는 방법을 결정한다. 공통으로 사용되는 몇가지 프로토콜들이 있다는 것을 유의한다. 각각의 경우, 프로토콜은 각각의 방향에서 PCD와 PICC 사이에서 0과 1이 전송되는 방법을 특정한다. 다음 프로토콜 레벨은 비트들이 심볼들에 조합되는 방법을 기술한다. 몇몇 심볼들은 통신 링크를 형성하고 유지하기 위해 사용되는 오버헤드 또는 "패키징"에 요구된다. 다른 것들은 프레임에 의해 포함되는 실제 데이터이다. 심볼들과 다른 이벤트들 사이에 지연들이 있을 수 있다는 것을 유의한다. 보다 상위 레벨의 프로토콜은 다수의 카드들이 동시에 응답할 때, PICC들과 PCD들의 시스템이 통신 에러들과 충돌들을 해결하는 방법을 정의한다. 또 다른 상위 레벨들은 멀티-프레임 트랜젝션들을 처리한다.

모든 경우들에서, 프로토콜 층은 정의된 시퀀스에서 발생하고 공지된 임시적인 관계를 갖는 일련의 "이벤트들"로 나타낼 수 있다. 이벤트들은 신호의 값 변화, 또는 타이머의 만료(expiration)를 포함할 수 있다. 시퀀스는 이벤트들이 발생해야 하는 순서를 특정한다. 임시적인 관계들은 일반적으로, 최소/최대 허용 시간주기 윈도우의 형태로, 이벤트들간에 시간을 특정한다. 프로토콜 이벤트, 시퀀스 또는 시간 윈도우가 부정확하면, 에러가 발생한다. 몇몇 에러들은 복구가능하고, 일부는 복구가능하지 않다.

RF 스마트 카드 테스트는 기능 및 파라메트릭 테스트들을 포함한다. 기능 테스트는 공지된 메시지를 스마트 카드로 전송하고, 이로부터 응답을 수신하는 것을 포함한다. 정확한 응답은 비트 간격을 기대된 응답과 일치시킬 뿐만 아니라, 정확한 최소 및 최대 지연 윈도우즈 내에서 다양한 이벤트 시간들을 가져야 함을 유의한다. 송신 및 수신 프레임들은 테스트 엔지니어에 의해 특정될 수 있다. 또한, 테스트 엔지니어는 프로토콜을 형성하는 이벤트들에 대한 세부사항들을 제공하고, 이러한 이벤트들의 시퀀싱 및 타이밍을 제공한다. 이러한 세부사항들은 변조된 파형 형상, 프로그래머블 지연 엘리먼트들의 값들, 및 상태기에 의해 특정되는 바와 같은 이벤트들의 시퀀스에 의해 특정된다. 기능성 테스팅에서, 결함의 타입에 관한 정보가 제공되지만, 통과/결함 결과만이 획득된다.

파라메트릭 테스트는 다양한 파라미터들을 측정하고, 특정된 제한값들에 대하여 측정값들을 비교하거나, 추가적인 분석을 위해 측정값을 저장하는 것을 포함한다. 스마트 카드 파라메트릭 테스트들은 PICC RF 커패시턴스, 프로토콜 이벤트 시간들, 및 서브-반송 RF 파라미터들의 측정을 포함한다. 결과값들은 측정값들, 또는 캡쳐된 파형들을 포함한다. 파형들은 부가적인 분석을 위해 디지털 신호 처리기("DSP") 계산 기능들로의 입력으로서 작용할 수 있다.

ISO 14443 표준은 13.56MHz 반송파로 인코딩되고 변조되는 비트들을 나타내는 심볼들에 의해 타입-A 및 타입-B PCD 송신기 파형들을 기술한다. 또한, 비-변조된 반송파는 PICC에 전력공급하고 PICC 레트로-변조 동안 반송파를 제공하도록 제공되어야 한다. PICC로의 전력상승(power-up) 및 초기화 통신들은 반송파가 단지 "스위칭 온(switched on)" 보다는, 목표된 전력 레벨로 제어되는 방식으로 상승되어야 하는 것을 요구한다. 마찬가지로, PICC RF 통신들과 전력강하(power-down)는 반송 전력을 하강시킴으로써 종료되어야 한다.

ISO 14443 표준은 13.56MHz 반송파의 진폭 변조로서 타입 A 및 타입 B PCD 전송을 위해 사용되는 심볼들을 기술한다. 비-변조된 반송파는 "최대 진폭"으로 고려될 수 있다. 변조는 그 최대값으로부터 정의된 양만큼 반송파 진폭을 실제적으로 증가시킨다(공칭 반송파 최대 진폭을 초과하도록 특정되는 오버슈트 글리치들(glitches)이 존재하지만). 심볼들간의 전이는 최소 및 최대 램프(ramp: 경사), 오버슈트, 및 언더슈트를 갖는 것으로 정의된다. 심볼은 심볼들간의 전이의 일부분을 포함하는 하나의 기본 시간 유닛("ETU")에 대해 지속된다.

ISO 14443 RF 시그널링 성능조건의 세부사항들은 ISO 표준 14443-2에서 발견할 수 있다. 타입-B 변조의 간략화된 예시는 도 20A 및 도 20B에 도시된다.

하나의 예시적인 실시예에서, SCI(1200)(도 12)는 디지털 데이터를 RF 반송파로 인코딩 및 변조시키기 위한 신규한 기술을 이용한다. 이러한 기술은 인코딩 및 변조된 RF 파형을 생성하기 위해 혼합 신호 임의 파형 생성기와 유사한 메커니즘을 이용한다. 본질적으로, 심볼들간의 전이들의 진폭은 반송파 나이키스트 속도(Nyquist rate)에서 샘플링되는 디지털화된 값들로서 나타낸다. 각각의 심볼 전이는 하나의 ETU 주기를 연장하기 위해 충분한 샘플들을 포함하도록 정의된다.

각각의 이러한 디지털화된 전이들("팔레트 파형"으로서 공지됨)은 메모리(팔레트 메모리 또는 팔레트 RAM(1245))에 사전-저장된다. 2개의 데이터 값들(0 및 1)이 있기 때문에, 4개의 가능한 전이들(0->0, 0->1, 1->0, 1->1)이 있다. 따라서, 팔레트 RAM(1245)은 4개의 팔레트 파형들을 포함해야 한다. ETU는 128 반송("Fc") 사이클들로 규정되기 때문에, 샘플링 이론은 결과적인 파형이 적어도 256 샘플들을 포함하는 것을 요구한다. 각각의 샘플은 12비트 값으로서 디지털로 나타낸다. 도 21은 샘플링된 심볼 전이를 도시한다. 도시된 예에서, 팔레트 RAM(1245)의 1->0 엔트리는 샘플들의 디지털 표현으로 로딩된다(단지 몇몇 샘플들만이 도시됨).

전송 동안, 송신 데이터 비트들의 시퀀스는 각각의 ETU 주기 동안 팔레트 메모리(1245)로부터 팔레트 파형을 선택하는데 사용된다. 특히, "현재" ETU 데이터 비트, 및 "이전(prior)" ETU 데이터 비트는 4개의 가능한 심볼 전이 파형들 중 하나를 선택하는데 사용된다. 그 다음, 선택된 디지털화된 심볼 전이는 팔레트 샘플 카운터를 갖는 선택된 전이 파형 메모리를 통해 인덱싱함으로써 아날로그 신호로 다시 변환된다. 메모리 출력은 DAC(1250)로 전송되고, 그 출력은 고조파들을 제거하도록 필터링되며 증폭되어 PICC로 전송된다. 심볼은 반송 나이키스트 속도에서 샘플링되기 때문에, 심볼의 진폭은 반송 주파수와 고유하게 "혼합"된다. 따라서, 반송 나이키스트 속도에서 샘플링된 심볼 전이의 복구는 진폭 변조된 반송파를 생성한다. 도 22는 샘플링된 전이와 반송파의 복구를 도시한다.

도 23은 팔레트 샘플 카운터(2300)와 복구 필터(2305)를 통해 2 ×Fc에서 실행되는 변조기(1215)의 예시적인 실시예의 개념도를 도시한다. 그러나, 현명한 기술은 대다수의 회로가 보다 느리게 실행될 수 있도록 하고, 동시에 팔레트 메모리(1245)의 요구된 크기를 감소시킬 수 있다. 송신된 신호는 그 중간지점 근처에서 실제로 대칭적(또는 거의 대칭적)이라는 것을 고려하는 것이 바람직하다. 따라서, 저장된 값이 선택적인 Fc 절반 사이클들에서 디지털로 반전되면, 팔레트 메모리(1245)의 신호의 "양의(positive)" 측만이 저장될 필요가 있다. 이것은 도 24에 도시된 방식으로 수행될 수 있다. 팔레트 메모리(1245)의 출력은 버스이고, mux(2405)에 접속된 인버터(2400)는 실제적으로 각각의 버스 라인에 대한 인버터라는 것을 유의한다.

다른 개선점은 도 25에 도시된 것처럼, 각각의 Fc 사이클에 대해 2개의 중간-크기(mid-scale) 샘플들을 도입함으로써 이루어질 수 있다. 이것은 중간-크기 디지털 값이 2개의 부가적인 입력 선택들(둘 다 중간-크기)을 가지면서 2배 빨리(4×Fc) 팔레트 출력 mux(2405)를 실행하고, 각각의 Fc 사이클의 4개의 값들을 생성함으로써, 디지털 데이터에 삽입될 수 있는 고정된 코드이기 때문에, 구현하기가 용이하다. 이는 팔레트 출력 mux(2405), 그 제어 로직(2410), 및 4×Fc에서 실행되는 DAC(1250)를 요구하지만, 복구 필터(2305)의 구현을 보다 간단하고 보다 간소하게 하며, 더 높은 충실도 출력 신호를 형성한다. 팔레트 메모리(1245)의 각각의 샘플은 하나의 변조된 Fc 사이클의 4개의 샘플들로 변환된다.

도 26은 중간-크기 값(2600)의 부가를 통해 4×Fc 변조를 지원하기 위해 변조기의 하드웨어 변화들을 도시하는 블럭도이다.

ISO 14443 소자들의 하나의 요구조건은 심볼 전이의 시간이 몇몇 테스트들에 대해 ETU 간에 가변되어야 한다는 것이다. 이것은 전이 "엣지"는 동일한 프레임 동안 상이한 시간들에서 변조기로부터 나와야 한다는 것을 의미한다. SCI(1200)(도 12)는 팔레트 메모리(1245)의 4개의 뱅크들(본 발명에서 "팔레트 뱅크들"로서 지칭됨)을 제공함으로써 이를 달성한다. 사용되는 팔레트 뱅크는 전송될 디지털 데이터를 따라 TDM(1205)에 저장되는 팔레트 뱅크 선택 비트들을 통해 각각의 ETU 동안 고유하게 선택된다. 상이한 팔레트 뱅크들의 상이한 전이 시간들을 통해 파형들을 저장함으로써, 가변 엣지 배치의 효과는 필요로되는 팔레트 뱅크 선택 비트들을 변경함으로써 생성될 수 있다. 도 27은 이것이 어떻게 작용하는지를 도시한다.

도 27은 가변 전이 엣지 배치를 입증하지만, 팔레트 뱅크 수단은 제공되는 데이터 비트와 무관하게, 매 ETU마다 파형 변화를 요구하는 다른 목적들을 위해 사용될 수 있다. 이것은 전이 램프를 변화시키거나, 의도적인 왜곡을 변화시키는 것을 포함할 수 있다. 도 28은 팔레트 뱅크 메모리 수단을 수행하기 위한 팔레트 메모리 어드레스 로직(2800)을 갖는 변조기의 블럭도이다.

따라서 추가적으로 기술되는 것처럼, ETU당 이용가능한 4개의 TDM 비트들 중 2개는 각각의 ETU 주기 동안 팔레트 뱅크를 선택하는데 사용된다. 이러한 팔레트 뱅크 선택 비트들은 송신 프레임 데이터 파일에 특정되고, 컴파일되어 TDM(1205)으로 로딩된다. TDM(1205)과 팔레트 메모리(1245)는 둘다 크고 변경하기에 시간 소모적이기 때문에, 팔레트 뱅크 할당들을 변경하는 보다 융통성 있는 방법이 바람직하다. 따라서, 실제 팔레트 뱅크에 대한 팔레트 뱅크 선택 비트의 간접적인 바인딩을 허용하는 팔레트 뱅크 맵이 제공될 수 있다. 이러한 팔레트 뱅크 맵은 본질적으로 TDM(1205)으로부터 2 비트 "가상" 팔레트 뱅크 선택 코드를 갖고 "물리적인" 팔레트 뱅크를 선택하기 위해 사용자 프로그래머블 2비트 코드를 출력하는, 간단한 레지스터 파일이다. 따라서, TDM(1205)의 가상 팔레트 뱅크 선택 비트 코드와 물리적 팔레트 뱅크 사이의 맵핑은 완전하게 사용자 정의가능하다. 이러한 메커니즘은 디지털 테스터 타이밍 시스템들과 유사하다는 것을 유의한다. SCA 용어와 전통적인 디지털 테스터 용어 사이의 "맵핑"은 다음과 같다:

● 팔레트 뱅크 -> 사이클 타입(또는 시간 세트)

● 가상 팔레트 뱅크 -> 글로벌 사이클 타입

*● 물리적 팔레트 뱅크 -> 로컬 사이클 타입

● 팔레트 뱅크 맵 -> 글로벌 대 로컬 번역 테이블

일 예로서, 이전의 예에서 도시된 것처럼 팔레트 메모리(1245)를 셋업할 수 있고, 가변 엣지 타이밍 파형들은 4 팔레트 뱅크들 중 3개를 이용한다. 상응하는 송신 프레임은 이하의 표 1에 도시된 것처럼 특정된 가상 팔레트 뱅크 선택 비트들을 갖는다. 이 경우, TDM(1205) 가상 팔레트 뱅크 선택 비트들과 물리적 팔레트 뱅크 선택 비트들 사이의 맵핑은 일대일 식별 맵이다. 그러나, 송신 프레임이 소자 결함을 초래하면, 공칭 전이 엣지 배치로 프레임을 재실행할 필요가 있을 수 있다.

가변 타이밍에 대한 팔레트 뱅크 맵
가상 팔레트 뱅크 선택 코드(TDM(1205)로부터)	물리적 팔레트 뱅크 선택 코드(팔레트 뱅크 맵의 출력)
0	0
1	1
2	2
3	3

팔레트 뱅크 맵 특성 없는, 새로운 프레임은 생성되어야 하고, 모든 팔레트 뱅크 선택 비트들은 "1"로 설정된다. 그러나, 팔레트 뱅크 맵 특성을 가지면, 이하의 표 2에 도시된 것처럼 팔레트 뱅크의 모든 팔레트 뱅크 선택 물리적 비트들이 "1"로 맵핑되도록 간단히 설정할 수 있다.

공칭 타이밍에 대한 팔레트 뱅크 맵
가상 팔레트 뱅크 선택 코드(TDM(1205)로부터)	물리적 팔레트 뱅크 선택 코드(팔레트 뱅크 맵의 출력)
0	1
1	1
2	1
3	1

팔레트 맵 하드웨어(2900)의 부가를 갖는 변조기의 블럭도가 도 29에 도시된다.

ISO 14443 표준은 ETU당 Fc 사이클들의 수를 감소시킴으로써 더 높은 데이터 전송 속도들을 추가적으로 제공한다. 디폴트 ETU 주기는 초당 약 106KBit로 번역하는 128 Fc 사이클들이다. 그러나, ETU당 64 Fc만을 이용함으로써, 초당 약 212KBit의 전송 속도가 가능할 수 있다. ISO 14443 표준은 128, 64, 32, 및 16 Fc의 ETU 길이들을 제공하고, 각각 초당 약 106, 212, 424, 및 848 KBit를 산출한다. 이는 "팔레트 샘플 길이 레지스터"로서 공지된, 팔레트 샘플 카운터에 사전-로딩 레지스터를 부가함으로써 변조기(1215)에서 구현된다. 팔레트 샘플 카운터가 최대 카운트에 도달할 때, 카운터는 팔레트 샘플 길이 레지스터의 콘텐츠로 사전-로딩된다. 이는 ETU가 단지 다수의 2진 Fc 카운트들이 아니라, 임의의 길이가 되도록 허용한다는 것을 유의한다. 도 30은 이러한 부가를 위한 블럭도, 즉 팔레트 샘플 길이 레지스터(3000)를 도시한다.

변조기(1215)는 각각의 팔레트 파형이 전이에 의해 분리되는 2개의 레벨들(가능한 동일한)을 포함한다는 인식을 통해 추가적으로 개선될 수 있다. "리딩(leading)" 레벨은 다음 레벨로의 전이가 발생할 때까지 일정하게 유지된다. 전이 이후, "트레일링(trailing)" 레벨은 일정하게 유지된다. 리딩 또는 트레일링 레벨의 값은 비-변조 반송파(논리-1) 또는 완전 변조된 반송파(논리-0)이다. 따라서, 두개의 레벨들은 2개의 레지스터들에 의해 구현될 수 있고, 각각은 논리-1 또는 논리-0 변조 값들에 대한 적절한 디지털 값을 포함한다. 각각의 레벨은 Fc 사이클들의 몇몇 시간주기 동안 인가된다. 따라서, 카운터는 리딩 및 트레일링 시간주기들과 연관된다. 리딩 시간주기, 팔레트 샘플 시간주기, 및 트레일링 시간주기의 합은 ETU의 길이이다. 인가되는 레벨은 인코더(1210)(도 12)의 로직에 의해 결정된다는 것을 유의한다. 1에서 0으로 심볼 전이의 생성은 도 31에 도시된다.

ETU 길이는 가변될 수 있고, 이에 따라 팔레트 샘플 카운터(2300)는 프로그래밍가능하기 때문에, 리딩 및 트레일링 레벨 카운터들은 사전-로딩가능해야 한다. 리딩 및 트레일링 카운터들은 항상 ETU 파형의 일부분을 생성하기 위한 것이라고 가정하면, 팔레트 메모리(1245)에 저장되어야 하는 샘플들의 수를 감소시킬 수 있으므로, 팔레트 메모리(1245)의 총 크기를 감소시킬 수 있다. 합리적인 가정은 팔레트 메모리(1245)는 ETU의 샘플들의 1/4(25%)를 공급하는 반면, 레벨 카운터들은 샘플들의 다른 75%를 제공한다는 것이다. 128 Fc의 최대 길이 ETU를 가정하면, 각각의 카운터는 최대 96 샘플들을 제공해야 하고, 팔레트 샘플 카운터(2300)는 최대 32 샘플들을 제공해야 한다. 리딩 및 트레일링 레벨 카운트들의 수는 프로그래밍가능하지만, 일반적으로 모든 카운터들의 값은 128로 합산된다. 그러나, 이러한 수단을 통해, 128 Fc의 최대 스펙 보다 더 긴 ETU를 생성할 수 있다. 이것은 몇몇 테스트들에 대해 요구되고, 임의의 종래의 변조 수단들에서 가능하지 않다. 이를 지원하는 하드웨어는 도 32에 도시된다. 부가적인 레지스터들과 카운터들, 즉 레벨 레지스터들(3200, 3205), 리딩 레벨 카운터(3220), 트레일링 레벨 카운터(3225), 리딩 레벨 길이 레지스터(3230), 및 트레일링 레벨 길이 레지스터(3235) 뿐만 아니라, 레벨 레지스터들(3200, 3205) 중 하나 또는 팔레트 메모리(1245)를 선택하는 mux(3210)를 구동시키기 위해 제어 로직(3215)이 부가된다.

그 다음 변조 개선점은 팔레트 메모리 사용을 감소시키고 매 ETU 사이클마다 ETU내에서 심볼 전이들을 이동시키는 능력을 부가하는 것이다. 이러한 성능은 전이 파형(고유한 상승, 하강 시간들을 포함할 수 있음)과 전이 시간이 TDM(1205)의 팔레트 뱅크 선택 비트들에 의해 선택될 수 있도록 한다. 이것은 디지털 핀-채널과 유사한 타이밍 유동성을 제공한다. 이를 달성하기 위해, 팔레트, 리딩 및 트레일링 레벨 길이 레지스터들은 각각 4 엔트리 레지스터 파일로 변경되어야 한다. 사용할 엔트리는 도 33에 도시된 바와 같이, 팔레트 뱅크 맵으로부터 물리적 팔레트 선택 비트들에 의해 선택된다.

다른 변조 개선점은 변조기(1205)에 의해 생성되는 파형들이 항상 연속적인 방식으로 가변되어야 하고; 변조 레벨들 간에 갑작스러운 변화들이 없으며; 레벨들간의 모든 변화가 팔레트 메모리(1245)의 파형들에 의해 수행된다는 관찰을 이용할 수 있다는 것이다. 따라서, 이는 팔레트 메모리 전이 파형의 마지막 값이 후속하는 "트레일링" 레벨과 동일한 값인 경우이다. 사실상, 선행하는 ETU의 트레일링 레벨 이후 다음 ETU의 "리딩" 레벨의 값도 동일해야 한다. 따라서, 팔레트 메모리 전이 파형의 제 1 값 또한 "리딩" 변조 레벨 레지스터의 값과 동일하다.

이 때문에, 도 33에 도시된 2개의 변조 레벨 레지스터들(레벨 레지스터들(3200, 3205))이 제거될 수 있다. 팔레트 메모리 전이 파형의 최종 값을 래치하기에 충분할 수 있고, 다음 팔레트 메모리 전이 파형이 선택될 때까지 리딩 및 트레일링 레벨 시간주기들 동안 이 값을 간단히 반복시킬 수 있다. 이것은 하드웨어 간략화 뿐만 아니라, 몇가지 장점들을 갖는다. 첫째, 레벨 정보가 팔레트 메모리(1245)의 하나의 장소에서만 유지되기 때문에, 변조기(1215)는 프로그래밍하기가 보다 용이하고, 파형 전이들을 일정하게 하는 것이 보다 용이하다. 둘째, 이것은 상이한 변조 깊이들을 갖는 팔레트 뱅크들을 간단히 선택함으로써, 변조 깊이가 ETU별로 가변될 수 있도록 한다. 또한, 이것은 많은 특수용 하드웨어 지원부를 부가함이 없이 향후의 ETU당 멀티-비트 수단들이 동작할 수 있도록 한다. 도 34는 마지막 샘플 래치(3400)를 이용하여 구현되는 이러한 최종 샘플 반복 기능을 갖는 변조기(1215)를 도시하는 블럭도이다.

팔레트 메모리 관리

변조기(1215)의 이전의 논의는 팔레트 파형들의 가변 크기들, 상이한 수의 팔레트 뱅크들 등에 대해 언급하였다. 몇몇 예들에서, 부족한 리소스를 소모하는 팔레트 메모리(1245)가 대부분 사용되지 않을 수 있다. 그러나, 어드레스 맵핑 수단을 통해 소모된 공간의 사용을 허용함으로써 팔레트 메모리(1245)를 관리할 수 있다. 이것은 팔레트 사이즈의 트레이드-오프(trade-off) 대 팔레트 뱅크들의 수에 좌우된다. 이하의 정보는 팔레트 RAM을 어드레싱하는데 사용된다:

팔레트 샘플 어드레스: 하나의 팔레트 파형내의 특정 디지털화된 샘플의 어드레스. 이는 팔레트 샘플 카운터에 의해 제공된다. 어드레스는 팔레트가 파형 생성을 위해 액세스되는 동안 매 Fc 사이클마다 변경된다. 최대 7비트(128 샘플들)가 존재한다.

현재 데이터 비트: 이는 인코더(1210)로부터의 데이터 비트로서, 매 ETU마다 변경될 수 있다. 이는 본질적으로 파형 전이가 그 사이에 전이되는 "다음 데이터 비트"이다. 현재 데이터 비트와 과거(Look-behind) 데이터 비트는 하나의 팔레트 메모리 뱅크내에서부터의 4개 파형들 중 하나를 선택한다.

과거 데이터 비트: 이는 인코더 회로로부터 1-ETU 지연된 데이터 비트로서, ETU마다 변경될 수 있다. 이는 파형 전이가 그 사이에 전이되는 "이전 데이터 비트"이다. 현재 데이터 비트와 과거 데이터 비트는 하나의 팔레트 메모리 뱅크내에서부터 4개 파형둘 중 하나를 선택한다.

물리적 팔레트 뱅크 선택: 이러한 2개의 비트들은 4 팔레트 메모리 뱅크들 중 하나를 선택한다. 이러한 비트들은 팔레트 뱅크 맵으로부터 나오고, ETU마다 변경될 수 있다.

전술한 것은 총 11비트이다. 그러나, 하나의 예시적인 실시예에서, 팔레트 메모리(1245)는 4K 워드 블럭들로 구성되어 팔레트 메모리(1245)를 어드레싱하는데 12비트가 요구되는, 필드 프로그래머블 게이트 어레이("FPGA")에서 구현된다. 이러한 12번째 비트는 정적, 즉 레지스터, 비트로서 제공되고, 2개의 "팔레트 뱅크 그룹들" 중 하나를 선택하는데 사용된다. 이것은 각각의 프레임 세트의 실행 사이에 상호교환될 수 있는 2개의 상이한 파형 세트들을 선택하는 것을 고려할 수 있다. 이를 위한 하나의 사용법은 상이한 변조 인덱스들을 갖는 파형들의 2개의 그룹들을 제공하는 것이다. 이러한 2개의 그룹들은 한번 로딩될 수 있고, 그 다음, 각각의 소자 테스트 이전에 목표된 바와 같이 신속히 선택될 수 있다.

전술한 바와 같이, 팔레트 파형 샘플 사이즈는 보다 짧은 ETU 길이들을 처리하도록 조절될 수 있다. 더 짧은 파형 길이들이 사용되면, 메모리는 다른 사용들을 위해 자유로울 수 있다. 이 경우, 이러한 부가적인 메모리는 레지스터에 의해 정적으로 선택되는 부가적인 팔레트 뱅크 그룹들로서 나타난다. 전이 파형 길이의 선택은 "팔레트 사이즈" 레지스터를 통한, 다른 정적 선택이다. 이하의 표 3은 이용가능한 팔레트 사이즈 선택들을 열거한다:

팔레트 사이즈 선택들

팔레트 사이즈 비트 코드	이용가능한 팔레트 사이즈(샘플들)	이용가능한 팔레트 뱅크 그룹들
00b	16	16
01b	32	8
10b	64	4
11b	128	2

조절가능한 팔레트 사이즈를 갖는 변조기(1215)의 블럭도는 도 35에 도시되고, 팔레트 사이즈 레지스터(3550)와 팔레트 뱅크 그룹 레지스터(3505)를 갖는다.

반송파 램프( CARRIER RAMP ) 생성

이전에 언급된 것처럼, 반송파는 갑작스럽게 개시될 수 없고; 사용자 정의된 간격 동안 그 최대값으로 상승되어야 한다. 이는 제로에서 시작되고 반송파 최대값에서 종료되는 램프(ramp: 경사)로 반송파를 변조시키는 것과 동일하다. 램프 시간주기는 수 마이크로초 내지 수 초로 가변될 수 있다. 이러한 시간주기 범위는 팔레트 메모리(1245)가 램프 파형 소스로서 사용되기에 너무 길다. 그러나, 반송파와 그 변조는 디지털로 생성되기 때문에, 이는 간단한 카운터 회로를 통해 용이하게 달성될 수 있다.

도 36은 반송 램프 생성기를 도시하는 블럭도이다. 레지스터(3605)는 반송램프 최대값을 포함한다. 8비트 반송 램프 카운터(카운터(3610))는 제로로 초기화되고, SCI Fc 클럭에 관련되지 않은 독립적인 MSPC 클럭에 의해 증분된다. 이러한 클럭은 긴 시간주기 램프들을 생성하기 위해 사전-조정될 수도 있다. 반송 램프 카운터 값은 비교기 로직(3615)에 의해 반송파 최대값 레지스터와 비교된다.

카운터가 레지스터와 동일할 때, 증분은 중지된다. 반송 램프 카운터(3610)는 제로에 도달할 때 중지되는 경우에 감소될 수도 있다. 모든 변조기 파형 값들이 12비트이지만, 카운터(3610)는 단지 8비트라는 것을 유의한다. 도 36에 도시된 것처럼, 카운터(3610)는 12비트 반송 램프 파형 필드의 3비트 내지 11비트를 제공한다. 최저 3비트는 항상 제로이다. 상위 비트는 사인 비트이고 항상 1이다. 단지 8 카운터 비트만을 제공하면 반송파 진폭 분석을 위해 카운터 복잡성을 제거한다. 임의의 다른 변조기 파형과 함께, 반송 램프는 Fc 사이클마다 하나의 "샘플"을 제공한다. 변조기 출력 mux는 중간-크기, 샘플, 중간-크기, 4×Fc 속도의 반전된 샘플 간에 스위칭함으로써 4개의 샘플 파형으로 이를 변경한다. 변조기에 집적되는 반송 램프 생성기를 도시하는 블럭도는 도 37에 도시된다.

바람직하게는, 본 발명의 변조기는 ISO 표준 14443에 의해 요구되는 PICC 전송 신호에 PDC를 제공하기 위해 신규하고 고유한 "팔레트 파형" 기술을 이용한다. 이러한 기술은 RF 스마트 카드들의 기능 및 파라메트릭 테스트를 허용하기 위해 파형 진폭과 타이밍 특성들에서 큰 유동성을 제공한다.

그 많은 특징들 중에서, 본 발명에 따라 설계되는 변조기는 다음을 제공한다: (1) 프로그래머블 램프 주기와 프로그래머블 최대 반송파 진폭을 갖는 반송파 진폭의 제어되는 상승 및 하강; (2) 4 내지 384 Fc 사이클들로 조절가능한 프로그래머블 ETU 길이, 그 길이는 "온-더-플라이(on-the-fly)" 조절가능하고, 즉 각각의 ETU는 4개의 가능한 값들의 세트로부터 가변될 수 있음; (3) 프로그래머블 ETU 전이 형상. ETU 심볼들간의 전이는 파형으로서 정의될 수 있다. 현재 ETU와 이전 ETU 전송 데이터 값들을 기초로 선택되는 4개의 전이 타입 파형들이 있을 수 있다. 각각의 파형은 Fc당 하나의 샘플로서 사용자 정의될 수 있다. 전이 파형 시간주기는 4 내지 128 Fc로 프로그래밍될 수 있다. 전이 파형은 주어진 전이 타입에 대해 4개의 가능한 파형들의 세트로부터 "온-더-플라이"로 선택될 수 있고; (4) 프로그래머블 ETU 전이 배치. ETU 심볼들간의 전이의 개시 시간은 프로그래밍될 수 있다. 개시 시간은 ETU내에서 2 내지 120 Fc 사이클들일 수 있다. 개시 시간은 "온-더-플라이"로 가변될 수 있고, 즉 각각의 ETU는 4개의 가능한 값들의 세트로부터 가변될 수 있다.

SCA(110)는 ISO 표준 14443에 의해 특정된 바와 같이 비접촉식 스마트 카드 소자들에서 목표되지만, 그 구현예는 비-컴플라이언트 프로토콜들과 다른 표준들을 갖는 소자들의 테스트를 허용하기에 충분하게 일반적이라는 것은 통상의 당업자에 의해 이해되어야 한다.

본 발명의 특정 실시예들과 최상의 모드의 전술한 상세한 설명은 예시와 설명을 위한 목적만으로 나타내었다. 개시된 정확한 형태들로 본 발명을 제한하거나 독점하려는 의도가 아니다. 본 발명의 특정한 특징들은 일부 도면들에서 나타내고, 단지 편리함을 위해 다른 도면들에는 나타내지 않으며, 임의의 특징은 본 발명에 따른 다른 특징들과 조합될 수 있다. 기술된 프로세스들의 단계들은 재정렬 또는 조합될 수 있으며, 다른 단계들이 포함될 수 있다. 그 실시예들은 본 발명의 원리들과 그 실제적인 애플리케이션을 최상으로 설명하기 위해 선택되고 기술되며, 이에 따라 통상의 당업자가 고려되는 특정한 사용에 적합하게 다양한 변형들을 통해 본 발명과 다양한 실시예들을 최상으로 활용할 수 있도록 한다. 본 발명의 추가적인 변형들은 본 명세서의 관점에서 통상의 당업자에게 명백하고, 그러한 변형들은 첨부된 청구범위와 그 등가물들의 범주에 속하도록 의도된다.

Claims (22)

1. 다수의 무선 주파수 스마트 카드 소자들을 테스트하기 위한 시스템으로서,
   다수의 스마트 카드 장치 채널들을 갖는 스마트 카드 모듈 - 각각의 상기 다수의 스마트 카드 장치 채널들은 상기 다수의 무선 주파수 스마트 카드 소자들 중 하나를 테스트하도록 구성되고, 각각의 상기 다수의 스마트 카드 장치 채널들은 상기 다수의 스마트 카드 장치 채널들의 다른 스마트 카드 장치 채널들과 무관하고 비동기적임 -
   을 포함하는 테스트 시스템.
2. 제 1 항에 있어서,
   상기 스마트 카드 모듈에 결합된 혼합 신호 핀 카드 보드를 더 포함하는 것을 특징으로 하는 테스트 시스템.
3. 제 2 항에 있어서,
   상기 혼합 신호 핀 카드 보드에 결합된 아날로그 캡쳐 장치를 더 포함하는 것을 특징으로 하는 테스트 시스템.
4. 제 1 항에 있어서,
   상기 다수의 스마트 카드 장치 채널들을 상기 다수의 스마트 카드 소자들에 결합시키기 위한 릴레이 매트릭스를 더 포함하는 것을 특징으로 하는 테스트 시스템.
5. 제 4 항에 있어서,
   상기 스마트 카드 모듈은 상기 다수의 스마트 카드 장치 채널들을 상기 다수의 스마트 카드 소자들에 결합시키기 위한 공통 시스템 리소스들의 세트를 포함하는 것을 특징으로 하는 테스트 시스템.
6. 제 5 항에 있어서,
   각각의 상기 다수의 스마트 카드 장치 채널들은 송신기 및 수신기를 포함하는 것을 특징으로 하는 테스트 시스템.
7. 제 6 항에 있어서,
   상기 송신기는 송신 데이터 메모리, 인코더, 및 변조기를 포함하는 것을 특징으로 하는 테스트 시스템.
8. 제 6 항에 있어서,
   상기 수신기는 디코더, 제어 로직, 및 수신 데이터 메모리를 포함하는 것을 특징으로 하는 테스트 시스템.
9. 제 6 항에 있어서,
   각각의 상기 다수의 스마트 카드 장치 채널들은 상기 송신기와 상기 수신기를 관리하도록 구성되는 프로그래머블 상태기를 포함하는 것을 특징으로 하는 테스트 시스템.
10. 제 7 항에 있어서,
    상기 변조기는 적어도 2개의 데이터 비트들을 갖는 테스트 신호를 사용하기 위해 상기 인코더에 결합되고 다수의 팔레트(palette) 파형들을 저장하도록 구성된 팔레트 메모리를 포함하고, 각각의 팔레트 파형은 2개의 데이터 비트들 사이의 전이에 해당하는 것을 특징으로 하는 테스트 시스템.
11. 제 10 항에 있어서,
    상기 팔레트 메모리는 디지털 대 아날로그 컨버터에 결합되는 것을 특징으로 하는 테스트 시스템.
12. 적어도 2개의 비트들을 갖는 테스트 신호를 통해 다수의 무선 주파수 스마트 카드 소자들을 테스트하기 위한 스마트 카드 모듈에 사용하기 위한 변조기로서,
    다수의 팔레트 파형들을 저장하도록 구성된 팔레트 메모리 - 각각의 팔레트 파형은 상기 2개의 데이터 비트들 사이의 전이에 해당함 -;
    각각의 팔레트 파형에 대해 아날로그 신호를 생성하기 위해 상기 팔레트 메모리에 결합된 디지털 대 아날로그 컨버터; 및
    상기 아날로그 신호를 필터링하기 위해 상기 디지털 대 아날로그 컨버터에 결합된 복구(reconstruction) 필터
    를 포함하는 스마트 카드 모듈에 사용하기 위한 변조기.
13. 제 12 항에 있어서,
    상기 각각의 팔레트 파형은 반송파 및 반송파 상의 변조를 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
14. 제 12 항에 있어서,
    상기 팔레트 메모리는 팔레트 메모리의 다수의 뱅크들(banks)인 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
15. 제 12 항에 있어서,
    상기 팔레트 메모리에 결합된 팔레트 샘플 카운터를 더 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
16. 제 15 항에 있어서,
    상기 팔레트 메모리에 결합된 팔레트 뱅크 맵을 더 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
17. 제 16 항에 있어서,
    상기 팔레트 샘플 카운터에 결합된 팔레트 샘플 길이 레지스터를 더 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
18. 제 17 항에 있어서,
    상기 팔레트 메모리에 결합되는, 리딩(leading) 레벨 카운터, 트레일링(trailing) 레벨 카운터, 리딩 레벨 길이 레지스터, 및 트레일링 레벨 길이 레지스터를 더 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
19. 제 18 항에 있어서,
    상기 팔레트 메모리에 결합된 반송 램프(carrier ramp) 생성기를 더 포함하는 것을 특징으로 하는 스마트 카드 모듈에 사용하기 위한 변조기.
20. 다수의 무선 주파수 스마트 카드 소자들을 병렬로 및 비동기식으로 테스트하기 위한 방법으로서,
    팔레트 메모리로부터 일련의 심볼 전이들을 출력하는 단계;
    상기 일련의 심볼 전이들을 아날로그 신호로 변환하는 단계;
    고조파들을 제거하기 위해 상기 아날로그 신호를 필터링하는 단계;
    상기 필터링된 아날로그 신호를 증폭하는 단계; 및
    상기 증폭된 아날로그 신호를 하나 이상의 상기 스마트 카드 소자들로 송신하는 단계
    를 포함하는 테스트 방법.
21. 제 20 항에 있어서,
    상기 일련의 심볼 전이들로 테스트 신호를 변조시키는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
22. 제 21 항에 있어서,
    상기 아날로그 신호를 필터링하는 단계는 복구 필터를 이용하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.

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