CN106409707B - 非接触式射频芯片晶元测试方法及装置 - Google Patents

非接触式射频芯片晶元测试方法及装置 Download PDF

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Abstract

一种非接触式射频芯片晶元测试方法及装置，其中，非接触式射频芯片晶元测试方法包括：待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率；基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息。采用所述非接触式射频芯片晶元测试方法及装置可避免多个非接触式射频芯片晶元测试信号之间的干扰，提升测试的稳定性。

Description

非接触式射频芯片晶元测试方法及装置
技术领域
本发明涉及射频测试领域，尤其涉及一种非接触式射频芯片晶元测试方法及装置。
背景技术
在对非接触式射频芯片晶元进行封装前，需对其进行测试。对非接触式射频芯片晶元测试时，采用探针向非接触式射频芯片晶元提供测试信号。由于非接触式射频芯片晶元的面积日益减小，为提高测试效率，在进行测试时非接触式射频芯片晶元排布较为紧凑，测试机同时对多个非接触式射频芯片晶元进行多通道并行测试。多个向非接触式射频芯片晶元提供测试信号探针之间会产生干扰导致测试不稳定。
一种可能的解决方式是在每组探针之间设置屏蔽设施，但此种方式成本较高，且普适性较差。
发明内容
本发明解决的技术问题是避免多个非接触式射频芯片晶元测试信号之间的干扰，提升测试的稳定性。
为解决上述问题，本发明实施例提供了一种非接触式射频芯片晶元测试方法，包括：
待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率；
基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息。
可选的，所述测试信号的载波频率为零。
可选的，所述测试信号为直流偏置信号。
可选的，所述非接触式射频芯片晶元测试方法还包括：根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。
可选的，在根据所述测试信号中携带的时钟校准信息校准预置的内部时钟前，还包括：发送分频后的时钟信号；所述测试信号中携带的时钟校准信息包括时钟频率判断结果信息。
可选的，所述测试信号中携带的时钟校准信息包括同步头；所述根据所述测试信号中携带的时钟校准信息校准预置的内部时钟，包括：根据预设的同步头内的时钟数目校准预置的内部时钟。
本发明实施例还提供了一种非接触式射频芯片晶元测试装置，其特征在于，包括：
测试信号接收单元，适于接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率；
通信信息获取单元，适于基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息。
可选的，所述测试信号接收单元还适于接收载波频率为零的测试信号。
可选的，所述非接触式射频芯片晶元测试装置还包括：时钟校准单元，适于根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。
本发明实施例还提供了另一种非接触式射频芯片晶元测试方法，包括：
向待测试非接触式射频芯片晶元发送测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率；所述测试信号携带时钟校准信息。
与现有技术相比，本发明的技术方案具有以下有益效果：
待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，由于测试信号的载波频率较低，接收待测试信号的探针之间电抗增大，从而可以减小接收待测试信号的探针间的信号耦合，降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。另外，由于本发明实施例中的非接触式射频芯片晶元测试方法可以降低测试非接触式射频芯片晶元测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
进一步，由于所述测试信号的载波频率为零，而测试信号的频率远低于载波频率，从而可以大幅增加向非接触式射频芯片晶元提供测试信号探针之间的电抗，减小向非接触式射频芯片晶元提供测试信号探针之间的信号耦合，从而降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。
此外，在所述测试信号的载波频率为零时，由于所述测试信号为直流偏置信号，从而可以偏置电流为非接触式射频芯片晶元提供足够的能量，保障测试过程的顺利完成；由于所述测试信号的载波频率为零，测试机与芯片之间的通信就不存在高频信号，从而杜绝了通道间的射频信号相互干扰的问题。待测试非接触式射频芯片晶元内建时钟源，利用内建时钟源来代替原来从载波上恢复的时钟，从而可以实现测试机与芯片之间的通信。
附图说明
图1是本发明实施例中一种非接触式射频芯片晶元测试系统；
图2是本发明实施例中一种非接触式射频芯片晶元测试方法的流程图；
图3是本发明实施例中另一种非接触式射频芯片晶元测试方法的流程图；
图4是本发明实施例中一种射频芯片晶元测试装置的结构示意图；
图5是本发明实施例中一种射频芯片晶元测试装置的结构示意图；
图6是本发明实施例中两种测试信号的示意图；
图7是本发明实施例中两种测试信号的频域示意图。
具体实施方式
如前所述，在对非接触式射频芯片晶元进行封装前，需对其进行测试。对非接触式射频芯片晶元测试时，采用探针向非接触式射频芯片晶元提供测试信号。由于非接触式射频芯片晶元的面积日益减小，为提高测试效率，在进行测试时非接触式射频芯片晶元排布较为紧凑，测试机同时对多个非接触式射频芯片晶元进行多通道并行测试。多个向非接触式射频芯片晶元提供测试信号探针之间会产生干扰导致测试不稳定。一种可能的解决方式是在每组探针之间设置屏蔽设施，但此种方式成本较高，且普适性较差。
在本发明实施例中，待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，由于测试信号的载波频率较低，接收待测试信号的探针之间电抗增大，从而可以减小接收待测试信号的探针间的信号耦合，降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。另外，由于本发明实施例中的非接触式射频芯片晶元测试方法可以降低测试非接触式射频芯片晶元测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明实施例中一种非接触式射频芯片晶元测试系统。
非接触式射频芯片晶元测试系统10包括待测试的晶元11和测试机12。
晶元11包括多个依次排布的非接触式射频芯片晶元，在测试时，晶元11至于测试机台14之上。在具体实施中，测试机12产生测试信号，通过探针卡121将测试信号并行送至多个非接触式射频芯片晶元。
由于非接触式射频芯片晶元的面积越来越小，非接触式射频芯片晶元的排布越来越密集，探针的距离也越来越小。在探测信号的频率较高时，会导致探针间的耦合越来越大，从而导致测试结果的准确性收到影响，也会限制一次进行并行测试的非接触式射频芯片晶元的数量。
在本发明实施例中，测试机向非接触式射频芯片晶元发送测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，从而可以减少探针之间的耦合降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。另外，由于可以降低非接触式射频芯片晶元测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
非接触式射频芯片晶元测试是在封装前对非接触式芯片进行的测试，在进行非接触式射频芯片晶元测试时，将非接触式射频芯片晶元设置为测试模式，以便接收并识别测试信号。
在具体实施中，非接触式射频芯片晶元可以是非接触智能卡芯片，也可以是射频识别芯片。在对非接触智能卡芯片进行测试时，测试机12将自身模拟为射频识别设备，产生测试信号，此时测试信号可以是读信号或者写信号，也可以是时钟校准信号；在对射频识别芯片进行测试时测试机12将自身模拟为非接触智能卡芯片，产生应答射频识别芯片的测试信号，或者测试机12也可将自身模拟为主动式的非接触智能卡芯片，向射频识别芯片发送测试信号，此时的测试信号同样可以携带时钟校准信息。
在本发明实施例中，由于测试信号的载波频率低于对应的射频通信协议规定频率，故待测试的非接触式射频芯片晶元中需包含预置的用于测试的时钟。非接触式射频芯片晶元在接收到测试信号后，基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息，并根据通信信息进行反馈。
测试机12根据非接触式射频芯片晶元反馈信息进行判断，从而确定非接触式射频芯片晶元是否通过检测。其中，测试机的信号通过幅度调制方式，调制在高频载波上。芯片的应答信号通过负载阻抗的变化方式调制到高频载波上。
图2是本发明实施例中一种非接触式射频芯片晶元测试方法的流程图。
S11，待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率。
在具体实施中，所述射频通信协议可以是高频通信协议、超高频通信协议等，对应的载波频率可以从几百KHz到几个GHz。由于测试信号的载波频率较低，接收待测试信号的探针之间电抗增大，从而可以减小接收待测试信号的探针间的信号耦合，降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。
例如，在15693协议中，对应的载波频率为13.56MHz，此时若测试机同时对多个非接触式射频芯片晶元进行多通道并行测试，在探针之间的容抗值为1/(j*C*2*Pi*13.56M)，其中C为探针间的电容；若将载波频率降低到1MHz，则探针之间的电抗值为1/(j*C*2*Pi*1M)，容抗的绝对值增大，探针之间的耦合干扰依比例降低，从而在不对探针做改变的前提下提升了非接触式射频芯片晶元测试方法的稳定性。另外，由于可以降低非接触式射频芯片晶元测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
此处仅为举例说明，在实际测试中，可以依照待测试非接触式射频芯片晶元的功耗进行计算，以载波可以为待测试非接触式射频芯片晶元提供能量为限度。
在本发明一实施例中，待测试非接触式射频芯片晶元接收测试信号的载波频率为零。
此时测试信号可以是直流偏置信号，通过直流偏置向待测试非接触式射频芯片晶元提供能量。
测试信号可以是直流包络信号，将直流包络信号直接加到天线两端，这样测试机与芯片之间的通信就不存在高频信号，从而杜绝了通道间的射频信号相互干扰的问题。
由于所述测试信号的载波频率为零，而测试信号的频率远低于载波频率，从而可以大幅增加向非接触式射频芯片晶元提供测试信号探针之间的电抗，减小向非接触式射频芯片晶元提供测试信号探针之间的信号耦合，从而降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。
在所述测试信号的载波频率为零时，由于所述测试信号为直流偏置信号，从而可以偏置电流为非接触式射频芯片晶元提供足够的能量，保障测试过程的顺利完成；由于所述测试信号的载波频率为零，测试机与芯片之间的通信就不存在高频信号，从而杜绝了通道间的射频信号相互干扰的问题。待测试非接触式射频芯片晶元内建时钟源，利用内建时钟源来代替原来从载波上恢复的时钟，从而可以实现测试机与芯片之间的通信。
S12，基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息。
由于测试信号的载波频率低于对应的射频通信协议规定频率，测试信号中不再携带时钟频率信息，故需在待测试非接触式射频芯片晶元一端配置自动调节的内部时钟，为测试的通信过程提供精确时钟。
在具体实施中，上述非接触式射频芯片晶元测试方法还可以包括：根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。
在本发明一实施例中，待测试非接触式射频芯片晶元一端主动向测试机发送分频后的时钟信号，测试机在接收到分频后的时钟信号后进行计算，并和预设的时钟频率比较，反馈包含时钟校准信息的测试信号至非接触式射频芯片晶元。此处时钟校准信息可以是时钟频率判断结果，例如频率过高或过低。非接触式射频芯片晶元根据时钟校准信息校准预置的内部时钟。
在本发明另一实施例中，所述测试信号中携带的时钟校准信息是同步头，所述根据所述测试信号中携带的时钟校准信息校准预置的内部时钟包括：根据预设的同步头内的时钟数目校准预置的内部时钟。同步头可以是一个凹形或凸形波形，待测试非接触式射频芯片晶元一端根据预设的同步头内的时钟数目，计算时钟频率，校准预置的内部时钟。
校准预置的内部时钟的方式众多，在此不一一赘述。
在具体实施中，在步骤S11，待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率之前，还可以包括：
S111(参见图3)，待测试非接触式射频芯片晶元上电复位。
待测试非接触式射频芯片晶元在上电复位后处于测试状态，适于接收测试信号。
S112(参见图3)，校准预置的内部时钟。
在具体实施中，校准预置的内部时钟可以是根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。具体实现方式如前所述，此不赘述。
待测试非接触式射频芯片晶元上电复位并校准预置内部时钟后，进入具体的测试步骤，也就是步骤S11和步骤S12。
在本发明实施例中，待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，由于测试信号的载波频率较低，接收待测试信号的探针之间电抗增大，从而可以减小接收待测试信号的探针间的信号耦合，降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。另外，由于本发明实施例中的非接触式射频芯片晶元测试方法可以降低测试非接触式射频芯片晶元的测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
本发明实施例还提供一种非接触式射频芯片晶元测试方法，包括：向待测试非接触式射频芯片晶元发送测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率；所述测试信号携带时钟校准信息。
图4是本发明实施例中一种射频芯片晶元测试装置的结构示意图。非接触式射频芯片晶元测试装置31包括测试信号接收单元311和通信信息获取单元312，其中：
测试信号接收单元311，适于接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率。
通信信息获取单元312，适于基于预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息。
在本发明一实施例中，测试信号接收单元311适于接收载波频率为零的测试信号。
在具体实施中，所述非接触式射频芯片晶元测试装置31还可以包括：时钟校准单元313，适于根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。
图5是本发明实施例中一种射频芯片晶元测试装置的结构示意图。
在测试时，通过探针对天线接口P41和P42施加测试信号，若测试信号为交流信号，则整流电路41中的四个二极管交替导通，若测试信号为直流偏置信号，整流电路41中的四个二极管只有两个导通。内部电路42适于提供内部时钟，获得对应的通信信息。
图6是本发明实施例中两种测试信号的示意图。
图中上侧信号51为经过载波调制的测试信号，下侧信号52为直流偏置测试信号。在测试信号是直流偏置信号时，通过直流偏置向待测试非接触式射频芯片晶元提供能量。
若直接将未经过载波调制的直流偏置测试信号载到天线两端，经过整流电路41(参见图4)之后的电压波形与将经过载波调制的测试信号整流出来的包络信号基本类似。
图7是本发明实施例中两种测试信号的频域示意图。
其中ω0是载波高频信号，ω0+ω1和ω0—ω1也就是经过载波调制的测试信号的频谱位置；ω1是低频包络信号，也就是未经过载波调制的直流偏置测试信号的频谱位置。
在本发明实施例中，待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，由于测试信号的载波频率较低，接收待测试信号的探针之间电抗增大，从而可以减小接收待测试信号的探针间的信号耦合，降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。另外，由于本发明实施例中的非接触式射频芯片晶元测试方法可以降低测试非接触式射频芯片晶元测试信号之间的干扰，从而避免由于相邻通道射频干扰导致的并行测试的通道数量限制，提高了非接触式射频芯片晶元测试的效率，降低测试成本。
在本发明另一实施例中，由于所述测试信号的载波频率为零，而测试信号的频率远低于载波频率，从而可以大幅增加向非接触式射频芯片晶元提供测试信号探针之间的电抗，减小向非接触式射频芯片晶元提供测试信号探针之间的信号耦合，从而降低测试非接触式射频芯片晶元测试信号之间的干扰，从而提升非接触式射频芯片晶元测试方法的稳定性。
在所述测试信号的载波频率为零时，由于所述测试信号为直流偏置信号，从而可以偏置电流为非接触式射频芯片晶元提供足够的能量，保障测试过程的顺利完成；由于所述测试信号的载波频率为零，测试机与芯片之间的通信就不存在高频信号，从而杜绝了通道间的射频信号相互干扰的问题。待测试非接触式射频芯片晶元内建时钟源，利用内建时钟源来代替原来从载波上恢复的时钟，从而可以实现测试机与芯片之间的通信。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种非接触式射频芯片晶元测试方法，其特征在于，包括：
待测试非接触式射频芯片晶元接收测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，所述测试信号的载波频率为零；
基于所述待测试非接触式射频芯片晶元内预置的内部时钟对所述测试信号进行处理，以获得对应的通信信息；根据所述测试信号中携带的时钟校准信息校准预置的内部时钟。
2.根据权利要求1所述的非接触式射频芯片晶元测试方法，其特征在于，所述测试信号为直流偏置信号。
3.根据权利要求1所述的非接触式射频芯片晶元测试方法，其特征在于，在根据所述测试信号中携带的时钟校准信息校准预置的内部时钟前，还包括：发送分频后的时钟信号；所述测试信号中携带的时钟校准信息包括时钟频率判断结果信息。
4.根据权利要求1所述的非接触式射频芯片晶元测试方法，其特征在于，所述测试信号中携带的时钟校准信息包括同步头；所述根据所述测试信号中携带的时钟校准信息校准预置的内部时钟，包括：根据预设的同步头内的时钟数目校准预置的内部时钟。
5.一种非接触式射频芯片晶元测试方法，其特征在于，包括：
向待测试非接触式射频芯片晶元发送测试信号，所述测试信号的载波频率低于对应的射频通信协议规定频率，所述测试信号的载波频率为零；所述测试信号携带时钟校准信息，所述时钟校准信息适于校准所述待测试非接触式射频芯片晶元内预置的内部时钟。
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