KR20130067155A - Semiconductor pakage and method for fabricating the same - Google Patents

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KR20130067155A
KR20130067155A KR1020110134028A KR20110134028A KR20130067155A KR 20130067155 A KR20130067155 A KR 20130067155A KR 1020110134028 A KR1020110134028 A KR 1020110134028A KR 20110134028 A KR20110134028 A KR 20110134028A KR 20130067155 A KR20130067155 A KR 20130067155A
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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to prevent cracks by discharging air to the outside in reflow soldering. CONSTITUTION: A conductive layer and an insulating layer are alternatively laminated. A via hole(120a) selectively removes the insulating layer. The via hole exposes the conductive layer. A plating layer(120b) is connected to the conductive layer. A solder is formed on the plating layer.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PAKAGE AND METHOD FOR FABRICATING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PAKAGE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 패키지에 관한 것으로, 특히, 반도체 패키지를 인쇄 회로 기판(Printed Circuit Board; PCB) 표면에 실장할 때, 보이드(Void)로 인한 접속 불량 및 인쇄 회로 기판의 크랙(Crack)을 방지할 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. In particular, when mounting a semiconductor package on a printed circuit board (PCB) surface, it is possible to prevent connection defects due to voids and cracks of the printed circuit board. And a method for manufacturing the same.

인쇄 회로 기판(Printed Circuit Board; PCB)은 현재 제조되고 있는 많은 분야의 전기, 전자 제품에서 가장 기초가 되는 부품으로 광범위 하게 적용되고 있다. 그리고, 디지털 방식의 급속한 발전과 반도체 개발의 첨단화로 인해 소형화, 고밀도 및 고기능의 인쇄 회로 기판의 활용이 점차 확대되고 있다.Printed Circuit Boards (PCBs) are widely used as the most basic components of electrical and electronic products in many fields. In addition, due to the rapid development of digital methods and the advancement of semiconductor development, the utilization of miniaturized, high-density and high-performance printed circuit boards is gradually expanded.

인쇄 회로 기판은 배선이 집적되어 다양한 반도체 패키지들이 실장 되거나 반도체 패키지 간의 전기적 연결이 가능하도록 구성되는 부품이다. 기판 상에 금속층을 형성한 후 에칭(Etching) 등의 방법으로 배선에 필요한 부분은 남기고 나머지 부분은 제거하여 금속 패턴을 형성함으로써 필요한 반도체 패키지들을 삽입 고정시켜 원하는 전기적인 신호를 전달할 수 있다.A printed circuit board is a component in which wires are integrated to mount various semiconductor packages or to enable electrical connection between semiconductor packages. After the metal layer is formed on the substrate, a portion of the wiring and the remaining portion are removed by etching or the like to form a metal pattern, thereby inserting and fixing the necessary semiconductor packages to transmit a desired electrical signal.

특히, 인쇄 회로 기판 상에 실장되는 반도체 패키지는 실장 방법에 따라 삽입형(IMT)과 표면 실장형(SMT)로 분류되며, 최근에는 전자제품의 소형화에 따라 인쇄 회로 기판의 반도체 패키지 장착도를 높이기 위해 삽입형 반도체 패키지보다는 표면 실장형 반도체 패키지가 널리 사용되고 있다.In particular, semiconductor packages mounted on a printed circuit board are classified into an insert type (IMT) and a surface mount type (SMT) according to a mounting method. Recently, in order to increase the degree of mounting of a semiconductor package on a printed circuit board according to the miniaturization of electronic products. A surface mount semiconductor package is widely used rather than an insertable semiconductor package.

도 1은 일반적인 반도체 패키지의 평면도로, BGA(BALL GRID ARRAY) 반도체 패키지를 도시하였으며, 도 2a는 도 1의 패드를 확대한 평면도이다. 그리고, 도 2b는 도 1의 패드의 단면도이다.FIG. 1 is a plan view of a general semiconductor package, illustrating a ball grid array (BGA) semiconductor package, and FIG. 2A is an enlarged plan view of a pad of FIG. 1. 2B is a cross-sectional view of the pad of FIG. 1.

도 1과 같이, 일반적인 반도체 패키지는 기판(1) 상에 복수개의 패드(20)가 원형으로 형성되어 있다. 특히, 표면 실장형 반도체 패키지 중에서도 BGA 반도체 패키지(BALL GRID ARRAY SEMICONDUCTOR PAKAGE)는 다이(Die)외의 불필요한 패키지를 최대한 줄여 복수 개의 패드(20)가 인쇄 회로 기판의 표면에 실장된다. 따라서, 반도체 패키지의 아래 면에 패드(20)를 형성하여 입, 출력 단자의 수를 극대화할 수 있다.As shown in FIG. 1, in a general semiconductor package, a plurality of pads 20 are formed in a circular shape on a substrate 1. In particular, among the surface mount semiconductor packages, the BGA semiconductor package (BALL GRID ARRAY SEMICONDUCTOR PAKAGE) reduces the unnecessary packages other than the die as much as possible so that the plurality of pads 20 are mounted on the surface of the printed circuit board. Therefore, the pad 20 may be formed on the bottom surface of the semiconductor package to maximize the number of input and output terminals.

구체적으로, 도 2a와 같이, 패드(20)는 도금층(20b)에 형성된 비아홀(20a)이 형성되며, 비아홀(20a)은 도금층(20b) 중앙에 형성된다. 그리고, 도 2b와 같이, 비아홀(20a)은 전도층(10a)을 노출시키며, 노출된 전도층(10a)은 비아홀(20a)을 따라 형성된 도금층(20b)과 접속된다. 이 때, 전도층(10a)은 복수 층으로 형성될 수도 있으며, 이 경우 전도층(10a)은 절연층(10)과 교대로 적층될 수 있다.Specifically, as shown in FIG. 2A, the pad 20 is formed with a via hole 20a formed in the plating layer 20b, and the via hole 20a is formed at the center of the plating layer 20b. As shown in FIG. 2B, the via hole 20a exposes the conductive layer 10a, and the exposed conductive layer 10a is connected to the plating layer 20b formed along the via hole 20a. In this case, the conductive layer 10a may be formed of a plurality of layers, in which case the conductive layer 10a may be alternately stacked with the insulating layer 10.

도 3a와 도 3b는 반도체 패키지를 인쇄 회로 기판에 실장할 때, 불량이 나타나는 것을 도시한 단면도이다.3A and 3B are cross-sectional views illustrating that defects appear when the semiconductor package is mounted on a printed circuit board.

도 3a와 같이, 표면에 실장 볼(30a)이 형성된 인쇄 회로 기판(30)을 반도체 패키지 상에 대응시킨다. 이 때, 패드 상에는 솔더(40)가 형성되어 실장 볼(30a)과 솔더(40)가 접속된다. 이어, 도 3b와 같이, 리플로우 솔더링(Reflow Soldering)에 의해 솔더(40)가 용융 및 경화되어 실장 볼(30a)과 전도층(10a)이 접속된다. 이로써, 반도체 패키지가 인쇄 회로 기판(30) 상에 실장될 수 있다.As shown in FIG. 3A, the printed circuit board 30 having the mounting balls 30a formed on the surface thereof is corresponded on the semiconductor package. At this time, the solder 40 is formed on the pad, and the mounting ball 30a and the solder 40 are connected. Subsequently, as shown in FIG. 3B, the solder 40 is melted and cured by reflow soldering to connect the mounting ball 30a and the conductive layer 10a. As a result, the semiconductor package may be mounted on the printed circuit board 30.

그런데, 리플로우 솔더링시 비아홀(20a) 내에 존재하던 공기가 팽창하면서 용융된 솔더(40)에 의해 갇혀 외부로 빠져나오지 못한다. 그리고, 이로 인해, 보이드(Void)(50)가 발생하여 외부 충격 또는 자체 응력에 의해 인쇄 회로 기판(30)에 크랙(Crack)이 발생한다. 특히, 보이드(50)로 인해, 인쇄 회로 기판(30)의 실장 볼(30a)과 솔더(40)의 접속 불량이 발생할 수 있다.However, air residing in the via hole 20a during reflow soldering is trapped by the molten solder 40 and does not escape to the outside while expanding. As a result, voids 50 are generated and cracks are generated in the printed circuit board 30 due to external impact or self stress. In particular, due to the void 50, a poor connection between the mounting ball 30a of the printed circuit board 30 and the solder 40 may occur.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 패드의 비아홀을 도금층 가장자리에 형성하여, 리플로우 솔더링(Reflow Soldering)시 비아홀 내부의 공기가 외부로 방출됨으로써, 인쇄 회로 기판(Printed Circuit Board; PCB)의 크랙 및 접속 불량을 방지할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는데, 그 목적이 있다.The present invention is to solve the above problems, by forming the via hole of the pad at the edge of the plating layer, the air inside the via hole is discharged to the outside during reflow soldering, the printed circuit board (PCB); It is an object of the present invention to provide a semiconductor package and a method of manufacturing the same, which can prevent cracking and poor connection of the package.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지는, 교대로 적층된 전도층과 절연층; 상기 절연층을 선택적으로 제거하여 상기 전도층을 노출시키는 비아홀; 상기 비아홀의 일부 영역 상에 형성되어 노출된 상기 전도층과 접속된 도금층; 및 상기 비아홀 내부의 상기 도금층의 일부를 노출시키도록 상기 도금층 상에 형성된 솔더를 포함한다.The semiconductor package of the present invention for achieving the above object, the conductive layer and the insulating layer alternately stacked; A via hole exposing the conductive layer by selectively removing the insulating layer; A plating layer formed on a portion of the via hole and connected to the exposed conductive layer; And a solder formed on the plating layer to expose a portion of the plating layer in the via hole.

상기 도금층은 원형이다.The plating layer is circular.

상기 도금층의 직경이 d인 경우, 상기 비아홀과 도금층은 상기 도금층의 중심에서 d/4 이상 d/2 이하의 영역에서 중첩된다.When the diameter of the plating layer is d, the via hole and the plating layer overlap in an area of d / 4 or more and d / 2 or less at the center of the plating layer.

상기 비아홀의 직경은 상기 도금층의 직경보다 작다.The diameter of the via hole is smaller than the diameter of the plating layer.

또한, 동일 목적을 달성하기 위한 본 발명의 반도체 패키지의 제조 방법은, 전도층과 절연층을 교대로 적층하는 단계; 상기 절연층을 선택적으로 제거하여 상기 전도층을 노출시키는 비아홀을 형성하는 단계; 노출된 상기 전도층과 접속하도록 상기 비아홀의 일부 영역 상에 도금층을 형성하는 단계; 및 상기 비아홀 내부의 상기 도금층의 일부를 노출시키도록 상기 도금층 상에 솔더를 형성하는 단계를 포함한다.In addition, a method of manufacturing a semiconductor package of the present invention for achieving the same object, the step of alternately laminating a conductive layer and an insulating layer; Selectively removing the insulating layer to form a via hole exposing the conductive layer; Forming a plating layer on a portion of the via hole so as to contact the exposed conductive layer; And forming a solder on the plating layer to expose a portion of the plating layer inside the via hole.

상기 도금층은 원형으로 형성한다.The plating layer is formed in a circular shape.

상기 도금층의 직경이 d인 경우, 상기 비아홀과 도금층은 상기 도금층의 중심에서 d/4 이상 d/2 이하의 영역에서 중첩된다.When the diameter of the plating layer is d, the via hole and the plating layer overlap in an area of d / 4 or more and d / 2 or less at the center of the plating layer.

상기 비아홀의 직경은 상기 도금층의 직경보다 작다.The diameter of the via hole is smaller than the diameter of the plating layer.

상기와 같은 본 발명의 반도체 패키지 및 이의 제조 방법은 패드의 비아홀을 도금층 가장자리에 형성하고, 리플로우 솔더링(Reflow Soldering)시, 비아홀 내부의 공기가 외부로 방출됨으로써, 인쇄 회로 기판(Printed Circuit Board; PCB)의 크랙을 방지할 수 있다. 뿐만 아니라, 보이드(Void)를 제거하여 인쇄 회로 기판의 실장 볼과 솔더의 접속 불량을 방지할 수 있다.As described above, the semiconductor package and a method of manufacturing the same may include forming a via hole of a pad at an edge of a plating layer, and during reflow soldering, air in the via hole is discharged to the outside, thereby providing a printed circuit board; PCB cracks can be prevented. In addition, voids may be removed to prevent a poor connection between the mounting ball and the solder of the printed circuit board.

도 1은 일반적인 반도체 패키지의 평면도.
도 2a는 도 1의 패드를 확대한 평면도.
도 2b는 도 1의 패드의 단면도.
도 3a와 도 3b는 반도체 패키지를 인쇄 회로 기판에 실장할 때, 불량이 나타나는 것을 도시한 단면도.
도 4a는 본 발명의 반도체 패키지의 패드를 확대한 평면도.
도 4b는 비아홀의 위치를 구체적으로 도시한 평면도.
도 5는 도 4a의 패드의 단면도.
도 6a는 도금층과 비아홀을 이격 형성한 평면도.
도 6b는 이격된 도금층과 비아홀을 연결시키기 위해 연결 패턴을 형성한 평면도.
도 7a와 도 7b는 본 발명의 반도체 패키지와 인쇄 회로 기판을 실장하는 단계를 나타낸 공정 단면도.
도 8a 내지 도 8d는 본 발명의 반도체 패키지를 제조하는 공정 단면도.1 is a plan view of a typical semiconductor package.
FIG. 2A is an enlarged plan view of the pad of FIG. 1; FIG.
2B is a cross-sectional view of the pad of FIG. 1.
3A and 3B are cross-sectional views showing failures when mounting a semiconductor package on a printed circuit board.
Figure 4a is an enlarged plan view of the pad of the semiconductor package of the present invention.
4B is a plan view specifically illustrating a position of a via hole.
5 is a cross-sectional view of the pad of FIG. 4A.
6A is a plan view of the plating layer spaced apart from the via hole.
FIG. 6B is a plan view illustrating a connection pattern for connecting spaced plating layers and via holes; FIG.
7A and 7B are cross-sectional views illustrating steps for mounting the semiconductor package and the printed circuit board of the present invention.
8A to 8D are cross-sectional views of a process of manufacturing a semiconductor package of the present invention.

이하, 본 발명의 반도체 패키지를 구체적으로 설명하면 다음과 같다.Hereinafter, the semiconductor package of the present invention will be described in detail.

도 4a는 본 발명의 반도체 패키지의 패드를 확대한 평면도로, BGA(BALL GRID ARRAY) 반도체 패키지를 도시하였으며, 도 4b는 비아홀의 위치를 구체적으로 도시한 평면도이다. 그리고, 도 5는 도 4a의 패드의 단면도이다.FIG. 4A is an enlarged plan view of a pad of the semiconductor package of the present invention, and illustrates a BGA (BALL GRID ARRAY) semiconductor package, and FIG. 4B is a plan view specifically illustrating a location of a via hole. 5 is a cross-sectional view of the pad of FIG. 4A.

도 4a와 같이, 본 발명의 패드(120)는 도금층(120b)과 도금층(120b)의 가장자리에 형성된 비아홀(120a)을 포함한다. 이 때, 비아홀(120a)은 전도층을 노출시켜, 노출된 전도층과 인쇄 회로 기판을 접속시키기 위한 것이다.As shown in FIG. 4A, the pad 120 of the present invention includes a plating layer 120b and a via hole 120a formed at an edge of the plating layer 120b. At this time, the via hole 120a exposes the conductive layer to connect the exposed conductive layer and the printed circuit board.

일반적인 비아홀은 도금층의 내부 즉, 도금층 중앙에 형성된다. 따라서, 리플로우 솔더링(Reflow Soldering)시 비아홀 내에 존재하던 공기가 팽창하면서 용융된 솔더에 의해 갇혀 외부로 빠져 나오지 못한다. 그리고, 이로 인해, 보이드(Void)가 발생하여 외부 충격 또는 자체 응력에 의해 인쇄 회로 기판에 크랙이 발생한다.A general via hole is formed in the plating layer, that is, in the center of the plating layer. Therefore, during reflow soldering, air existing in the via hole expands and is trapped by the molten solder and thus cannot escape to the outside. As a result, voids are generated and cracks are generated in the printed circuit board due to external impact or self stress.

따라서, 본 발명의 반도체 패키지는 상술한 문제점을 방지하기 위해, 패드(120)의 비아홀(120a)을 도금층(120b) 내부가 아닌 도금층(120b) 가장자리에 형성한다. 즉, 도금층(120b)이 비아홀(120a)의 전면에 형성되는 것이 아니라, 비아홀(120a)의 일부 영역 상에만 형성된다.Accordingly, in order to prevent the above-described problem, the semiconductor package of the present invention forms the via hole 120a of the pad 120 at the edge of the plating layer 120b rather than inside the plating layer 120b. That is, the plating layer 120b is not formed on the entire surface of the via hole 120a but is formed only on a part of the via hole 120a.

따라서, 비아홀(120a)의 일부 영역만이 도금층(120b)과 중첩되어, 리플로우 솔더링시 비아홀(120a) 내부의 공기가 도금층(120b)과 중첩되지 않은 영역을 통해 외부로 방출될 수 있다.Therefore, only a portion of the via hole 120a overlaps the plating layer 120b so that air inside the via hole 120a may be discharged to the outside through the region not overlapping with the plating layer 120b during reflow soldering.

구체적으로, 도 4b와 같이, 도금층(120b)의 직경이 d인 경우, 비아홀(120a)과 도금층(120b)은 원형의 도금층(120b)의 중심에서 d/4 이상 d/2 이하의 영역에서 중첩되는 것이 바람직하다. 또한, 비아홀(120a)의 직경은 도금층(120b)의 직경보다 작은 것이 바람직하다. 즉, 도 5와 같이, 비아홀(120a)을 통해 노출된 전도층(100a)과 접속되는 도금층(120b)이 비아홀(120a) 전면을 덮지 않고, 비아홀(120a)의 일부를 노출시킨다. 이는, 상술한 바와 같이, 리플로우 솔더링시 비아홀(120a) 내부의 공기를 도금층(120b)과 중첩되지 않은 영역을 통해 외부로 방출시키기 위함이다. Specifically, as shown in FIG. 4B, when the diameter of the plating layer 120b is d, the via hole 120a and the plating layer 120b overlap in an area of d / 4 or more and d / 2 or less at the center of the circular plating layer 120b. It is desirable to be. In addition, the diameter of the via hole 120a is preferably smaller than the diameter of the plating layer 120b. That is, as shown in FIG. 5, the plating layer 120b connected to the conductive layer 100a exposed through the via hole 120a does not cover the entire via hole 120a and exposes a part of the via hole 120a. As described above, this is to release the air inside the via hole 120a to the outside through the region not overlapped with the plating layer 120b during reflow soldering.

한편, 인쇄 회로 기판 표면에 실장 볼이 아닌 리드선이 형성되어 있는 인쇄 회로 기판 상에 반도체 패키지를 실장할 경우에는 반도체 패키지의 패드는 비아홀과 도금층이 이격된 구조일 수 있다.Meanwhile, when the semiconductor package is mounted on a printed circuit board on which a lead wire is formed on the surface of the printed circuit board, the pad of the semiconductor package may have a structure in which a via hole and a plating layer are spaced apart from each other.

도 6a는 도금층과 비아홀을 이격 형성한 평면도이며, 도 6b는 이격된 도금층과 비아홀을 연결시키기 위해 연결 패턴을 형성한 평면도이다.6A is a plan view of a plating layer and via holes spaced apart from each other, and FIG. 6B is a plan view of a connection pattern formed to connect the spaced plating layers and via holes.

인쇄 회로 기판 표면에 실장 볼이 아닌 리드선이 형성되어 있는 경우에는 도 6a와 같이, 반도체 패키지의 비아홀(220a)과 도금층(220b)이 l만큼 이격 형성될 수 있다. 그리고, l은 0.1㎜이상인 것이 바람직하다. 또한, 이격된 도금층(220b)과 비아홀(220a)을 연결하기 위해 연결 패턴(230)을 더 구비하며, 연결 패턴(230)은 도금층(220b)과 동일 물질로 동일 층에 형성될 수 있다.When lead wires other than mounting balls are formed on the surface of the printed circuit board, as illustrated in FIG. 6A, the via holes 220a and the plating layer 220b of the semiconductor package may be spaced apart by l. And it is preferable that l is 0.1 mm or more. In addition, the connection pattern 230 is further provided to connect the spaced apart plating layer 220b and the via hole 220a, and the connection pattern 230 may be formed on the same layer as the plating layer 220b.

도 7a와 도 7b는 본 발명의 반도체 패키지와 인쇄 회로 기판을 실장하는 단계를 나타낸 공정 단면도이다.7A and 7B are cross-sectional views illustrating steps of mounting a semiconductor package and a printed circuit board of the present invention.

도 7a와 같이, 표면에 실장 볼(130a)이 형성된 인쇄 회로 기판(130)을 반도체 패키지 상에 대응시킨다. 이 때, 비아홀(120a)의 일부 영역 상에만 형성된 도금층(120b) 상에 솔더(140)가 형성된다. 특히, 솔더(140)는 비아홀(120a) 내부의 도금층(120b)의 일부를 노출시키도록 도금층(120b) 상에 형성된다. 즉, 솔더(140)가 비아홀(120a) 전면을 덮지 않으므로, 비아홀(120a)의 일부 영역을 외부로 노출된다. 그리고, 실장 볼(130a)과 솔더(140)가 접속된다.As shown in FIG. 7A, the printed circuit board 130 having the mounting balls 130a formed on the surface thereof is corresponded on the semiconductor package. In this case, the solder 140 is formed on the plating layer 120b formed only on a part of the via hole 120a. In particular, the solder 140 is formed on the plating layer 120b to expose a part of the plating layer 120b inside the via hole 120a. That is, since the solder 140 does not cover the entire surface of the via hole 120a, a portion of the via hole 120a is exposed to the outside. The mounting ball 130a and the solder 140 are connected.

이어, 도 7b와 같이, 리플로우 솔더링(Reflow Soldering)에 의해 솔더(140)가 용융 및 경화되어 실장 볼(130a)과 도금층(120b)이 접속된다. 이 때, 실장 볼(130a)은 도금층(120b)과 직접 접속되지 않아도 솔더(140)를 통해 신호가 전달될 수 있다. 이로써, 복수개의 패드를 갖는 반도체 패키지가 인쇄 회로 기판(130) 상에 실장된다.Subsequently, as shown in FIG. 7B, the solder 140 is melted and cured by reflow soldering to connect the mounting ball 130a and the plating layer 120b. In this case, the mounting ball 130a may transmit a signal through the solder 140 even though the mounting ball 130a is not directly connected to the plating layer 120b. As a result, a semiconductor package having a plurality of pads is mounted on the printed circuit board 130.

특히, 본 발명의 반도체 패키지의 패드(120)는 비아홀(120a)이 도금층(120b)의 가장자리에 형성되므로, 리플로우 솔더링(Reflow Soldering)시 비아홀(120a) 내에 존재하던 공기가 도금층(120b)과 중첩되지 않은 비아홀(120a)을 통해 외부로 방출되므로, 보이드가 발생하여 외부 충격 또는 자체 응력에 의해 인쇄 회로 기판(130)에 크랙이 발생하는 것을 방지할 수 있다.In particular, since the via hole 120a is formed at the edge of the plating layer 120b, the pad 120 of the semiconductor package according to the embodiment of the present invention has air that is present in the via hole 120a and the plating layer 120b during reflow soldering. Since it is emitted to the outside through the non-overlapping via holes 120a, voids may be generated to prevent cracks in the printed circuit board 130 due to external impact or self stress.

이하, 첨부된 도면을 참조하여, 본 발명의 반도체 패키지의 제조 방법을 구체적으로 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, a method of manufacturing a semiconductor package of the present invention in detail.

도 8a 내지 도 8d는 본 발명의 반도체 패키지를 제조하는 공정 단면도이다.8A to 8D are cross-sectional views illustrating a process of manufacturing the semiconductor package of the present invention.

먼저, 도 8a와 같이, 전도층(100a)과 절연층(100)을 교대로 적층한다. 도면에서는 1개의 전도층(100a)만을 도시하였다. 그리고, 도 8b와 같이, 절연층(100)을 선택적으로 제거하여 전도층(100a)을 노출시키는 비아홀(120a)을 형성한다. 상기와 같은 비아홀은 복수개 형성된다.First, as illustrated in FIG. 8A, the conductive layer 100a and the insulating layer 100 are alternately stacked. In the figure, only one conductive layer 100a is shown. 8B, the via layer 120a exposing the conductive layer 100a is formed by selectively removing the insulating layer 100. A plurality of via holes as described above are formed.

이어, 도 8c와 같이, 비아홀을 덮도록 도금층(120b)을 형성한다. 도금층(120b)은 원형으로 형성되며, 구리로 형성되는 것이 바람직하다. 특히, 도금층(120b)은 비아홀(120a) 전면을 덮지 않고, 비아홀(120a)의 일부 영역 상에만 형성되어 비아홀(120a)의 일부 영역만이 도금층(120b)과 중첩된다. 이는, 리플로우 솔더링시 비아홀(120a) 내부의 공기를 도금층(120b)과 중첩되지 않은 비아홀(120a)을 통해 외부로 방출시키기 위함이다.Subsequently, as shown in FIG. 8C, the plating layer 120b is formed to cover the via hole. The plating layer 120b is formed in a circular shape, and preferably formed of copper. In particular, the plating layer 120b does not cover the entire via hole 120a and is formed only on a portion of the via hole 120a so that only a portion of the via hole 120a overlaps with the plating layer 120b. This is to release the air in the via hole 120a to the outside through the via hole 120a that does not overlap with the plating layer 120b during reflow soldering.

구체적으로, 도금층(120b)의 직경이 d인 경우, 비아홀(120a)과 도금층(120b)은 도금층(120b)의 d/4 이상 d/2 이하의 영역에서 중첩되는 것이 바람직하다. 또한, 비아홀(120a)의 직경은 도금층(120b)의 직경보다 작은 것이 바람직하다. Specifically, when the diameter of the plating layer 120b is d, it is preferable that the via hole 120a and the plating layer 120b overlap in an area of d / 4 or more and d / 2 or less of the plating layer 120b. In addition, the diameter of the via hole 120a is preferably smaller than the diameter of the plating layer 120b.

마지막으로, 도 8d와 같이, 도금층(120b) 상에 솔더(140)가 형성된다. 이 때, 솔더(140)는 비아홀(120a) 내부의 도금층(120b)의 일부를 노출시키도록 도금층(120b) 상에 형성되어, 비아홀(120a)의 일부 영역이 외부로 노출된다.Finally, the solder 140 is formed on the plating layer 120b as shown in FIG. 8D. In this case, the solder 140 is formed on the plating layer 120b to expose a portion of the plating layer 120b inside the via hole 120a, and a portion of the via hole 120a is exposed to the outside.

따라서, 표면에 실장 볼(130a)이 형성된 인쇄 회로 기판(130) 상에 반도체 패키지를 실장하기 위해 리플로우 솔더링을 실시하여도, 비아홀(120a) 내에 존재하던 공기가 도금층(120b)과 중첩되지 않은 비아홀(120a)을 통해 외부로 방출되어 보이드(Void)가 발생하는 것을 방지할 수 있다.Therefore, even when reflow soldering is performed to mount the semiconductor package on the printed circuit board 130 having the mounting balls 130a formed on the surface, air existing in the via holes 120a does not overlap with the plating layer 120b. Voids may be prevented from being emitted to the outside through the via holes 120a.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.

100: 절연층 100a: 전도층
120, 220: 패드 120a, 220a: 비아홀
120b, 220b: 도금층 130: 인쇄 회로 기판
130a: 실장 볼 140: 솔더
230: 연결 패턴100: insulating layer 100a: conductive layer
120, 220: pads 120a, 220a: via holes
120b and 220b: plating layer 130: printed circuit board
130a: mounting ball 140: solder
230: connection pattern

Claims (8)

교대로 적층된 전도층과 절연층;
상기 절연층을 선택적으로 제거하여 상기 전도층을 노출시키는 비아홀;
상기 비아홀의 일부 영역 상에 형성되어 노출된 상기 전도층과 접속된 도금층; 및
상기 비아홀 내부의 상기 도금층의 일부를 노출시키도록 상기 도금층 상에 형성된 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.Alternating conductive layers and insulating layers;
A via hole exposing the conductive layer by selectively removing the insulating layer;
A plating layer formed on a portion of the via hole and connected to the exposed conductive layer; And
And a solder formed on the plating layer to expose a portion of the plating layer in the via hole. 제 1 항에 있어서,
상기 도금층은 원형인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The plating layer is a semiconductor package, characterized in that the circular. 제 2 항에 있어서,
상기 도금층의 직경이 d인 경우, 상기 비아홀과 도금층은 상기 도금층의 중심에서 d/4 이상 d/2이하의 영역에서 중첩되는 것을 특징으로 하는 반도체 패키지.3. The method of claim 2,
When the diameter of the plating layer is d, the via hole and the plating layer is overlapping in the region of d / 4 or more and d / 2 or less in the center of the plating layer. 제 3 항에 있어서,
상기 비아홀의 직경은 상기 도금층의 직경보다 작은 것을 특징으로 하는 반도체 패키지.The method of claim 3, wherein
The via hole diameter of the semiconductor package, characterized in that smaller than the diameter of the plating layer. 전도층과 절연층을 교대로 적층하는 단계;
상기 절연층을 선택적으로 제거하여 상기 전도층을 노출시키는 비아홀을 형성하는 단계;
노출된 상기 전도층과 접속하도록 상기 비아홀의 일부 영역 상에 도금층을 형성하는 단계; 및
상기 비아홀 내부의 상기 도금층의 일부를 노출시키도록 상기 도금층 상에 솔더를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Alternately stacking a conductive layer and an insulating layer;
Selectively removing the insulating layer to form a via hole exposing the conductive layer;
Forming a plating layer on a portion of the via hole so as to contact the exposed conductive layer; And
Forming a solder on the plating layer to expose a portion of the plating layer in the via hole. 제 5 항에 있어서,
상기 도금층은 원형으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein
The plating layer is a manufacturing method of a semiconductor package, characterized in that formed in a circle. 제 6 항에 있어서,
상기 도금층의 직경이 d인 경우, 상기 비아홀과 도금층은 상기 도금층의 중심에서 d/4 이상 d/2 이하의 영역에서 중첩되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 6,
When the diameter of the plating layer is d, the via hole and the plating layer is overlapped in the region of d / 4 or more and d / 2 or less at the center of the plating layer. 제 7 항에 있어서,
상기 비아홀의 직경은 상기 도금층의 직경보다 작은 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 7, wherein
The via hole diameter is smaller than the diameter of the plating layer manufacturing method of the semiconductor package.
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