JP2010232616A - Semiconductor device, and wiring board - Google Patents
Semiconductor device, and wiring board Download PDFInfo
- Publication number
- JP2010232616A JP2010232616A JP2009081603A JP2009081603A JP2010232616A JP 2010232616 A JP2010232616 A JP 2010232616A JP 2009081603 A JP2009081603 A JP 2009081603A JP 2009081603 A JP2009081603 A JP 2009081603A JP 2010232616 A JP2010232616 A JP 2010232616A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- wiring
- mounting
- semiconductor device
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
Description
本発明は、半導体装置及び配線基板に関し、更に詳しくは、電子部品が導電部材を介して配線基板に実装される構造を有する半導体装置及び配線基板に関する。 The present invention relates to a semiconductor device and a wiring board, and more particularly to a semiconductor device and a wiring board having a structure in which an electronic component is mounted on the wiring board via a conductive member.
近年、携帯電話やノートPC等に代表される電子機器では、小型化、薄型化、及び高機能化が進められている。このため、電子部品を組み合わせたモジュール部品には、更なる高密度実装が求められており、例えば、電子部品ではピン数の増加や電極間の狭ピッチ化が進んでいる。 In recent years, electronic devices typified by mobile phones and notebook PCs have been reduced in size, thickness, and functionality. For this reason, module components combined with electronic components are required to have higher density mounting. For example, in electronic components, the number of pins is increased and the pitch between electrodes is being reduced.
高密度実装に好適に用いられている電子部品としては、例えば、ケース下面に電極が格子状に配列されたBGA(ball grid array)やCSP(chip size package)等を有するものが知られている。これらの電子部品は、例えば、ケースの側面に配置されたリードフレームを電極とするQFP(quad flat package)やSOP(small outline package)を有する電子部品に比べて、配線基板に実装する際の実装面積が小さくて済む。 As electronic parts that are suitably used for high-density mounting, for example, those having a BGA (ball grid array) or CSP (chip size package) in which electrodes are arranged in a grid on the lower surface of the case are known. . These electronic components are mounted when mounted on a wiring board, for example, compared to electronic components having QFP (quad flat package) or SOP (small outline package) using lead frames arranged on the side surfaces of the case as electrodes. The area is small.
特許文献1〜3には、このような高密度実装に好適な電子部品を、半田等の導電部材を介して実装する各種配線基板が記載されている。 Patent Documents 1 to 3 describe various wiring boards on which electronic components suitable for such high-density mounting are mounted via conductive members such as solder.
特許文献1には、下面に複数の電極が形成された電子部品と、この電子部品が実装される配線基板とを有する半導体装置が記載されている。配線基板は、表層面(基板表面)に配線が形成されたコア基板と、コア基板の上下両面に交互に積層された絶縁層及び導体回路層を含むビルドアップ層と、電子部品の複数の電極にそれぞれ接触する半田バンプ部(導電部材)とを有する。半田バンプ部の周囲には、バリア層が配置されている。バリア層は、絶縁層上に形成された応力緩和層の開口内に形成され、また、下面が上記導体回路層に接触している。 Patent Document 1 describes a semiconductor device having an electronic component having a plurality of electrodes formed on the lower surface and a wiring board on which the electronic component is mounted. The wiring board includes a core substrate having wiring formed on a surface layer (substrate surface), a buildup layer including insulating layers and conductor circuit layers alternately stacked on both upper and lower surfaces of the core substrate, and a plurality of electrodes of an electronic component And a solder bump part (conductive member) that contacts each of them. A barrier layer is disposed around the solder bump portion. The barrier layer is formed in the opening of the stress relaxation layer formed on the insulating layer, and the lower surface is in contact with the conductor circuit layer.
特許文献2には、表層面に形成された実装用パッドと、実装用パッドに対応して形成される開口を有し実装用パッドの表面を覆う絶縁層と、実装用パッド及び絶縁層上に設けられた第1及び第2の下地用金属層と、第2の下地用金属層上に形成されたバンプとを有する配線基板が記載されている。 In Patent Document 2, a mounting pad formed on a surface layer, an insulating layer having an opening formed corresponding to the mounting pad and covering the surface of the mounting pad, and the mounting pad and the insulating layer are provided. A wiring board having first and second base metal layers provided and bumps formed on the second base metal layer is described.
特許文献3には、表層面に形成された配線及び実装用パッドと、実装用パッドに対応して形成される開口を有し配線及び実装用パッドを覆う絶縁層と、開口内に形成された導電部材を介して実装用パッドと接続される補助パッドとを有する配線基板が記載されている。 In Patent Document 3, wirings and mounting pads formed on the surface layer, an insulating layer having openings formed corresponding to the mounting pads and covering the wirings and mounting pads, and formed in the openings A wiring board having an auxiliary pad connected to a mounting pad through a conductive member is described.
上記電子部品でのピン数の増加や電極間の狭ピッチ化に伴い、配線基板上の隣り合う実装用パッドの間隔(ピッチ)は狭くなってきている。このため、配線基板の表層面に実装用パッドと干渉することなく、配線を引き回すことが困難となっている。 As the number of pins in the electronic component increases and the pitch between electrodes decreases, the spacing (pitch) between adjacent mounting pads on the wiring board has become narrower. For this reason, it is difficult to route the wiring on the surface layer surface of the wiring board without interfering with the mounting pads.
そこで、特許文献1では、コア基板の配線とビルドアップ層の導体回路層とをビアを介して電気的に接続し、高密度実装を図っている。しかし、この配線基板では、配線基板の内層で配線を引き回しているために層数が増え、更に、絶縁層上に応力緩和層が形成されているので、厚みが更に増すことになる。このため、配線基板と電子部品とを備えた半導体装置も厚くなってしまう。 Therefore, in Patent Document 1, the wiring of the core substrate and the conductor circuit layer of the build-up layer are electrically connected through vias to achieve high-density mounting. However, in this wiring board, the number of layers is increased because the wiring is routed in the inner layer of the wiring board, and the thickness is further increased because the stress relaxation layer is formed on the insulating layer. For this reason, the semiconductor device provided with the wiring board and the electronic component also becomes thick.
特許文献2では、腐食によるバンプの剥離を防止するために、第1及び第2の下地用金属層を実装用パッド及び絶縁層上に形成しているが、金属層を多層にしているので、配線基板が厚くなってしまう。 In Patent Document 2, the first and second base metal layers are formed on the mounting pad and the insulating layer in order to prevent the peeling of the bumps due to corrosion. The wiring board becomes thick.
さらに、特許文献3では、配線基板の表層面で配線を引き回すためには、実装用パッド間のピッチが狭くなるに伴い、配線の幅を小さくする必要があり、歩留まりの低下やコストの増加という問題が生じる。また、導電部材と補助パッドとは別々の部材と考えられ、更に、補助パッドが導電部材の上に形成されているので、製造プロセスが増えてしまう。 Further, in Patent Document 3, in order to route the wiring on the surface layer of the wiring board, it is necessary to reduce the width of the wiring as the pitch between the mounting pads becomes narrow, which means that the yield is reduced and the cost is increased. Problems arise. Further, the conductive member and the auxiliary pad are considered to be separate members, and further, the auxiliary pad is formed on the conductive member, so that the manufacturing process increases.
本発明は、配線基板の厚みを増すことなく、高密度実装が可能な半導体装置及び配線基板を提供することを目的とする。 An object of the present invention is to provide a semiconductor device and a wiring board that can be mounted at high density without increasing the thickness of the wiring board.
上記目的を達成するために、本発明は、配線と該配線の幅よりも大きな径を有する実装パッドとを含む配線パターンと、前記配線パターンの表面を覆う絶縁層と、前記実装パッドよりも大きな径を有し前記実装パッドに対応して前記絶縁層上に配設される補助パッドとを有する配線基板と、
前記補助パッド、又は、前記補助パッド及び実装パッドに導電部材を介して接続された電極を有し、前記配線基板上に実装された電子部品と、を備える半導体装置を提供する。
In order to achieve the above object, the present invention provides a wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring, an insulating layer covering the surface of the wiring pattern, and larger than the mounting pad. A wiring board having a diameter and an auxiliary pad disposed on the insulating layer corresponding to the mounting pad;
There is provided a semiconductor device comprising: the auxiliary pad, or an electronic component having an electrode connected to the auxiliary pad and the mounting pad through a conductive member and mounted on the wiring board.
また、本発明は、配線と該配線の幅よりも大きな径を有する実装パッドとを含む配線パターンと、前記実装パッドに対応して形成される第1の開口を有し前記配線パターンの表面を覆う絶縁層と、前記実装パッドよりも大きな径を有し前記実装パッドに対応して前記絶縁層上に配設される補助パッドとを有し、
前記補助パッドが、前記第1の開口を介して前記実装パッドに接続されている配線基板を提供する。
According to another aspect of the present invention, there is provided a wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring, and a first opening formed corresponding to the mounting pad. An insulating layer for covering, and an auxiliary pad having a diameter larger than that of the mounting pad and disposed on the insulating layer corresponding to the mounting pad;
Provided is a wiring substrate in which the auxiliary pad is connected to the mounting pad through the first opening.
さらに、本発明は、配線と該配線の幅よりも大きな径を有する実装パッドとを含む配線パターンと、前記実装パッドに対応して形成される第1の開口を有し前記配線パターンの表面を覆う絶縁層と、前記実装パッドよりも大きな径を有し前記実装パッドに対応して前記絶縁層上に配設される補助パッドとを有し、
前記補助パッドが、前記第1の開口の上部に第2の開口を有する配線基板を提供する。
Furthermore, the present invention includes a wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring, and a first opening formed corresponding to the mounting pad. An insulating layer for covering, and an auxiliary pad having a diameter larger than that of the mounting pad and disposed on the insulating layer corresponding to the mounting pad;
The auxiliary pad provides a wiring board having a second opening above the first opening.
本発明の半導体装置及び配線基板では、配線基板の厚みを増すことなく、高密度実装が可能となる。 In the semiconductor device and the wiring board of the present invention, high-density mounting is possible without increasing the thickness of the wiring board.
本発明の半導体装置は、最小基本構成として、配線基板と、配線基板上に実装された電子部品とを備える。配線基板は、配線パターンと、絶縁層と、補助パッドとを有する。配線パターンは、配線とこの配線の幅よりも大きな径を有する実装パッドとを含む。絶縁層は、配線パターンの表面を覆う。補助パッドは、実装パッドよりも大きな径を有し、実装パッドに対応して絶縁層上に配設される。電子部品は、補助パッド、又は、補助パッド及び実装パッドに導電部材を介して接続された電極を有する。 The semiconductor device of the present invention includes a wiring board and an electronic component mounted on the wiring board as a minimum basic configuration. The wiring board has a wiring pattern, an insulating layer, and an auxiliary pad. The wiring pattern includes a wiring and a mounting pad having a diameter larger than the width of the wiring. The insulating layer covers the surface of the wiring pattern. The auxiliary pad has a larger diameter than the mounting pad, and is disposed on the insulating layer corresponding to the mounting pad. The electronic component has an auxiliary pad or an electrode connected to the auxiliary pad and the mounting pad via a conductive member.
上記半導体装置では、実装パッドよりも大きな径を有する補助パッドを絶縁層上に配設したので、配線基板上に電子部品が実装される際に、導電部材が補助パッド、又は、補助パッド及び実装パッドに接続される。このため、配線基板の表層面に形成された実装パッドの径を小さくできるので、表層面で隣り合う実装パッドの間隔が大きくなる。その結果、配線基板の層数を増やして配線基板の内層で配線を引き回す必要がなく、配線基板の表層面で配線を引き回すことができる。従って、配線基板の厚みを増すことなく、高密度実装が可能となる。また、配線基板の層数が小さくなるので、配線基板を含めた半導体装置の薄型化を図ることができる。 In the semiconductor device, since the auxiliary pad having a larger diameter than the mounting pad is disposed on the insulating layer, when the electronic component is mounted on the wiring board, the conductive member is the auxiliary pad or the auxiliary pad and the mounting. Connected to the pad. For this reason, since the diameter of the mounting pad formed on the surface layer surface of the wiring board can be reduced, the interval between the mounting pads adjacent on the surface layer surface is increased. As a result, it is not necessary to increase the number of layers of the wiring substrate and route the wiring in the inner layer of the wiring substrate, and the wiring can be routed on the surface layer surface of the wiring substrate. Therefore, high-density mounting is possible without increasing the thickness of the wiring board. In addition, since the number of layers of the wiring board is reduced, the semiconductor device including the wiring board can be thinned.
以下、図面を参照し、本発明の例示的な実施の形態について詳細に説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。半導体装置10は、配線基板20と電子部品30とを備え、電子部品30が導電部材40を介して配線基板20上に実装された構造を有する。配線基板20は、配線パターン21と、絶縁層(絶縁部材)22と、補助パッド23とを有する。配線パターン21は、配線24と、この配線24の幅よりも大きな径を有する実装用パッド25とを含む。
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention. The
絶縁層22は、実装用パッド25に対応して形成される第1の開口26を有し、配線パターン21の表面を覆う。絶縁層22は、例えば、ソルダーレジストで形成されている。絶縁層22をソルダーレジストで形成することで、配線24及び実装用パッド25を含む配線パターン21を形成するために必要なソルダーレジストを、そのまま流用することができるので、製造プロセスを簡素化できる。なお、絶縁層22は、ソルダーレジストに限定されるものではない。
The
補助パッド23は、実装用パッド25よりも大きな径を有し、実装用パッド25に対応して絶縁層22上に配設されると共に、絶縁層22の第1の開口26を介して実装用パッド25に直接接続されている。補助パッド23の材質としては、導電性ペースト、導電性樹脂、導電性接着剤、Cu等の金属が挙げられるが、導電部材40に濡れ性を有するのであれば、適宜の材質を用いることができる。補助パッド23の材質を、導電性ペースト、導電性接着剤で構成すると、印刷工法、ディスペンス塗布等の既存の工法を用いて、絶縁層22上及び第1の開口26内に塗布することで、補助パッド23を形成できる。
The
また、補助パッド23が、導電部材40に濡れ性を有する構成とすれば、導電部材40が補助パッド23から絶縁層22上に流出することを回避できる。なお、補助パッド23の材質が、導電部材40に濡れ性を有していない場合には、導電部材40に濡れ性を得るように、補助パッド23の表面にAuめっき等の処理を施してもよい。
Further, if the
電子部品30は、BGAやCSP等であり、下面に複数配置された電極31を有する。電極31は、導電部材40を介して補助パッド23に電気的に接続されている。導電部材40は、例えば半田や導電性樹脂で形成されている。ここでの導電部材40は、電極31に予め接合された半田ボールである。半田材料としては、Sn−Pb系、Sn−Ag−Cu系、Sn−Ag系、Sn−Cu系、Sn−Sb系、Sn−Zn系、Sn−In系等が挙げられるが、これに限定されない。なお、図1は、実装用パッド25のセンターを含む断面を示しており、上記補助パッド23及び実装用パッド25の位置は、図示のように、電極31の位置に対応している。
The
次に、半導体装置の製造方法について説明する。まず、配線基板20上に、配線24及び実装用パッド25を含む配線パターン21を形成し、その後に、配線24及び実装用パッド25を覆うように絶縁層22を形成する。次に、露光・現像を行い、実装用パッド25上の絶縁層22に第1の開口26を形成する。
Next, a method for manufacturing a semiconductor device will be described. First, the
続いて、第1の開口26、及び第1の開口26の周囲の絶縁層22上に、補助パッド23を印刷工法で形成する。次いで、電子部品30の電極31に接合されている導電部材40と、実装用パッド25のセンターとを一致させた状態で、配線基板20上に電子部品30を搭載する。その後、リフロー工法等で熱を加えて導電部材40を溶融させて、配線基板20上に電子部品30が実装される。
Subsequently, the
以上の工程を経て、図1に示す半導体装置10を製造できる。なお、本実施形態では、導電部材40を半田ボールとし、絶縁層22をソルダーレジストで形成し、更に、導電部材40の周辺にはアンダーフィルを充填していない構造を有している。しかし、配線基板20上の実装用パッド25に導電部材40を介して電子部品30を実装している構造であれば、特に限定されない。
Through the above steps, the
次に、配線基板20での配線24の引き回しについて説明する。半導体装置10は、上記したように、電子部品30の電極31と配線基板20上の実装用パッド25が導電部材40を介して実装された構造を有している。この構造では、実装用パッド25から、他の電子部品30等との電気的接続を得るために、配線基板20の実装用パッド25と干渉せず、配線24を引き回す必要がある。
Next, routing of the
そこで、本実施形態では、実装用パッド25よりも大きな径を有し、実装用パッド25に第1の開口26を介して接続された補助パッド23を、絶縁層22上に配設した。このため、配線基板20上に電子部品30が実装された状態で、導電部材40が補助パッド23を介して実装用パッド25に電気的に接続される。つまり、導電部材40は、補助パッド23に直接接続され、且つ、実装用パッド25に間接的に接続される。このため、配線基板20の表層面に形成された実装用パッド25の径を小さくできる。
Therefore, in the present embodiment, the
実装用パッド25の径を小さくすることで、表層面で隣り合う実装用パッド25の間隔が大きくなり、その結果、配線基板20の表層面に形成された配線24を、配線基板20の表層面で引き回すことができる。従って、本実施形態では、配線基板20の厚みを増すことなく、高密度実装が可能となる。また、配線基板20の層数が少なくて済むので、配線基板20を含めた半導体装置10の薄型化を図ることもできる。
By reducing the diameter of the mounting
次に、図2及び図3を参照して、電極のピッチが0.3mmのCSPである電子部品を配線基板上に実装した場合での、配線基板での配線の引き回しについて説明する。図2は、図1に示す半導体装置10の変形例の構成を示す断面図である。図3(a)及び(b)は、比較例である半導体装置の構成を示す断面図である。まず、図3を参照して比較例について説明する。
Next, with reference to FIG. 2 and FIG. 3, a description will be given of the routing of wiring on the wiring board when an electronic component that is a CSP having electrode pitches of 0.3 mm is mounted on the wiring board. FIG. 2 is a cross-sectional view showing a configuration of a modified example of the
図3(a)に示すように、ピッチ0.3mmのCSPである電子部品130では、電極131の径が約200μm(図中、A’)となる。半導体装置100は、第1の開口115を有する絶縁層114が、配線基板110の表層面に形成された実装用パッド112を覆っており、電子部品130の電極131が導電部材120を介して実装用パッド112に電気的に接続されている。
As shown in FIG. 3A, in the
半導体装置100では、図示のように、配線基板110上の実装用パッド112の径も、電極131の径と同じ約200μm(図中、A’)である。このため、実装用パッド112が存在しない箇所、即ち、隣り合う実装用パッド112の間隔(図中、B’)は、約100μmとなる。このような狭い間隔では、配線基板110の表層面で、実装用パッド112と干渉せずに、配線111を引き回すことは困難となる。
In the
そのために、半導体装置100では、配線111が、ビア113を介して実装用パッド112と電気的に接続され、配線基板110の内層で引き回された構造となる。この構造では、配線111が増える毎に配線基板110の層数が増加し、配線基板110自体が厚くなってしまう。
Therefore, the
従って、比較例の半導体装置100では、高密度実装を図る際に、配線基板110が厚くなり、半導体装置100自体も厚みが増してしまう。
Therefore, in the
続いて、図3(b)に示す比較例である半導体100Aは、実装用パッド112Aの径を小さくすることで、隣り合う実装用パッド112Aの間隔が狭くならない構造を採用したものである。半導体装置100Aでは、配線基板110Aの表層面に配線111Aと径の小さな実装用パッド112Aとを含む配線パターンが形成されている。また、第1の開口115Aを有する絶縁層114Aが、配線111A及び実装用パッド112Aを覆っている。
Subsequently, the
ところが、半導体装置100Aでは、半田ボールである導電部材120Aを介して配線基板110A上に電子部品130を実装すると、実装用パッド112Aの径が小さいために、実装用パッド112Aに対して半田ボールが大き過ぎることになる。その結果、半導体装置100Aでは、半田ボールの溶融時に、図示のように、隣り合う半田ボールとショートし、更に、実装用パッド112Aと導電部材120Aとの接続強度が小さくなるので、信頼性が低下してしまう。
However, in the
これに対して、図2に示す本実施形態の半導体装置10Aでは、導電部材40Aが補助パッド23Aを介して実装用パッド25に接続されている。即ち、導電部材40Aが補助パッド23Aに直接接続され、且つ、実装用パッド25に間接的に接続されている。従って、電子部品30の電極31の径が上記同様に約200μmであっても、補助パッド23Aの外周径を約200μmとすることで、実装用パッド25の径を、例えば約100μm(図中、A)程度に小さくできる。
On the other hand, in the
実装用パッド25の径を小さくしたので、隣り合う実装用パッド25の間隔は、ソルダーレジストで形成された絶縁層22Aを介した補助パッド23Aの直下も含めて、約200μm(図中、B)となる。つまり、配線基板20Aでは、隣り合う実装用パッド25の間に、配線を引き回すための十分な間隔を確保できるので、表層面で配線を引き回すことが可能となり、配線基板20Aの層数を増やすことなく、高密度実装を図ることができる。このため、半導体装置10Aでは、薄型化が可能となる。
Since the diameter of the mounting
一例として、配線の幅とスペース(L/s)を、40μm/40μmとすれば、隣り合う実装用パッド25の間で、且つ、絶縁層22A上に形成された補助パッド23Aの直下に、図示のように、複数(ここでは、2本)の配線24a,24bを引き回すことができる。つまり、配線基板20Aの表層面には、実装用パッド25と配線24a,24bとを含む配線パターン21Aが形成されている。
As an example, if the width and space (L / s) of the wiring is 40 μm / 40 μm, it is illustrated between the
このように、本実施形態の半導体装置10Aでは、絶縁層22A上に導電部材40Aと接続された補助パッド23Aを設けることで、補助パッド23Aの直下等、配線基板20Aの表層面に配線を引き回せる箇所が増える。そのため、配線基板20Aの層数を増やすことなく、高密度実装が可能となり、また、薄型化も図ることができる。
Thus, in the
なお、本実施形態では、電子部品30の電極31のピッチを0.3mmとしたが、これに限定されず、他のピッチサイズであっても上記同様の効果を得ることができる。さらに、電子部品30の大きさ、形状についても、同様の効果が得られるので、特に限定されない。
In the present embodiment, the pitch of the
(第2の実施形態)
図4は、本発明の第2の実施形態に係る半導体装置の構成を示す断面図である。図4(a)に示す半導体装置10Bは、補助パッド23Bが第2の開口27を有している点で、図1に示した上記半導体装置10と異なる。
(Second Embodiment)
FIG. 4 is a cross-sectional view showing a configuration of a semiconductor device according to the second embodiment of the present invention. The
半導体装置10Bでは、補助パッド23Bが第2の開口27を有していることで、電極31が、第1の開口26及び第2の開口27内に形成された導電部材40Bを介して、配線基板20Bの表層面の実装用パッド25に接続されている。このため、導電部材40Bが、補助パッド23Bだけでなく、実装用パッド25とも直接接続されるので、電気的信頼性が向上する。
In the
さらに、半導体装置10Bでは、導電部材40Bが、補助パッド23Bの第2の開口27、及び絶縁層22の第1の開口26内に形成され、且つ、補助パッド23Bが絶縁層22の第1の開口26の周りに形成されている。このため、導電部材40Bが絶縁層22上を流れて、隣り合う実装用パッド25とショートすることを防止できる。さらに、補助パッド23Bは、第2の開口27が形成されているので、上記半導体装置10の補助パッド23に比べて面積が小さく、材料の使用量が少なくて済み、低コスト化を図ることができる。
Further, in the
図4(b)に示す半導体装置10Cは、補助パッド23Cを形成する材質が、例えば、絶縁層22の第1の開口26及び補助パッド23Cの第2の開口27の壁面28に塗布されている点で、図4(a)に示す半導体装置10Bと異なる。この構造は、一例として、印刷工程やディスペンス工程で補助パッド23Cを形成する際に、位置ずれが生じ、塗布箇所が多少ずれた場合に得られる。
In the semiconductor device 10C shown in FIG. 4B, the material forming the
このような半導体装置10Cにおいても、電子部品30の電極31と配線基板20C上の実装用パッド25が導電部材40Cを介して実装された構造を有しているので、半導体装置10Bと同様の効果を得ることができる。
Such a semiconductor device 10C also has a structure in which the
図5は、図4(a)に示す半導体装置10Bの変形例の構成を示す断面図である。半導体装置10Dは、隣り合う実装用パッド25の間で、且つ、絶縁層22A上に形成された補助パッド23Dの直下に、図示のように、複数(ここでは、2本)の配線24a,24bを配線基板20Dの表層面で引き回している点で、上記半導体装置10Bと異なる。また、図5に示す配線24a,24bは、図4(a)に示した配線24と比べて、幅を小さくしている。なお、半導体装置10Dにおいても、電子部品30の電極31と配線基板20D上の実装用パッド25が導電部材40Dを介して実装された構造を有している。
FIG. 5 is a cross-sectional view showing a configuration of a modified example of the
このため、半導体装置10Dでは、隣り合う実装用パッド25の間で、複数の配線24a,24bを十分に引き回すことができる。従って、配線基板20Dの層数を増やさずに、更なる高密度実装が可能となる。
For this reason, in the
なお、上記した各実装用パッド及び補助パッドの平面形状は、正方形、長方形その他、種々の形状を採用できる。 In addition, the planar shape of each mounting pad and auxiliary pad described above can adopt a square, a rectangle, and other various shapes.
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置及び配線基板は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。 As described above, the present invention has been described based on the preferred embodiments. However, the semiconductor device and the wiring board according to the present invention are not limited to the configurations of the above embodiments, and various modifications can be made from the configurations of the above embodiments. Further, modifications and changes are also included in the scope of the present invention.
10,10A〜10D:半導体装置
20,20A〜20D:配線基板
21,21A:配線パターン
22,22A:絶縁層
23,23A〜23D:補助パッド
24,24a,24b:配線
25:実装用パッド
26:第1の開口
27:第2の開口
28:壁面
30:電子部品
31:電極
40,40A〜40D:導電部材
10, 10A to 10D:
Claims (8)
前記補助パッド、又は、前記補助パッド及び実装パッドに導電部材を介して接続された電極を有し、前記配線基板上に実装された電子部品と、を備える半導体装置。 A wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring; an insulating layer covering a surface of the wiring pattern; and a diameter larger than the mounting pad and corresponding to the mounting pad A wiring board having an auxiliary pad disposed on the insulating layer;
A semiconductor device comprising: the auxiliary pad, or an electronic component having an electrode connected to the auxiliary pad and the mounting pad through a conductive member and mounted on the wiring board.
前記補助パッドが、前記第1の開口を介して前記実装パッドに接続されており、且つ、前記導電部材を介して前記電極に接続されている、請求項1に記載の半導体装置。 The insulating layer has a first opening formed corresponding to the mounting pad;
The semiconductor device according to claim 1, wherein the auxiliary pad is connected to the mounting pad through the first opening and is connected to the electrode through the conductive member.
前記補助パッドが、前記第1の開口を介して前記実装パッドに接続されている配線基板。 A wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring; an insulating layer having a first opening formed corresponding to the mounting pad and covering the surface of the wiring pattern; An auxiliary pad disposed on the insulating layer corresponding to the mounting pad and having a larger diameter than the mounting pad;
A wiring board in which the auxiliary pad is connected to the mounting pad through the first opening.
前記補助パッドが、前記第1の開口の上部に第2の開口を有する配線基板。 A wiring pattern including a wiring and a mounting pad having a diameter larger than the width of the wiring; an insulating layer having a first opening formed corresponding to the mounting pad and covering the surface of the wiring pattern; An auxiliary pad disposed on the insulating layer corresponding to the mounting pad and having a larger diameter than the mounting pad;
The wiring board, wherein the auxiliary pad has a second opening above the first opening.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009081603A JP2010232616A (en) | 2009-03-30 | 2009-03-30 | Semiconductor device, and wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009081603A JP2010232616A (en) | 2009-03-30 | 2009-03-30 | Semiconductor device, and wiring board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010232616A true JP2010232616A (en) | 2010-10-14 |
Family
ID=43048117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009081603A Pending JP2010232616A (en) | 2009-03-30 | 2009-03-30 | Semiconductor device, and wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010232616A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075518A (en) * | 2012-10-05 | 2014-04-24 | Nichia Chem Ind Ltd | Light-emitting device |
JP2016532302A (en) * | 2014-07-28 | 2016-10-13 | インテル・コーポレーション | Multi-chip module semiconductor chip package with dense package wiring |
JP2017135290A (en) * | 2016-01-28 | 2017-08-03 | 新光電気工業株式会社 | Substrate with built-in electronic component |
CN108074908A (en) * | 2016-11-14 | 2018-05-25 | 三星电子株式会社 | Semiconductor chip |
WO2019054668A1 (en) * | 2017-09-15 | 2019-03-21 | 스템코 주식회사 | Circuit board and method for manufacturing same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121642A (en) * | 1997-10-09 | 1999-04-30 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2004063904A (en) * | 2002-07-30 | 2004-02-26 | Ngk Spark Plug Co Ltd | Build-up multilayered printed wiring board |
-
2009
- 2009-03-30 JP JP2009081603A patent/JP2010232616A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121642A (en) * | 1997-10-09 | 1999-04-30 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2004063904A (en) * | 2002-07-30 | 2004-02-26 | Ngk Spark Plug Co Ltd | Build-up multilayered printed wiring board |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075518A (en) * | 2012-10-05 | 2014-04-24 | Nichia Chem Ind Ltd | Light-emitting device |
JP2016532302A (en) * | 2014-07-28 | 2016-10-13 | インテル・コーポレーション | Multi-chip module semiconductor chip package with dense package wiring |
US10256211B2 (en) | 2014-07-28 | 2019-04-09 | Intel Corporation | Multi-chip-module semiconductor chip package having dense package wiring |
JP2017135290A (en) * | 2016-01-28 | 2017-08-03 | 新光電気工業株式会社 | Substrate with built-in electronic component |
CN108074908B (en) * | 2016-11-14 | 2023-10-20 | 三星电子株式会社 | semiconductor chip |
CN108074908A (en) * | 2016-11-14 | 2018-05-25 | 三星电子株式会社 | Semiconductor chip |
US11798906B2 (en) | 2016-11-14 | 2023-10-24 | Samsung Electronics Co., Ltd. | Semiconductor chip |
KR102059478B1 (en) * | 2017-09-15 | 2019-12-26 | 스템코 주식회사 | Printed circuit boards and fabricating method of the same |
TWI693870B (en) * | 2017-09-15 | 2020-05-11 | 韓商斯天克有限公司 | Printed circuit boards and fabricating method of the same |
US11147160B2 (en) | 2017-09-15 | 2021-10-12 | Stemco Co., Ltd. | Circuit board and method for manufacturing same |
CN111052880B (en) * | 2017-09-15 | 2023-10-20 | 斯天克有限公司 | Circuit board and manufacturing method thereof |
CN111052880A (en) * | 2017-09-15 | 2020-04-21 | 斯天克有限公司 | Circuit board and method for manufacturing the same |
WO2019054668A1 (en) * | 2017-09-15 | 2019-03-21 | 스템코 주식회사 | Circuit board and method for manufacturing same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9578745B2 (en) | Printed wiring board, method for manufacturing printed wiring board and package-on-package | |
US9693458B2 (en) | Printed wiring board, method for manufacturing printed wiring board and package-on-package | |
JP6158676B2 (en) | WIRING BOARD, SEMICONDUCTOR DEVICE, AND WIRING BOARD MANUFACTURING METHOD | |
TWI426586B (en) | Bga package with traces for plating pads under the chip | |
US9111818B2 (en) | Packaging substrate | |
US20150092357A1 (en) | Printed wiring board, method for manufacturing printed wiring board and package-on-package | |
JP2006186321A (en) | Manufacturing method of substrate and of electronic part packaging structure | |
US9741647B2 (en) | Wiring substrate, semiconductor device, and method of manufacturing wiring substrate | |
US9935029B2 (en) | Printed wiring board for package-on-package | |
JP2008085089A (en) | Resin wiring board and semiconductor device | |
US20170033036A1 (en) | Printed wiring board, semiconductor package, and method for manufacturing printed wiring board | |
JP2015026722A (en) | Bump structure, wiring board, semiconductor device, and manufacturing method of bump structure | |
JP2017084997A (en) | Printed wiring board and method of manufacturing the same | |
JP2011014944A (en) | Method of manufacturing electronic parts packaging structure | |
JP5117270B2 (en) | WIRING BOARD, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE | |
US20090102050A1 (en) | Solder ball disposing surface structure of package substrate | |
JP2009194079A (en) | Wiring substrate for use in semiconductor apparatus, method for fabricating the same, and semiconductor apparatus using the same | |
TWI466611B (en) | Printed circuit board having buried component, method for manufacturing same and chip package structure | |
JP2010232616A (en) | Semiconductor device, and wiring board | |
JP4494249B2 (en) | Semiconductor device | |
US20110147058A1 (en) | Electronic device and method of manufacturing electronic device | |
US9491871B2 (en) | Carrier substrate | |
JP5157455B2 (en) | Semiconductor device | |
JP2018082084A (en) | Printed circuit board and manufacturing method thereof | |
JP2009267149A (en) | Part built-in wiring board, and method for manufacturing part built-in wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120903 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130226 |