KR20130066627A - Display device, thin film transistor, array substrate and manufacturing method thereof - Google Patents

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Abstract

본 발명의 실시예들은 디스플레이 장치, 박막 트랜지스터, 어레이 기판 및 이들의 제조 방법을 제공한다. 상기 제조 방법은 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 단계 A, 활성층 및 게이트 절연층을 순서대로 형성하고 데이터 라인과 외부 회로를 접속시키기 위한 비아홀을 게이트 절연층 내에 형성하는 단계 B, 및 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하거나 게이트 전극, 게이트 라인 및 공통 전극의 패턴을 형성하는 단계 C를 포함한다.Embodiments of the present invention provide a display device, a thin film transistor, an array substrate, and a method of manufacturing the same. The manufacturing method includes the steps of forming patterns of the source electrode, the drain electrode, the data line and the pixel electrode, forming the active layer and the gate insulating layer in order, and forming a via hole in the gate insulating layer for connecting the data line and the external circuit. Step B and step C of forming patterns of the gate electrode, the gate line and the common electrode line or forming the patterns of the gate electrode, the gate line and the common electrode.

Description

디스플레이 장치, 박막 트랜지스터, 어레이 기판 및 그 제조 방법{DISPLAY DEVICE, THIN FILM TRANSISTOR, ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF}DISPLAY DEVICE, THIN FILM TRANSISTOR, ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF}

본 발명의 실시예들은 디스플레이 장치, 박막 트랜지스터, 어레이 기판 및 그 제조 방법에 관한 것이다.Embodiments of the present invention relate to a display device, a thin film transistor, an array substrate, and a method of manufacturing the same.

박막 트랜지스터 액정 디스플레이(TFT-LCD)는 소형, 저소비, 비방사(no radiation) 등의 특성을 가지며, 현재 평판 패널 디스플레이 시장에서 널리 보급되어 왔다. 비정질 실리콘(a-Si)은 성숙된 기술들을 이용하여 저온에서 넓은 영역에 제공하기 용이하므로, TFT-LCD들에서 가장 널리 이용되는 능동층 재료이다. 그러나, 비정질 실리콘 재료는 밴드갭이 단지 1.7V이고, 가시광에 대하여 투명하지 않으며, 가시광 범위 내의 광감도(light sensitivity)를 가지므로, 광을 차단하기 위하여 블랙 매트릭스가 필요하다. 이로 인해 TFT-LCD를 위한 프로세스의 복잡도가 증가되고 비용이 증가되며 디스플레이들의 신뢰도 및 개구율이 감소된다.Thin-film transistor liquid crystal displays (TFT-LCDs) have characteristics such as small size, low consumption, no radiation, and are widely used in the flat panel display market. Amorphous silicon (a-Si) is the most widely used active layer material in TFT-LCDs because it is easy to provide in large areas at low temperatures using mature techniques. However, amorphous silicon materials have a bandgap of only 1.7V, are not transparent to visible light, and have light sensitivity within the visible light range, requiring a black matrix to block light. This increases the complexity of the process for TFT-LCDs, increases the cost, and reduces the reliability and aperture ratio of the displays.

또한, 액정 디스플레이들의 크기들의 지속적인 증가로, 요구되는 구동회로들의 주파수들도 지속적으로 향상된다. 비정질 실리콘 박막 트랜지스터의 이동도는 통상적으로 약 0.5㎠/VS이다. 그러나, 액정 디스플레이의 크기가 80인치를 초과할 경우, 그 구동 주파수는 120Hz 를 초과하고, 박막 트랜지스터들은 1㎠/VS를 초과하는 이동도를 필요로 하므로, 기존 비정질 실리콘 박막 트랜지스터들의 이동도는 그 요건을 충족시키기 어렵다.In addition, with the continuous increase in the sizes of the liquid crystal displays, the frequencies of the driving circuits required are also continuously improved. The mobility of the amorphous silicon thin film transistor is typically about 0.5 cm 2 / VS. However, when the size of the liquid crystal display exceeds 80 inches, its driving frequency exceeds 120 Hz, and since the thin film transistors require mobility exceeding 1 cm 2 / VS, the mobility of the existing amorphous silicon thin film transistors is Difficult to meet requirements

최근, 산화물 반도체 박막 트랜지스터들이 연구자들에 의해 선호되고, 많은 장점들을 보유하며, 빠르게 개선되고 있다. 산화물 반도체는 높은 이동도, 양호한 균일성 및 투명도를 갖고, 대형 액정 디스플레이 및 OLED를 구동하기 위한 요건들을 더욱 잘 충족시킬 수 있다. 그러나, 기존의 산화물 반도체 박막 트랜지스터는 저면 게이트형(bottom-gate type)의 경우 적어도 4회의 패터닝 프로세스들로 형성되고, 박막 유리의 안정도를 확보하기 위하여 에칭 스톱층(ESL), 패시베이션층(PVX) 등에 의한 보호가 필요하므로, 프로세스가 복잡하고 제조 비용이 높다.Recently, oxide semiconductor thin film transistors are preferred by researchers, possess many advantages, and are rapidly improving. Oxide semiconductors have high mobility, good uniformity and transparency, and can better meet the requirements for driving large liquid crystal displays and OLEDs. However, the conventional oxide semiconductor thin film transistor is formed by at least four patterning processes in the bottom gate type, and the etching stop layer (ESL) and the passivation layer (PVX) are used to secure the stability of the thin film. Since the protection is required, the process is complicated and the manufacturing cost is high.

본 발명의 실시예들은 디스플레이 장치, 박막 트랜지스터, 어레이 기판 및 그 제조 방법을 제공한다. 어레이 기판은 3회의 패터닝 프로세스들에 의해 제조되어 제조 기간을 단축시키고, 제조 효율을 향상시키며, 제조 비용을 감소시킬 수 있다.Embodiments of the present invention provide a display device, a thin film transistor, an array substrate, and a method of manufacturing the same. Array substrates can be fabricated by three patterning processes to shorten manufacturing periods, improve manufacturing efficiency, and reduce manufacturing costs.

본 발명의 일 양태는, 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 단계 A, 활성층 및 게이트 절연층을 순서대로 형성하고, 데이터 라인과 외부 회로를 접속하기 위하여 게이트 절연막에 비아홀(via hole)을 형성하는 단계 B, 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하거나(공통 전극 라인 및 픽셀 전극은 부분적으로 중첩되어 스토리지 커패시터를 형성함), 게이트 전극, 게이트 라인 및 공통 전극의 패턴들을 형성하는(공통 전극은 픽셀 전극을 따라 구동 전계를 생성하도록 구성됨) 단계 C를 포함하는 어레이 기판 제조 방법을 제공한다.One aspect of the present invention provides a method of forming a pattern of a source electrode, a drain electrode, a data line, and a pixel electrode, sequentially forming an active layer and a gate insulating layer, and forming a via hole in a gate insulating film to connect a data line and an external circuit. forming via holes, forming patterns of gate electrodes, gate lines and common electrode lines (common electrode lines and pixel electrodes partially overlap to form storage capacitors), gate electrodes, gate lines and common A method of fabricating an array substrate comprising the step C of forming patterns of the electrode, wherein the common electrode is configured to generate a driving electric field along the pixel electrode.

예를 들어, 단계 A는 기판 상에 제1 투명 도전 박막층을 형성하고 패터닝 프로세스에 의해 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 단계를 포함한다.For example, step A includes forming a first transparent conductive thin film layer on a substrate and forming patterns of a source electrode, a drain electrode, a data line, and a pixel electrode by a patterning process.

예를 들어, 단계 B는 활성층 및 게이트 절연층을 형성하고, 패터닝 프로세스에 의해 데이터 라인과 외부 회로를 접속하기 위한 비아홀을 형성하는 단계를 포함한다.For example, step B includes forming an active layer and a gate insulating layer, and forming a via hole for connecting the data line and the external circuit by a patterning process.

예를 들어, 단계 C는 제2 투명 도전 박막층을 형성하고, 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하거나, 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극의 패턴들을 형성하는 단계를 포함한다.For example, step C forms a second transparent conductive thin film layer and forms patterns of the gate electrode, the gate line and the common electrode line by a patterning process, or patterns of the gate electrode, the gate line and the common electrode by the patterning process. Forming a step.

예를 들어, 패터닝 프로세스에 의해 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 단계는, 제1 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계, 포토레지스트의 비잔류 영역(non-retained region), 포토레지스트의 부분 잔류 영역(partially-retained region) 및 포토레지스트의 잔류 영역(retained region) 내로 포토레지스트를 형성하기 위하여 그레이톤(gray-tone) 또는 하프톤 마스크 플레이트(half-tone mask plate)를 이용하여 포토레지스트를 노광하는 단계, 현상하는 단계, 소스 전극, 드레인 전극 및 데이터 라인의 패턴들을 형성하기 위하여 포토레지스트의 비잔류 영역 내의 제1 투명 도전 박막층을 에칭해버리는 단계, 애싱 프로세스에 의해 포토레지스트의 부분 잔류 영역 내의 포토레지스트를 제거하고 포토레지스트의 잔류 영역 내의 포토레지스트를 유지하는 단계, 픽셀 전극의 패턴을 형성하기 위하여 포토레지스트의 부분 잔류 영역 내의 제1 투명 도전 박막층이 더 얇아지도록 에칭하는 단계, 및 남아 있는 포토레지스트를 제거하는 단계를 포함한다. For example, forming patterns of the source electrode, the drain electrode, the data line, and the pixel electrode by the patterning process may include forming a photoresist layer on the first transparent conductive thin film layer, and forming a non-residual region of the photoresist. a gray-tone or half-tone mask plate to form the photoresist into a retained region, a partially-retained region of the photoresist and a retained region of the photoresist; exposing the photoresist using a mask plate, developing, etching the first transparent conductive thin film layer in the non-residual region of the photoresist to form patterns of the source electrode, the drain electrode and the data line, ashing Process removes the photoresist in the partial residual region of the photoresist and Maintaining a photoresist, and removing the step of the first transparent conductive thin film layer is etched so that thinner in the portions of the photoresist remaining area, and the remaining photoresist to form a pattern of the pixel electrode.

예를 들어, 패터닝 프로세스에 의해 데이터 라인과 외부 회로를 접속하기 위한 비아홀을 형성하는 단계는, 게이트 절연층 상에 포토레지스트층을 형성하는 단계, 포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역 내에 포토레지스트를 형성하기 위하여 마스크 플레이트를 이용하여 포토레지스트를 노광하는 단계, 현상하는 단계, 비아홀의 패턴을 형성하기 위하여 포토레지스트의 비잔류 영역 내의 게이트 절연층 및 활성층을 에칭해버리는 단계, 및 잔류 포토레지스트를 제거하는 단계를 포함한다.For example, forming a via hole for connecting a data line and an external circuit by a patterning process includes forming a photoresist layer on the gate insulating layer, in a remaining region of the photoresist and a non-residual region of the photoresist. Exposing the photoresist using a mask plate to form the photoresist, developing, etching the gate insulating layer and the active layer in the non-residual region of the photoresist to form a pattern of via holes, and remaining photo Removing the resist.

예를 들어, 패터닝 프로세스에 의하여 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하는 단계는, 제2 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계, 포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역 내에 포토레지스트를 형성하기 위하여 마스크 플레이트를 포토레지스트를 이용하여 노광하는 단계, 현상하는 단계, 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하기 위하여 포토레지스트의 비잔류 영역 내의 제2 투명 도전 박막층을 에칭해버리는 단계, 및 남아 있는 포토레지스트를 제거하는 단계를 포함한다.For example, forming patterns of the gate electrode, the gate line and the common electrode line by a patterning process may include forming a photoresist layer on the second transparent conductive thin film layer, a ratio of the remaining regions of the photoresist and the ratio of the photoresist. Exposing the mask plate using the photoresist to form a photoresist in the remaining region, developing, second transparent in the non-residual region of the photoresist to form patterns of the gate electrode, the gate line and the common electrode line. Etching away the conductive thin film layer, and removing the remaining photoresist.

대안적으로, 예를 들어, 제3 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극의 패턴들을 형성하는 단계는, 제2 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계, 포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역 내에 포토레지스트를 형성하기 위하여 마스크 플레이트를 이용하여 포토레지스트를 노광하는 단계, 현상하는 단계, 게이트 전극, 게이트 라인 및 공통 전극의 패턴들을 형성하기 위하여 포토레지스트의 비잔류 영역 내의 제2 투명도전 박막층을 에칭해버리는 단계, 및 남아 있는 포토레지스트를 제거하는 단계를 포함한다.Alternatively, for example, forming patterns of the gate electrode, the gate line and the common electrode by a third patterning process may include forming a photoresist layer on the second transparent conductive thin film layer, remaining regions of the photoresist And exposing the photoresist using a mask plate to form the photoresist in the non-residue region of the photoresist, developing, non-residual region of the photoresist to form patterns of the gate electrode, the gate line and the common electrode. Etching away the second transparent conductive thin film layer in the substrate, and removing the remaining photoresist.

예를 들어, 공통 전극은 슬릿들을 포함한다.For example, the common electrode includes slits.

예를 들어, 활성층은 산화물 재료를 포함한다.For example, the active layer comprises an oxide material.

본 발명의 다른 양태는, 기판 상에 형성되며 소스 전극 및 드레인 전극으로서 기능하는 투명 도전 박막 - 소스 전극과 드레인 전극 사이에는 사이에 채널 영역이 정의됨 - , 소스 전극, 드레인 전극 및 채널 영역 상에 형성된 활성층으로서 기능하는 산화물, 및 활성층 상에 순서대로 형성된 게이트 절연층 및 게이트 전극 - 게이트 전극의 재료는 투명 도전 박막임 - 을 포함하는 박막 트랜지스터를 제공한다.Another aspect of the invention is a transparent conductive thin film formed on a substrate and functioning as a source electrode and a drain electrode, wherein a channel region is defined between the source electrode and the drain electrode, on the source electrode, the drain electrode, and the channel region. A thin film transistor comprising an oxide functioning as an formed active layer, and a gate insulating layer and a gate electrode formed in order on the active layer, wherein the material of the gate electrode is a transparent conductive thin film.

본 발명의 또 다른 양태는, 기판 상에 형성된 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극 - 소스 전극과 드레인 전극 사이에는 채널 영역이 정의되고, 드레인 전극과 픽셀 전극은 전기적으로 접속되고, 데이터 라인은 비아홀을 통해 외부 회로에 접속되며, 픽셀 전극의 형상은 픽셀들의 전체 영역을 커버하도록 형성됨 - , 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극 상에 형성된 활성층, 활성층 상에 형성된 게이트 절연층, 게이트 절연층 상에 형성된 게이트 전극, 게이트 라인 및 공통 전극 라인 - 공통 전극 라인과 픽셀 전극은 부분적으로 중첩되어 스토리지 커패시터를 형성함 - , 또는 게이트 절연층 상에 형성된 게이트 전극, 게이트 라인 및 공통 전극 - 공통 전극은 픽셀 전극을 따라 구동 전계를 형성하도록 구성됨 - 을 포함하는 어레이 기판을 제공한다.Another aspect of the invention is a source electrode, a drain electrode, a data line and a pixel electrode formed on a substrate—a channel region is defined between the source electrode and the drain electrode, the drain electrode and the pixel electrode are electrically connected, and the data line Is connected to an external circuit through a via hole, and the shape of the pixel electrode is formed to cover the entire area of the pixels-the active layer formed on the source electrode, the drain electrode, the data line and the pixel electrode, the gate insulating layer formed on the active layer, the gate A gate electrode, a gate line and a common electrode line formed on the insulating layer, wherein the common electrode line and the pixel electrode partially overlap to form a storage capacitor, or a gate electrode, gate line and common electrode formed on the gate insulating layer-common The electrode is configured to form a driving electric field along the pixel electrode; Provide a substrate.

예를 들어, 활성층은 산화물 재료를 포함한다.For example, the active layer comprises an oxide material.

예를 들어, 공통 전극을 슬릿(slit)들을 포함한다.For example, the common electrode includes slits.

본 발명의 다른 양태는 위에서 설명된 어레이 기판을 포함하는 디스플레이 장치를 제공한다.Another aspect of the invention provides a display device comprising the array substrate described above.

본 발명의 실시예의 어레이 기판을 제공하는 방법은, 상면 게이트형(top-gate type) 박막 트랜지스터를 이용하여 프로세스를 간소화하고 세 번의 패터닝 프로세스들을 이용하여 어레이 기판의 제조를 실현함으로써, 제조 기간을 단축시키고, 제조 효율을 향상시키며, 제조 비용을 감소시킨다.The method for providing an array substrate of an embodiment of the present invention shortens the manufacturing period by simplifying the process using a top-gate type thin film transistor and realizing the fabrication of the array substrate using three patterning processes. To improve the production efficiency and reduce the manufacturing cost.

본 발명의 실시예들의 기술적 해법을 명확히 예시하기 위하여, 이하에는 실시예들의 도면들이 간단히 설명될 것이며, 설명된 도면들은 본 발명의 일부 실시예들에만 관련이 있을 뿐이므로 본 발명을 제한하는 것은 아니다.
도 1은 본 발명의 일 실시예의 어레이 기판의 단면도이고,
도 2는 제1 도전 박막층을 형성한 후 본 발명의 실시예의 단면도이고,
도 3은 제1 패터닝 프로세스에서 그레이톤 또는 하프톤 마스크 플레이트의 노광 및 현상 이후 본 발명의 실시예의 단면도이고,
도 4는 제1 패터닝 프로세스 완료 후 본 발명의 실시예의 단면도이고,
도 5는 제2 패터닝 프로세스 완료 후 본 발명의 실시예의 단면도이고,
도 6은 도전 박막의 제2 층을 형성한 후 본 발명의 실시예의 단면도이며,
도 7은 본 발명의 다른 실시예에서의 어레이 기판의 단면도이다.BRIEF DESCRIPTION OF DRAWINGS To illustrate the technical solutions in the embodiments of the present invention clearly, the drawings of the embodiments will be briefly described below, and the described drawings are only related to some embodiments of the present invention, and are not intended to limit the present invention. .
1 is a cross-sectional view of an array substrate of one embodiment of the present invention,
2 is a cross-sectional view of an embodiment of the present invention after forming a first conductive thin film layer,
3 is a cross-sectional view of an embodiment of the present invention after exposure and development of a gray or halftone mask plate in a first patterning process,
4 is a cross-sectional view of an embodiment of the present invention after completion of a first patterning process,
5 is a cross-sectional view of an embodiment of the invention after completion of the second patterning process,
6 is a cross-sectional view of an embodiment of the present invention after forming a second layer of a conductive thin film,
7 is a cross-sectional view of an array substrate in another embodiment of the present invention.

본 발명의 실시예들의 목적들, 기술적 세부사항들 및 장점들이 명확해지도록 하기 위하여, 본 발명의 실시예들에 관한 도면들과 관련하여 명확하고 완전히 이해 가능한 방식으로 실시예의 기술적 해법들이 설명될 것이다. 설명된 실시예들은 본 발명의 일부일 뿐이며 전체 실시예들은 아닌 것이 자명하다. 여기에 설명된 실시예들에 기초하여, 당업자는 어떠한 창의적인 작업을 하지 않고도 다른 실시예(들)를 획득할 수 있으며, 이들 실시예는 본 발명의 보호범위에 속해야 한다.BRIEF DESCRIPTION OF THE DRAWINGS In order to make the objects, technical details and advantages of the embodiments of the present invention clear, the technical solutions of the embodiments will be described in a clear and fully understandable manner in connection with the drawings of the embodiments of the present invention. . Apparently, the described embodiments are merely a part of the present invention, but not all of the embodiments. Based on the embodiments described herein, those skilled in the art can obtain other embodiment (s) without any creative work, which should fall within the protection scope of the present invention.

본 발명의 실시예의 어레이 기판은, 서로 교차되어 매트릭스로 배열된 픽셀 유닛들을 정의하는 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함할 수 있고, 픽셀 유닛들의 각각은 액정의 동작 제어를 위한 픽셀 전극 및 스위치 소자로서의 박막 트랜지스터를 포함한다. 예를 들어, 각각의 픽셀의 박막 트랜지스터의 게이트는 대응하는 게이트 라인에 전기적으로 접속되거나 또는 게이트 라인과 일체형으로 형성되고, 소스 전극은 대응하는 데이터 라인에 전기적으로 접속되거나 데이터 라인과 일체형으로 형성되며, 드레인 전극은 대응하는 픽셀 전극에 전기적으로 접속되거나 픽셀 전극과 일체형으로 형성된다. 이하에서는 하나 이상의 픽셀 유닛(들)에 관하여 설명되지만, 동일한 방식으로 다른 픽셀 유닛들이 형성될 수 있다.An array substrate of an embodiment of the present invention may include a plurality of gate lines and a plurality of data lines defining pixel units arranged in a matrix intersecting with each other, each of the pixel units for controlling the operation of the liquid crystal And a thin film transistor as a switch element. For example, the gate of the thin film transistor of each pixel is electrically connected to the corresponding gate line or integrally formed with the gate line, and the source electrode is electrically connected to the corresponding data line or integrally formed with the data line. The drain electrode is either electrically connected to the corresponding pixel electrode or integrally formed with the pixel electrode. Although described below with respect to one or more pixel unit (s), other pixel units may be formed in the same manner.

도 1은 본 발명의 일 실시예의 어레이 기판의 단면도이다. 도 1을 참조하면, 어레이 기판은 다음의 구조를 포함한다.1 is a cross-sectional view of an array substrate of one embodiment of the present invention. Referring to FIG. 1, the array substrate includes the following structure.

베이스 기판(1) 상에는 소스 전극(21), 드레인 전극(22), 데이터 라인(도시하지 않음) 및 픽셀 전극(3)이 형성된다. 소스 전극(21)과 드레인 전극(22) 사이의 영역은 채널 영역에 대응하며, 드레인 전극(22)은 픽셀 전극(3)에 전기적으로 접속되고, 데이터 라인은 비아홀을 통해 외부 회로에 접속된다. 외부 회로는, 예를 들어, 어레이 기판을 구동하기 위한 회로이다.On the base substrate 1, a source electrode 21, a drain electrode 22, a data line (not shown) and a pixel electrode 3 are formed. The region between the source electrode 21 and the drain electrode 22 corresponds to the channel region, the drain electrode 22 is electrically connected to the pixel electrode 3, and the data line is connected to an external circuit through the via hole. The external circuit is, for example, a circuit for driving the array substrate.

소스 전극(21), 드레인 전극(22), 데이터 라인 및 픽셀 전극(3) 상에는 활성층(4)이 형성된다. 활성층(4) 상에는 게이트 절연층(5)이 형성된다. 게이트 절연층(5) 상에는 게이트 전극(6), 게이트 라인(도시하지 않음) 및 공통 전극 라인(7)이 형성된다.The active layer 4 is formed on the source electrode 21, the drain electrode 22, the data line, and the pixel electrode 3. The gate insulating layer 5 is formed on the active layer 4. On the gate insulating layer 5, a gate electrode 6, a gate line (not shown) and a common electrode line 7 are formed.

산화물 반도체 재료는 높은 이동도 및 양호한 균일성을 가지며 투명하며, 활성층으로서 산화물 반도체 재료를 이용하는 박막 트랜지스터는 대형의 활성 유기 전계발광(active organic electroluminescence) 액정 디스플레이의 요건들을 더욱 잘 충족시킬 수 있다. 따라서, 바람직한 해법으로서, 본 발명의 실시예의 상기 설명된 어레이 기판의 활성층(4)의 재료는 IGZO, IZO, ZnO, In2O3 등의 산화물 반도체 재료일 수 있다. 활성층으로서 산화물 반도체 재료를 이용하면, 어레이 기판이 대형 TFT-LCD에서 광범위하게 적용될 수 있도록 하며, 동시에 높은 개구율(aperture ratio), 높은 이동도(mobility) 및 넓은 시야각(viewing angle) 등의 장점들을 갖게 된다. 예를 들어, 활성층(4)은 한 개 층의 산화물로 된 단층 구조를 갖거나, 적어도 두 개 층의 산화물을 포함하는 다층 구조를 가질 수 있다. 비정질 산화물 IGZO, ZnO 또는 IZO로 형성되는 활성층은 높은 이동도를 가지며, IGZO TFT들을 제조하기 위한 제조 라인은 비교적 저렴한 비용으로 LCD들을 위한 기존의 제조 라인과 부합된다.Oxide semiconductor materials have high mobility and good uniformity and are transparent, and thin film transistors using oxide semiconductor materials as the active layer can better meet the requirements of large active organic electroluminescence liquid crystal displays. Thus, as a preferred solution, the material of the active layer 4 of the above-described array substrate of the embodiment of the present invention may be an oxide semiconductor material such as IGZO, IZO, ZnO, In 2 O 3 or the like. Using an oxide semiconductor material as the active layer allows the array substrate to be widely applied in large TFT-LCDs, while at the same time has the advantages of high aperture ratio, high mobility and wide viewing angle. do. For example, the active layer 4 may have a single layer structure of one layer of oxide or may have a multilayer structure including at least two layers of oxides. The active layer formed of amorphous oxide IGZO, ZnO or IZO has high mobility, and the manufacturing line for manufacturing IGZO TFTs is matched with the existing manufacturing line for LCDs at a relatively low cost.

상기 어레이 기판 상의 각 층들의 패턴들을 형성하는 방법은, 먼저 구조층(예를 들어, 금속층 또는 비금속층)을 형성하고, 그 후 마스킹, 에칭 등을 포함하는 패터닝 프로세스들을 이용하는 것에 의해 수행될 수 있거나, 또는 먼저 구조층을 형성함이 없이 실크 스크린 프린팅, 프린팅 등의 통상의 패터닝 프로세스들을 이용하여 직접 달성될 수 있다. 당업자는 구체적인 요건에 따라 선택할 수 있다.The method of forming patterns of each layer on the array substrate may be performed by first forming a structural layer (eg, a metal or nonmetal layer), and then using patterning processes including masking, etching, or the like. Or, first, using conventional patterning processes such as silk screen printing, printing, etc. without first forming a structural layer. Those skilled in the art can make selections according to specific requirements.

또한, 상면 게이트 구조(즉, 게이트는 활성층 위에 위치됨)의 어레이 기판의 경우, 게이트 절연층이 활성층을 보호할 수 있으므로, 패시베이션층 및 에칭 스톱층이 생략될 수 있다. 이 방식으로, 3회의 패터닝 프로세스들에 의해 어레이 기판이 제조될 수 있다. 따라서, 어레이 기판의 제조 프로세스가 간소화될 수 있고, 제조 비용이 절감될 수 있다.Also, in the case of an array substrate of a top gate structure (ie, the gate is positioned over the active layer), the passivation layer and the etch stop layer can be omitted since the gate insulating layer can protect the active layer. In this way, the array substrate can be fabricated by three patterning processes. Therefore, the manufacturing process of the array substrate can be simplified, and the manufacturing cost can be reduced.

본 발명의 실시예의 어레이 기판의 제조 방법은 다음의 단계들을 포함한다.The manufacturing method of the array substrate of the embodiment of the present invention includes the following steps.

단계 100: 베이스 기판 상에 제1 도전 박막층을 형성하고, 제1 패터닝 프로세스에 의해 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성한다.Step 100: Form a first conductive thin film layer on the base substrate, and form patterns of the source electrode, the drain electrode, the data line and the pixel electrode by a first patterning process.

먼저, 하나의 베이스 기판(1)이 제공된다. 베이스 기판(1)은 유리 기판 또는 석영 기판일 수 있는데, 필요한 경우에는 세정되고, 그 후, 기판 상에는, 예를 들어, 마그네트론 스퍼터링, 열 증착 또는 다른 막형성 방법에 의해, 예를 들어, 두께가 150nm 내지 250nm인 제1 도전 박막층(8)이 형성된다(도 2에 도시됨). 제1 도전 박막층(8)은, 예를 들어, 높은 투과율 및 양호한 도전성을 갖는 투명 ITO(Indium Tin Oxides) 박막이다. 최종적으로, 제1 패터닝 프로세스에 의해 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들이 형성된다(도 4에 도시됨).First, one base substrate 1 is provided. The base substrate 1 may be a glass substrate or a quartz substrate, which is cleaned if necessary, and then, on the substrate, for example, by magnetron sputtering, thermal evaporation or other film formation method, for example, A first conductive thin film layer 8 of 150 nm to 250 nm is formed (shown in FIG. 2). The first conductive thin film layer 8 is, for example, a transparent indium tin oxide (ITO) thin film having high transmittance and good conductivity. Finally, patterns of the source electrode, the drain electrode, the data line and the pixel electrode are formed by the first patterning process (shown in FIG. 4).

단계 200: 단계 100의 베이스 기판 상에 활성층 및 게이트 절연층을 형성한 후, 제2 패터닝 프로세스에 의해 데이터 라인과 외부 회로를 접속시키기 위한 비아홀을 형성한다.Step 200: After forming an active layer and a gate insulating layer on the base substrate of Step 100, a via hole for connecting the data line and the external circuit is formed by a second patterning process.

먼저, 단계 100이 완료된 후, 베이스 기판(1) 상에는, 예를 들어 PECVD(plasma enhanced chemical vapor deposition)법 또는 마그네트론 스퍼터링법에 의해, 예를 들어, 두께 40nm 내지 60nm의 활성층 및 두께 300nm 내지 500nm의 게이트 절연층이 순서대로 형성된다. 활성층의 재료는, 예를 들어, IGZO, ZnO, In2O3, IZO 등일 수 있는 산화물이다. 게이트 절연층의 재료는, 예를 들어, SiO2, Al2O3, AlN 등의 산화물 또는 질화물일 수 있다. 그 후, 제2 패터닝 프로세스에 의해 비아홀의 패턴이 형성된다(도 5에 도시됨).First, after step 100 is completed, the active layer having a thickness of 40 nm to 60 nm and a thickness of 300 nm to 500 nm, for example, on the base substrate 1 by, for example, plasma enhanced chemical vapor deposition (PECVD) or magnetron sputtering. The gate insulating layer is formed in order. The material of the active layer is an oxide which may be, for example, IGZO, ZnO, In 2 O 3 , IZO, or the like. The material of the gate insulating layer may be, for example, an oxide or nitride such as SiO 2 , Al 2 O 3 , AlN. Thereafter, a pattern of via holes is formed by the second patterning process (shown in FIG. 5).

단계 300: 단계 200이 완료된 베이스 기판 상에 제2 도전 박막층을 형성하고, 제3 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴을 형성한다.Step 300: A second conductive thin film layer is formed on the base substrate on which step 200 is completed, and a pattern of gate electrodes, gate lines, and common electrode lines is formed by a third patterning process.

예를 들어, 마그네트론 스퍼터링법, 열 증착법 또는 다른 막 형성 방법에 의해 베이스 기판(1) 상에 두께 150nm 내지 250nm의 제2 도전 박막층(10)이 형성된다. 제2 도전 박막층(10)은 높은 투과율 및 양호한 도전성을 갖도록 투명 ITO 박막(도 6에 도시됨)인 것이 바람직하다. 그 후, 제3 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들이 형성된다(도 1에 도시됨). 픽셀 전극 및 공통 전극 라인은 부분적으로 중첩되어 그 사이에 스토리지 커패시터를 형성한다.For example, the second conductive thin film layer 10 having a thickness of 150 nm to 250 nm is formed on the base substrate 1 by magnetron sputtering, thermal evaporation, or another film forming method. The second conductive thin film layer 10 is preferably a transparent ITO thin film (shown in FIG. 6) to have high transmittance and good conductivity. Thereafter, patterns of the gate electrode, the gate line and the common electrode line are formed by the third patterning process (shown in FIG. 1). The pixel electrode and the common electrode line partially overlap to form a storage capacitor therebetween.

단계 100에서, 제1 패터닝 프로세스에 의해 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 것의 일 예는 다음의 단계들을 포함한다.In step 100, an example of forming patterns of the source electrode, the drain electrode, the data line and the pixel electrode by the first patterning process includes the following steps.

단계 S11: 예를 들어, 코팅에 의해 제1 도전 박막층(8) 상에 포토레지스트층(9)을 형성한다.Step S11: For example, the photoresist layer 9 is formed on the first conductive thin film layer 8 by coating.

단계 S12: 더블톤 마스크 플레이트(예를 들어, 그레이톤 마스크 플레이트 또는 하프톤 마스크 플레이트)를 이용하여 포토레지스트를 노광하여 포토레지스트의 비잔류 영역, 포토레지스트의 부분 잔류 영역 및 잔류 영역을 형성하기 위한 잠상 이미지(latent image)를 획득한다. 포토레지스트의 잔류 영역은 소스 전극, 드레인 전극 및 데이터 라인이 위치되는 영역에 대응하고, 포토레지스트의 부분 잔류 영역은 픽셀 전극이 위치되는 영역에 대응하며, 포토레지스트의 비잔류 영역은 위에 언급된 영역들 이외의 영역에 대응한다.Step S12: exposing the photoresist using a doubletone mask plate (eg, a graytone mask plate or a halftone mask plate) to form non-residual areas of the photoresist, partial residual areas and residual areas of the photoresist. Acquire a latent image. The remaining region of the photoresist corresponds to the region where the source electrode, the drain electrode and the data line are located, the partial remaining region of the photoresist corresponds to the region where the pixel electrode is located, and the non-residual region of the photoresist is the above-mentioned region. Corresponds to areas other than these.

단계 S13: 현상 프로세스를 수행하여 포토레지스트의 비잔류 영역 내의 포토레지스트가 완전히 제거되고, 포토레지스트의 부분 잔류 영역 내의 포토레지스트의 두께가 감소되며, 포토레지스트의 잔류 영역 내의 포토레지스트의 두께는 변동 없이 유지된다.Step S13: Performing a developing process completely removes the photoresist in the non-residual region of the photoresist, reduces the thickness of the photoresist in the partial residual region of the photoresist, and the thickness of the photoresist in the remaining region of the photoresist remains unchanged. maintain.

현상 이후 획득된 패턴은 도 3에 도시된다. 도 3에서, WP는 포토레지스트의 비잔류 영역이고, HP는 포토레지스트의 부분 잔류 영역이며, NP는 포토레지스트의 잔류 영역이다.The pattern obtained after development is shown in FIG. 3. In FIG. 3, WP is a non-residual region of the photoresist, HP is a partial residual region of the photoresist, and NP is a residual region of the photoresist.

단계 S14: 포토레지스트의 비잔류 영역 내에서 노광된 제1 도전 박막층을 에칭해버려 소스/드레인 전극 및 데이터 라인의 패턴들을 형성한다.Step S14: The exposed first conductive thin film layer is etched in the non-residual region of the photoresist to form patterns of source / drain electrodes and data lines.

단계 S15: 포토레지스트의 부분 잔류 영역 내의 포토레지스트를 애싱 프로세스(ashing process)에 의해 제거하고 포토레지스트의 잔류 영역 내의 포토레지스트를 유지한다.Step S15: Remove the photoresist in the partial residual area of the photoresist by an ashing process and maintain the photoresist in the remaining area of the photoresist.

단계 S16: 포토레지스트의 부분 잔류 영역 내에서 노광된 제1 도전 박막층이 더욱 얇게 되도록 에칭하여 픽셀 전극의 패턴을 형성한다.Step S16: The exposed first conductive thin film layer in the partial remaining region of the photoresist is etched to be thinner to form a pattern of the pixel electrode.

제1 도전 박막층의 두께가 200nm인 경우, 이 두께는 이 단계에서 예를 들어, 150nm 만큼 에칭오프되고 50nm가 잔류하게 될 수 있으므로, 획득된 픽셀 전극의 두께는 50nm이다.If the thickness of the first conductive thin film layer is 200 nm, this thickness can be etched off, for example, by 150 nm and 50 nm remaining in this step, so that the thickness of the obtained pixel electrode is 50 nm.

단계 S17: 남아 있는 포토레지스트를 제거한다.Step S17: Remove the remaining photoresist.

단계 200에서, 제2 패터닝 프로세스에 의해 데이터 라인과 외부 회로를 접속시키기 위한 비아홀을 형성하는 단계의 일 예는 다음의 단계들을 포함한다.In step 200, an example of forming a via hole for connecting a data line and an external circuit by a second patterning process includes the following steps.

단계 S21: 예를 들어, 코팅에 의해 게이트 절연층 상에 포토레지스트층을 형성한다.Step S21: For example, form a photoresist layer on the gate insulating layer by coating.

단계 S22: 예를 들어, 단일톤 마스크 플레이트를 이용하여 포토레지스트를 노광하여 포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역을 형성하기 위한 잠상 이미지를 획득한다. 포토레지스트의 비잔류 영역은 비아홀의 패턴이 위치되는 영역에 대응하고, 포토레지스트의 잔류 영역은 상기 패턴 이외의 영역에 대응한다.Step S22: For example, the photoresist is exposed using a monotone mask plate to obtain a latent image for forming residual regions of the photoresist and non-residual regions of the photoresist. The non-residual region of the photoresist corresponds to the region where the pattern of the via hole is located, and the remaining region of the photoresist corresponds to the region other than the pattern.

단계 S23: 현상 프로세스를 수행하여 포토레지스트의 비잔류 영역 내의 포토레지스트가 완전히 제거되고 포토레지스트의 잔류 영역 내의 포토레지스트의 두께는 변동 없이 유지된다.Step S23: The developing process is performed to completely remove the photoresist in the non-residual region of the photoresist and the thickness of the photoresist in the remaining region of the photoresist is maintained without variation.

단계 S24: 포토레지스트의 비잔류 영역 내의 게이트 절연층 및 활성층을 에칭오프하여 비아홀의 패턴을 형성한다.Step S24: The gate insulating layer and the active layer in the non-residual region of the photoresist are etched off to form a pattern of via holes.

단계 S25: 남아 있는 포토레지스트를 제거한다.Step S25: Remove the remaining photoresist.

단계 300에서, 제3 패터닝 프로세스에 의해 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성하는 것의 일 예는 다음의 단계를 포함한다.In step 300, an example of forming patterns of the gate electrode, the gate line and the common electrode line by the third patterning process includes the following step.

단계 S31: 예를 들어, 코팅에 의해 제2 도전 박막층 상에 포토레지스트층을 형성한다.Step S31: For example, form a photoresist layer on the second conductive thin film layer by coating.

단계 S32: 예를 들어, 단일톤 마스크 플레이트를 이용하여 포토레지스트를 노광하여 포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역을 형성하기 위한 잠상 이미지를 획득한다. 포토레지스트의 잔류 영역은 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들이 위치되는 영역에 대응한다. 포토레지스트의 잔류 영역은 상기 패턴 이외의 영역에 대응한다.Step S32: For example, the photoresist is exposed using a monotone mask plate to obtain a latent image for forming residual regions of the photoresist and non-residual regions of the photoresist. The remaining region of the photoresist corresponds to the region where the patterns of the gate electrode, the gate line and the common electrode line are located. The remaining areas of the photoresist correspond to areas other than the above pattern.

단계 S33: 현상 프로세스를 수행하여 포토레지스트의 비잔류 영역 내의 포토레지스트가 완전히 제거되고, 포토레지스트의 잔류 영역 내의 포토레지스트의 두께는 변동 없이 유지된다.Step S33: A development process is performed to completely remove the photoresist in the non-residual regions of the photoresist, and the thickness of the photoresist in the remaining regions of the photoresist is maintained without variation.

단계 S34: 포토레지스트의 비잔류 영역 내의 제2 도전 박막층을 에칭해버려 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들을 형성한다.Step S34: The second conductive thin film layer in the non-residual region of the photoresist is etched to form patterns of the gate electrode, the gate line and the common electrode line.

단계 S35: 남아 있는 포토레지스트를 제거한다.Step S35: Remove remaining photoresist.

본 발명의 다른 실시예에서의 박막 트랜지스터 및 어레이 기판의 구조 및 그 제조 방법은 상기 설명된 실시예의 경우와 유사하다. 차이점은, 단계 300에서는 원래 게이트 전극, 게이트 라인 및 공통 전극 라인의 패턴들이 제3 패터닝 프로세스에 의해 형성되지만, 본 실시예에서는 게이트 전극, 게이트 라인 및 공통 전극(11)의 패턴들이 제3 패터닝 프로세스에 의해 형성되는 것이다. 이 방식으로, 상이한 마스크 플레이트를 이용하여, 일 패터닝 프로세스에서 게이트 전극, 게이트 라인 및 공통 전극(11)의 패턴들을 제공하는 것이 가능하고, 공통 전극(11)은 슬릿 형상으로 되어 있으며 복수의 슬릿들을 포함한다. 어레이 기판은, 그 위에 픽셀 전극 및 공통 전극(11)이 제공되는데, 이들은 그 사이에 게이트 절연층을 갖고 어레이 기판의 상이한 층들 상에 제공되고, 공통 전극은 슬릿들을 포함하며, 픽셀 전극은 전체 픽셀 영역들을 커버하는 플레이트 형상으로 되는 구조를 갖는다. 도 7에 도시된 바와 같이, 동일 평면 상의 슬릿형 공통 전극의 에지들에서 생성된 전계 및 공통 전극층과 픽셀 전극층 사이에서 생성된 전계로부터 다차원 전계가 형성되어, 모든 배향들에서의 액정 분자들(액정 셀 내에서 전극들의 바로 위와 슬릿 전극들 사이에 위치됨)은 회전되고 정렬될 수 있으며, 이는 평면 배향된 액정들의 작업 효율을 향상시키고 광투과율을 증가시킨다. 이 구조는 TFT-LCD들의 화질을 향상시킬 수 있고, 투과율이 높고, 시야각이 넓고, 개구율이 높고, 색수차(chromatic aberration)가 낮고, 푸시 무라(push Mura)가 없는 등의 장점들을 갖는다.The structure of the thin film transistor and the array substrate in another embodiment of the present invention and the manufacturing method thereof are similar to those of the above-described embodiment. The difference is that, in step 300, the patterns of the original gate electrode, the gate line and the common electrode line are formed by the third patterning process, but in this embodiment the patterns of the gate electrode, the gate line and the common electrode 11 are the third patterning process. It is formed by. In this way, using different mask plates, it is possible to provide patterns of the gate electrode, the gate line and the common electrode 11 in one patterning process, the common electrode 11 being in a slit shape and a plurality of slits Include. The array substrate is provided thereon with a pixel electrode and a common electrode 11, which are provided on different layers of the array substrate with a gate insulating layer therebetween, the common electrode comprising slits, and the pixel electrode being the entire pixel. It has a structure in the shape of a plate covering the areas. As shown in FIG. 7, a multi-dimensional electric field is formed from the electric field generated at the edges of the slit common electrode on the same plane and the electric field generated between the common electrode layer and the pixel electrode layer to form liquid crystal molecules (liquid crystal) in all orientations. Located directly above the electrodes and between the slit electrodes in the cell) can be rotated and aligned, which improves the work efficiency and increases the light transmittance of planar oriented liquid crystals. This structure can improve the image quality of TFT-LCDs, and has advantages such as high transmittance, wide viewing angle, high aperture ratio, low chromatic aberration, no push mura and the like.

또한, 본 발명의 실시예는 위에서 설명한 어레이 기판들 중 어느 하나를 포함하는 디스플레이 장치를 제공한다. 디스플레이 장치는 액정 디스플레이 장치, 유기 발광 다이오드(OLED) 장치 등을 포함할 수 있다.In addition, an embodiment of the present invention provides a display device including any one of the array substrates described above. The display device may include a liquid crystal display device, an organic light emitting diode (OLED) device, and the like.

디스플레이 장치가 액정 디스플레이 장치인 경우, 텔레비전, 컴퓨터 모니터, 디지털 포토 프레임, 전자 종이, 셀폰 등일 수 있다. 액정 디스플레이 장치는 서로 대향하여 제공되어 액정 재료가 채워지는 액정 셀을 형성하는 어레이 기판 및 대향 기판을 포함한다. 예를 들어, 대향 기판은 컬러 필터 기판이다. TFT 어레이 기판의 각각의 픽셀 유닛의 픽셀 전극을 이용하여 전계를 인가함으로써 액정 재료의 배향도(degree of the orientation)를 제어하여, 디스플레이 동작을 구현한다. 일부 실시예들에서, 액정 디스플레이는 또한 어레이 기판용 백라이트 소스를 제공하기 위한 백라이트를 포함한다.When the display device is a liquid crystal display device, the display device may be a television, a computer monitor, a digital photo frame, an electronic paper, a cell phone, or the like. The liquid crystal display device includes an array substrate and an opposing substrate which are provided opposite to each other to form a liquid crystal cell filled with a liquid crystal material. For example, the opposing substrate is a color filter substrate. The display operation is implemented by controlling the degree of the orientation of the liquid crystal material by applying an electric field using the pixel electrode of each pixel unit of the TFT array substrate. In some embodiments, the liquid crystal display also includes a backlight to provide a backlight source for the array substrate.

디스플레이 장치가 유기 전계발광 디스플레이 장치인 경우, 어레이 기판의 각각의 픽셀 유닛의 픽셀 전극은 유기 발광 재료가 발광하여 디스플레이하도록 구동하기 위한 양전극 또는 음전극으로서 기능한다. When the display device is an organic electroluminescent display device, the pixel electrode of each pixel unit of the array substrate functions as a positive electrode or a negative electrode for driving the organic light emitting material to emit and display.

요약하면, 본 발명의 실시예들은 세 번의 패터닝 프로세스들을 이용하여 산화물 박막 트랜지스터 및 그러한 산화물 박막 트랜지스터를 포함하는 어레이 기판을 제공할 수 있고, 상면 게이트형 구조를 이용하여 프로세스를 적절히 간소화시키고, 노광 프로세스들을 감소시켜 패시베이션층의 피착을 생략하고, 비용을 절감하고, TFT 제조를 위한 기간을 크게 단축시키고, 박막 트랜지스터의 특성을 크게 향상시키며, 작은 개구율의 문제를 해결할 수 있다.In summary, embodiments of the present invention can provide an oxide thin film transistor and an array substrate including such an oxide thin film transistor using three patterning processes, and use a top gated structure to appropriately simplify the process and to expose the process. By eliminating the deposition of the passivation layer, reducing the cost, greatly shortening the time period for TFT manufacturing, greatly improving the characteristics of the thin film transistor, and can solve the problem of small aperture ratio.

상기 설명된 실시예들은 단지 본 발명의 기술적 해법들을 설명하기 위하여 이용되는 것일 뿐, 한정하는 것이 아니라는 점을 유의해야 한다. 당업자는 본 발명의 사상으로부터 벗어나지 않고 본 발명의 기술적 해법들이 균등하게 수정 또는 대체될 수 있으며, 이들은 본 발명의 청구범위의 보호범위 내에 있다는 것을 이해해야 한다.It should be noted that the above-described embodiments are merely used for describing the technical solutions of the present invention, but not limiting. Those skilled in the art should understand that the technical solutions of the present invention may be modified or replaced equivalently without departing from the spirit of the present invention, and they are within the protection scope of the claims of the present invention.

Claims (14)

어레이 기판 제조 방법으로서,
소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극의 패턴들을 형성하는 단계 A,
활성층 및 게이트 절연층을 순서대로 형성하고, 상기 데이터 라인과 외부 회로를 접속시키기 위한 비아홀을 상기 게이트 절연층에 형성하는 단계 B,
공통 전극 라인 및 상기 픽셀 전극이 부분적으로 중첩되어 스토리지 커패시터를 형성하도록, 게이트 전극, 게이트 라인 및 상기 공통 전극 라인의 패턴들을 형성하거나, 공통 전극이 상기 픽셀 전극을 따라 구동 전계를 생성하도록, 게이트 전극, 게이트 라인 및 상기 공통 전극의 패턴들을 형성하는 단계 C
를 포함하는 어레이 기판 제조 방법.As an array substrate manufacturing method,
Forming patterns of the source electrode, the drain electrode, the data line and the pixel electrode;
Forming an active layer and a gate insulating layer in order, and forming a via hole in the gate insulating layer for connecting the data line and an external circuit;
A gate electrode, a gate line and patterns of the common electrode line are formed to partially overlap the common electrode line and the pixel electrode to form a storage capacitor, or the gate electrode to generate a driving electric field along the pixel electrode Forming patterns of the gate line and the common electrode;
Array substrate manufacturing method comprising a. 제1항에 있어서,
상기 단계 A는, 기판 상에 제1 투명 도전 박막층을 형성하고, 제1 패터닝 프로세스에 의해 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 픽셀 전극의 패턴들을 형성하는 단계를 포함하고,
상기 단계 B는, 상기 활성층 및 상기 게이트 절연층을 형성하고, 제2 패터닝 프로세스에 의해 상기 데이터 라인과 상기 외부 회로를 접속시키기 위한 상기 비아홀을 형성하는 단계를 포함하며,
상기 단계 C는, 제2 투명 도전 박막층을 형성하고, 제3 패터닝 프로세스에 의해 상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극 라인의 패턴들을 형성하거나, 제3 패터닝 프로세스에 의해 상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극의 패턴들을 형성하는 단계를 포함하는 어레이 기판 제조 방법.The method of claim 1,
The step A includes forming a first transparent conductive thin film layer on a substrate, and forming patterns of the source electrode, the drain electrode, the data line and the pixel electrode by a first patterning process,
The step B includes forming the active layer and the gate insulating layer, and forming the via hole for connecting the data line and the external circuit by a second patterning process,
In the step C, a second transparent conductive thin film layer is formed, and patterns of the gate electrode, the gate line and the common electrode line are formed by a third patterning process, or the gate electrode and the gate are formed by a third patterning process. Forming a line and patterns of the common electrode. 제2항에 있어서, 상기 패터닝 프로세스에 의해 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 픽셀 전극의 패턴들을 형성하는 단계는,
상기 제1 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계,
포토레지스트의 비잔류 영역(non-retained region), 포토레지스트의 부분 잔류 영역(partially-retained region) 및 포토레지스트의 잔류 영역(retained region)을 형성하기 위한 잠상 이미지(latent image)를 획득하기 위하여 더블톤 마스크 플레이트(double-tone mask)를 이용하여 상기 포토레지스트를 노광하는 단계,
현상하는 단계,
상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인의 패턴들을 형성하기 위하여 포토레지스트의 상기 비잔류 영역 내의 상기 제1 투명 도전 박막층을 에칭해버리는 단계,
애싱 프로세스(ashing process)에 의해 포토레지스트의 상기 부분 잔류 영역 내의 포토레지스트를 제거하고 포토레지스트의 상기 잔류 영역 내의 포토레지스트를 유지하는 단계,
상기 픽셀 전극의 패턴을 형성하기 위하여 포토레지스트의 상기 부분 잔류 영역 내의 상기 제1 투명 도전 박막층이 더 얇게 되도록 에칭하는 단계, 및
남아 있는 포토레지스트를 제거하는 단계를 포함하는 어레이 기판 제조 방법.The method of claim 2, wherein the forming of the patterns of the source electrode, the drain electrode, the data line and the pixel electrode by the patterning process comprises:
Forming a photoresist layer on the first transparent conductive thin film layer,
Double to obtain a latent image to form a non-retained region of the photoresist, a partially-retained region of the photoresist and a retained region of the photoresist Exposing the photoresist using a double-tone mask,
Developing step,
Etching the first transparent conductive thin film layer in the non-residual region of the photoresist to form patterns of the source electrode, the drain electrode and the data line,
Removing the photoresist in the partial residual region of the photoresist by an ashing process and maintaining the photoresist in the residual region of the photoresist,
Etching the first transparent conductive thin film layer in the partial residual region of the photoresist to become thinner to form a pattern of the pixel electrode, and
Removing the remaining photoresist. 제2항에 있어서, 상기 패터닝 프로세스에 의해 상기 데이터 라인과 상기 외부 회로를 접속시키기 위한 상기 비아홀을 형성하는 단계는,
상기 게이트 절연층 상에 포토레지스트층을 형성하는 단계,
포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역을 형성하기 위한 잠상 이미지를 획득하기 위하여 마스크 플레이트를 이용하여 상기 포토레지스트를 노광하는 단계,
현상하는 단계,
상기 비아홀의 패턴을 형성하기 위하여 포토레지스트의 상기 비잔류 영역 내의 상기 게이트 절연층 및 활성층을 에칭해버리는 단계, 및
남아 있는 포토레지스트를 제거하는 단계를 포함하는 어레이 기판 제조 방법.The method of claim 2, wherein forming the via hole for connecting the data line and the external circuit by the patterning process comprises:
Forming a photoresist layer on the gate insulating layer,
Exposing the photoresist using a mask plate to obtain a latent image for forming residual regions of the photoresist and non-residual regions of the photoresist,
Developing step,
Etching the gate insulating layer and the active layer in the non-residual region of the photoresist to form a pattern of the via holes, and
Removing the remaining photoresist. 제2항에 있어서, 상기 패터닝 프로세스에 의해 상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극 라인의 패턴들을 형성하는 단계는,
상기 제2 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계,
포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역을 형성하기 위한 잠상 이미지를 획득하기 위하여 마스크 플레이트를 이용하여 상기 포토레지스트를 노광하는 단계,
현상하는 단계,
상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극 라인의 패턴들을 형성하기 위하여 포토레지스트의 상기 비잔류 영역 내의 제2 투명 도전 박막층을 에칭해버리는 단계, 및
남아 있는 포토레지스트를 제거하는 단계를 포함하는 어레이 기판 제조 방법.The method of claim 2, wherein the forming of the patterns of the gate electrode, the gate line and the common electrode line by the patterning process comprises:
Forming a photoresist layer on the second transparent conductive thin film layer,
Exposing the photoresist using a mask plate to obtain a latent image for forming residual regions of the photoresist and non-residual regions of the photoresist,
Developing step,
Etching the second transparent conductive thin film layer in the non-residual region of the photoresist to form patterns of the gate electrode, the gate line and the common electrode line, and
Removing the remaining photoresist. 제2항에 있어서, 상기 제3 패터닝 프로세스에 의해 상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극의 패턴들을 형성하는 단계는,
제2 투명 도전 박막층 상에 포토레지스트층을 형성하는 단계,
포토레지스트의 잔류 영역 및 포토레지스트의 비잔류 영역을 형성하기 위한 잠상 이미지를 획득하기 위하여 마스크 플레이트를 이용하여 상기 포토레지스트를 노광하는 단계,
현상하는 단계,
상기 게이트 전극, 상기 게이트 라인 및 상기 공통 전극의 패턴들을 형성하기 위하여 포토레지스트의 상기 비잔류 영역 내의 상기 제2 투명 도전 박막층을 에칭하는 단계, 및
남아 있는 포토레지스트를 제거하는 단계를 포함하는 어레이 기판 제조 방법.The method of claim 2, wherein the forming of the patterns of the gate electrode, the gate line and the common electrode by the third patterning process comprises:
Forming a photoresist layer on the second transparent conductive thin film layer,
Exposing the photoresist using a mask plate to obtain a latent image for forming residual regions of the photoresist and non-residual regions of the photoresist,
Developing step,
Etching the second transparent conductive thin film layer in the non-residual region of the photoresist to form patterns of the gate electrode, the gate line and the common electrode, and
Removing the remaining photoresist. 제1항 내지 제4항 및 제6항 중 어느 한 항에 있어서, 상기 공통 전극은 슬릿(slit)들을 포함하는 어레이 기판 제조 방법.7. A method according to any one of claims 1 to 4 and 6, wherein said common electrode comprises slits. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 활성층은 산화물 반도체 재료를 포함하는 어레이 기판 제조 방법.The method of claim 1, wherein the active layer comprises an oxide semiconductor material. 어레이 기판으로서,
베이스 기판 상에 형성된 소스 전극, 드레인 전극, 데이터 라인 및 픽셀 전극 - 상기 소스 전극과 상기 드레인 전극 사이에는 채널 영역이 정의되고, 상기 드레인 전극과 상기 픽셀 전극은 서로 전기적으로 접속되며, 상기 데이터 라인은 비아홀을 통하여 외부 회로에 접속됨 - ,
상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 픽셀 전극 상에 형성된 활성층,
상기 활성층 상에 형성된 게이트 절연층,
공통 전극 라인과 상기 픽셀 전극이 부분적으로 중첩되어 스토리지 커패시터를 형성하도록 이루어진 상기 게이트 절연층 상에 형성된 게이트 전극, 게이트 라인 및 상기 공통 전극 라인, 또는 상기 공통 전극이 상기 픽셀 전극을 따라 구동 전계를 생성하도록 이루어진 상기 게이트 절연층 상에 형성된 게이트 전극, 게이트 라인 및 상기 공통 전극
을 포함하는 어레이 기판.As an array substrate,
A source electrode, a drain electrode, a data line, and a pixel electrode formed on the base substrate, wherein a channel region is defined between the source electrode and the drain electrode, and the drain electrode and the pixel electrode are electrically connected to each other. -Connected to external circuit through via hole
An active layer formed on the source electrode, the drain electrode, the data line and the pixel electrode;
A gate insulating layer formed on the active layer,
A gate electrode, a gate line and the common electrode line formed on the gate insulating layer configured to partially overlap the common electrode line and the pixel electrode to form a storage capacitor, or the common electrode generates a driving electric field along the pixel electrode. A gate electrode, a gate line, and the common electrode formed on the gate insulating layer configured to
≪ / RTI > 제9항에 있어서, 상기 활성층은 산화물 재료를 포함하는 어레이 기판.10. The array substrate of claim 9, wherein the active layer comprises an oxide material. 제9항 또는 제10항에 있어서, 상기 공통 전극은 슬릿들을 포함하는 어레이 기판.The array substrate of claim 9 or 10, wherein the common electrode comprises slits. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 픽셀 전극은 동일한 투명 도전 박막으로부터 형성되는 어레이 기판.The array substrate according to any one of claims 9 to 11, wherein the source electrode, the drain electrode, the data line, and the pixel electrode are formed from the same transparent conductive thin film. 제9항 내지 제12항 중 어느 한 항에 따른 어레이 기판을 포함하는 디스플레이 장치.Display device comprising an array substrate according to any one of claims 9 to 12. 제13항에 있어서, 상기 디스플레이 장치는 액정 디스플레이 장치 또는 유기 발광 다이오드(OLED) 장치인 디스플레이 장치.The display device of claim 13, wherein the display device is a liquid crystal display device or an organic light emitting diode (OLED) device.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629585B (en) 2011-11-17 2014-07-23 京东方科技集团股份有限公司 Display device, thin film transistor, array substrate and manufacturing method thereof
TWI477867B (en) * 2012-07-16 2015-03-21 E Ink Holdings Inc Pixel structure and fabricating method thereof
CN103018974B (en) * 2012-11-30 2016-05-25 京东方科技集团股份有限公司 Liquid crystal indicator, polysilicon array base palte and preparation method
CN103022147A (en) * 2012-12-07 2013-04-03 京东方科技集团股份有限公司 Array substrate, preparation method of array substrate, thin film transistor and display device
CN103018977B (en) * 2012-12-14 2016-08-17 京东方科技集团股份有限公司 A kind of array base palte and manufacture method thereof
JP6180200B2 (en) * 2013-06-24 2017-08-16 三菱電機株式会社 Active matrix substrate and manufacturing method thereof
US20150187825A1 (en) * 2013-12-31 2015-07-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of Manufacturing Array Substrate of LCD
CN103928406B (en) * 2014-04-01 2016-08-17 京东方科技集团股份有限公司 The preparation method of array base palte, array base palte, display device
KR102322762B1 (en) * 2014-09-15 2021-11-08 삼성디스플레이 주식회사 Display apparatus
KR102304725B1 (en) 2014-10-16 2021-09-27 삼성디스플레이 주식회사 Thin film transistor array substrate, method of manufacturing thereof and organic light-emitting display including the same
CN104916649A (en) * 2015-06-16 2015-09-16 深圳市华星光电技术有限公司 Array substrate and manufacturing method thereof
CN105140178B (en) * 2015-07-24 2018-03-27 深圳市华星光电技术有限公司 Organic thin film transistor array substrate and preparation method thereof
CN105514034B (en) 2016-01-13 2018-11-23 深圳市华星光电技术有限公司 The production method of TFT substrate
GB2566673B (en) 2017-07-21 2022-10-26 Flexenable Ltd Thin-Film Transistor (TFT) Architecture for Liquid Crystal Displays
KR102495930B1 (en) 2017-09-12 2023-02-03 삼성디스플레이 주식회사 Display device and method of manufacturing the same
KR102513333B1 (en) 2018-01-31 2023-03-23 삼성디스플레이 주식회사 Display device
CN108447888B (en) * 2018-03-15 2020-12-25 京东方科技集团股份有限公司 Array substrate, preparation method thereof and display device
CN109449186B (en) * 2018-11-02 2021-09-21 京东方科技集团股份有限公司 OLED display substrate mother board, manufacturing method thereof and OLED display device
CN109828395A (en) * 2019-04-24 2019-05-31 南京中电熊猫平板显示科技有限公司 A kind of array substrate and its manufacturing method
CN112542470A (en) * 2020-12-04 2021-03-23 Tcl华星光电技术有限公司 Array substrate and preparation method thereof

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062816A (en) * 1996-08-26 1998-03-06 Toppan Printing Co Ltd Electrode plate for liquid crystal display device
JPH10253983A (en) * 1997-03-14 1998-09-25 Toshiba Corp Reflection type liquid crystal display device, and reflection electrode
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
KR100683143B1 (en) 2000-11-25 2007-02-15 비오이 하이디스 테크놀로지 주식회사 Method for producing polycrystalline silicon tft of fringe field switching mode
KR100930916B1 (en) * 2003-03-20 2009-12-10 엘지디스플레이 주식회사 Lateral electric field type liquid crystal display device and manufacturing method thereof
US7166499B2 (en) * 2003-12-17 2007-01-23 Au Optronics Corporation Method of fabricating a thin film transistor for an array panel
JP2007019014A (en) * 2005-07-06 2007-01-25 Samsung Sdi Co Ltd Flat panel display device and its manufacturing method
KR20070068772A (en) * 2005-12-27 2007-07-02 엘지.필립스 엘시디 주식회사 Liquid crystal display device and fabricating method thereof
JP4733005B2 (en) * 2006-04-20 2011-07-27 エルジー ディスプレイ カンパニー リミテッド Array substrate for liquid crystal display device using organic semiconductor material and method for manufacturing the same
KR100846974B1 (en) * 2006-06-23 2008-07-17 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Tft lcd array substrate and manufacturing method thereof
KR101183361B1 (en) * 2006-06-29 2012-09-14 엘지디스플레이 주식회사 Array substrate for LCD and the fabrication method thereof
KR20080013297A (en) * 2006-08-08 2008-02-13 삼성전자주식회사 Method for manufacturing thin film transistor array panel
JP5111867B2 (en) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト Display device
JP4638462B2 (en) * 2007-03-26 2011-02-23 株式会社 日立ディスプレイズ Liquid crystal display device
JPWO2008136505A1 (en) * 2007-05-08 2010-07-29 出光興産株式会社 Semiconductor device, thin film transistor, and manufacturing method thereof
KR100858822B1 (en) * 2007-05-11 2008-09-17 삼성에스디아이 주식회사 Thin film transitor, organic light emitting display device comprising the same and manufacturing of the organic light emitting display device
KR101058461B1 (en) * 2007-10-17 2011-08-24 엘지디스플레이 주식회사 Array board for transverse electric field type liquid crystal display device and manufacturing method thereof
TWI325083B (en) * 2007-11-30 2010-05-21 Au Optronics Corp Transflective licuid crystal panel and pixel structure thereof
CN101561604B (en) * 2008-04-17 2011-07-06 北京京东方光电科技有限公司 TFT-LCD array substrate structure and manufacturing method thereof
CN101748362A (en) * 2008-12-09 2010-06-23 上海广电电子股份有限公司 Preparation methods of ZnO base powder target and thin film transistor active layer
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN101894807B (en) * 2009-05-22 2012-11-21 北京京东方光电科技有限公司 TFT-LCD (Thin Film Transistor-Liquid Crystal Display) array base plate and manufacturing method thereof
JP5642447B2 (en) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 Semiconductor device
KR101182471B1 (en) * 2009-11-12 2012-09-12 하이디스 테크놀로지 주식회사 Fringe field switching mode liquid crystal display device and manufacturing method thereof
US8871590B2 (en) * 2009-12-31 2014-10-28 Lg Display Co., Ltd. Thin film transistor array substrate, liquid crystal display device including the same and fabricating methods thereof
CN102148196B (en) * 2010-04-26 2013-07-10 北京京东方光电科技有限公司 TFT-LCD (thin film transistor-liquid crystal display) array substrate and manufacturing method therefor
CN102237305B (en) * 2010-05-06 2013-10-16 北京京东方光电科技有限公司 Array substrate and manufacturing method thereof, and liquid crystal display
CN201867561U (en) * 2010-11-09 2011-06-15 北京京东方光电科技有限公司 Array substrate and liquid crystal display
CN102629585B (en) 2011-11-17 2014-07-23 京东方科技集团股份有限公司 Display device, thin film transistor, array substrate and manufacturing method thereof

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