KR20080048606A - Thin film transistor substrate and manufacturing method thereof - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 58
- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000007769 metal material Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 52
- 238000002161 passivation Methods 0.000 claims description 25
- 239000010410 layer Substances 0.000 description 110
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 239000010408 film Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 239000011733 molybdenum Substances 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 5
- 229910001887 tin oxide Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
Description
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.1 is a plan view illustrating a thin film transistor substrate according to an exemplary embodiment of the present invention.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면을 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a cross section taken along line II ′ of the thin film transistor substrate illustrated in FIG. 1.
도 3a 내지 도 3f는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.3A to 3F are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
도 4a 내지 도 4e는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 기판 20 : 게이트 전극10
21 : 게이트 라인 22 : 스토리지 전극21: gate line 22: storage electrode
24 : 제1 콘택홀 25 : 제2 콘택홀24: first contact hole 25: second contact hole
30 : 게이트 절연막 40 : 반도체층30 gate
50 : 오믹 콘택층 60 : 소스 전극50: ohmic contact layer 60: source electrode
61 : 데이터 라인 70 : 드레인 전극61
80 : 무기 보호막 85 : 유기 보호막80: inorganic protective film 85: organic protective film
81 : 화소 콘택홀 90 : 화소 전극81: pixel contact hole 90: pixel electrode
95 : 브리지 전극 100 : 박막 트랜지스터95
본 발명은 박막 트랜지스터 기판에 관한 것으로, 특히 스토리지 전극을 연결하는 브리지 전극을 데이터층으로 형성하여 개구율 손실을 줄일 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 액정 표시 장치는 소형, 경량화 및 저소비 전력 등의 장점으로 인하여 최근 휴대폰, 컴퓨터의 모니터 및 TV 등의 표시 장치롤 많이 사용되고 있다.In general, liquid crystal displays have been widely used in display devices such as mobile phones, computers, monitors, and TVs due to advantages such as small size, light weight, and low power consumption.
액정 표시 장치는 전계를 통해 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널을 구동하기 위한 구동회로를 구비한다. 여기서 액정 패널은 박막 트랜지스터가 형성된 박막 트랜지스터 기판과, 컬러 필터가 형성된 컬러 필터 기판 및 두 기판 사이에 형성된 액정을 구비한다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal through an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel. The liquid crystal panel includes a thin film transistor substrate on which a thin film transistor is formed, a color filter substrate on which a color filter is formed, and a liquid crystal formed between two substrates.
액정 패널은 게이트 라인과 데이터 라인이 교차하여 정의된 영역에 액정셀이 위치한다. 액정셀들 각각에는 화소 데이터 전압이 인가되는 화소 전극과 공통 전압이 인가되는 공통 전극이 형성된다. 그리고, 액정셀들에는 게이트 라인, 데이터 라인 및 화소 전극과 접속된 박막 트랜지스터가 형성되어 게이트 라인에 스캔 신호가 공급될 때마다 데이터 라인으로 공급된 화소 전압을 화소 전극에 공급하여 화상을 표시하게 된다. 이때, 박막 트랜지스터 기판에는 화소 전극에 공급된 전압을 한 프레임 동안 유지시키기 위한 스토리지 전극이 형성된다.In the liquid crystal panel, the liquid crystal cell is positioned in an area defined by the intersection of the gate line and the data line. Each of the liquid crystal cells is formed with a pixel electrode to which a pixel data voltage is applied and a common electrode to which a common voltage is applied. In the liquid crystal cells, thin film transistors connected to the gate line, the data line, and the pixel electrode are formed to supply the pixel voltage supplied to the data line to the pixel electrode every time the scan signal is supplied to the gate line to display an image. . In this case, a storage electrode is formed on the thin film transistor substrate to maintain the voltage supplied to the pixel electrode for one frame.
스토리지 전극은 게이트 라인, 데이터 라인 중 적어도 어느 하나와 나란하게 형성되며, 화소 전극과 오버랩되어 스토리지 캐패시터를 형성한다. 이로 인하여 센터(Center)부와 에지(Edge)부 사이의 전류 공급의 차이가 발생하게 된다. 따라서, 각종 얼룩 등의 불량이 발생한다.The storage electrode is formed in parallel with at least one of the gate line and the data line, and overlaps with the pixel electrode to form a storage capacitor. As a result, a difference in current supply between the center part and the edge part occurs. Therefore, defects such as various stains occur.
현재는 ITO(Induim Tin Oxide) 및 IZO(Indium Zinc Oxide) 브리지를 적용하여 센터부와 에지부 사이의 전류 공급의 차이를 최소화하고 있다. 그러나, ITO 및 IZO 브리지를 적용할 경우 개구율 손실이 발생된다.Currently, Induim Tin Oxide (ITO) and Indium Zinc Oxide (IZO) bridges are applied to minimize the difference in current supply between the center and the edge. However, the aperture ratio loss occurs when ITO and IZO bridges are applied.
따라서, 본 발명의 기술적 과제는 브리지 전극을 데이터 금속층과 동일한 금속 물질로 형성하여, 개구율 손실없이 안정적인 스토리지 캐패시터를 형성하기 위한 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a thin film transistor substrate and a method of manufacturing the same, in which the bridge electrode is formed of the same metal material as that of the data metal layer, thereby forming a stable storage capacitor without loss of aperture ratio.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판은 기판 위에 매트릭스 형태로 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인과 접속되며 상기 화소 영역마다 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 접속된 화소 전극; 상기 화소 전극과 중첩되어 형성된 스토리지 전극; 및 상기 박막 트랜지스터의 금속 패턴과 동일한 금속 물질로 형성되며 상기 스토리지 전극과 인접한 스토리지 전극을 연결하는 브리지 전극을 포함한다.In order to achieve the above technical problem, the thin film transistor substrate of the present invention is formed on the substrate in a matrix form a gate line and a data line to define a pixel region; A thin film transistor connected to the gate line and the data line and formed in each pixel area; A pixel electrode connected to the thin film transistor; A storage electrode formed to overlap the pixel electrode; And a bridge electrode formed of the same metal material as the metal pattern of the thin film transistor and connecting the storage electrode to an adjacent storage electrode.
상기 브리지 전극은 상기 박막 트랜지스터의 데이터층과 동일한 금속 물질로 형성된 것을 특징으로 한다.The bridge electrode may be formed of the same metal material as the data layer of the thin film transistor.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인 및 스토리지 전극을 포함하는 제1 도전 패턴군을 형성하는 단계; 상기 제1 도전 패턴군 상에 게이트 절연막과, 반도체층 및 소스 및 오믹 콘택층을 형성하는 단계; 상기 게이트 절연막의 상기 스토리지 전극 상에 제1 및 제2 콘택홀을 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 전극 상부에 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군과, 상기 제1 및 제2 콘택홀을 통해 상기 스토리지 전극과 인접한 스토리지 전극을 연결하는 브리지 전극을 형성하는 단계; 상기 제2 도전 패턴군과, 상기 제1 및 제2 콘택홀 상에 화소 콘택홀을 갖는 유기 보호막 및 무기 보호막을 형성하는 단계; 및 상기 보호막의 상기 화소 콘택홀 상에 화소 전극을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a thin film transistor substrate of the present invention comprises the steps of forming a first conductive pattern group including a gate electrode, a gate line and a storage electrode on the substrate; Forming a gate insulating layer, a semiconductor layer, a source, and an ohmic contact layer on the first conductive pattern group; Forming first and second contact holes on the storage electrode of the gate insulating layer; Forming a second conductive pattern group including a source electrode and a drain electrode on the gate insulating layer, and a bridge electrode connecting the storage electrode and the storage electrode adjacent to the storage electrode through the first and second contact holes on the gate insulating layer; step; Forming an organic passivation layer and an inorganic passivation layer having pixel contact holes on the second conductive pattern group and the first and second contact holes; And forming a pixel electrode on the pixel contact hole of the passivation layer.
상기 브리지 전극을 형성하는 단계는 상기 소스 전극 및 드레인 전극이 형성되는 단계에서, 동일 금속 물질로 형성되는 것을 특징으로 한다.The forming of the bridge electrode is characterized in that the source electrode and the drain electrode are formed, the same metal material.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인 및 스토리지 전극을 포함하는 제1 도전 패턴군을 형성하는 단계; 상기 제1 도전 패턴군 상에 게이트 절연막과, 반도체층 및 오믹 콘택층을 형성하며 상기 게이트 절연막의 상기 스토리지 전극 상부에 제1 및 제2 콘택홀을 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 전극 상부에 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군과, 상기 제1 및 제2 콘택홀을 통해 상기 스토리지 전극과 인접한 스토리지 전극을 연결하는 브리지 전극을 형성하는 단계; 상기 제2 도전 패턴군과, 상기 제1 및 제2 콘택홀 상에 화소 콘택홀을 갖는 무기 보호막을 형성하는 단계; 및 상기 보호막의 상기 화소 콘택홀 상에 화소 전극을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a thin film transistor substrate of the present invention comprises the steps of forming a first conductive pattern group including a gate electrode, a gate line and a storage electrode on the substrate; Forming a gate insulating layer, a semiconductor layer, and an ohmic contact layer on the first conductive pattern group, and forming first and second contact holes on the storage electrode of the gate insulating layer; Forming a second conductive pattern group including a source electrode and a drain electrode on the gate insulating layer, and a bridge electrode connecting the storage electrode and the storage electrode adjacent to the storage electrode through the first and second contact holes on the gate insulating layer; step; Forming an inorganic passivation layer having a pixel contact hole on the second conductive pattern group and the first and second contact holes; And forming a pixel electrode on the pixel contact hole of the passivation layer.
상기 브리지 전극을 형성하는 단계는 상기 소스 전극 및 드레인 전극이 형성되는 단계에서, 동일 금속 물질로 형성되는 것을 특징으로 한다.The forming of the bridge electrode is characterized in that the source electrode and the drain electrode are formed, the same metal material.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will be apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 첨부한 도면들을 참조하여 본 발명의 일실시 예에 대하여 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이 고, 도 2는 도 1에 도시된 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면을 도시한 단면도이다.1 is a plan view illustrating a thin film transistor substrate according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating a cross section taken along line II ′ of the thin film transistor substrate illustrated in FIG. 1.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 게이트 라인(21) 및 데이터 라인(61)과, 박막 트랜지스터 기판(10)과, 화소 전극(90)과, 스토리지 전극(22) 및 브리지 전극(95)을 포함한다.1 and 2, a thin film transistor substrate according to an exemplary embodiment of the present invention may include a
구체적으로, 기판(10)은 투명한 유리 또는 플라스틱 등의 절연 기판을 사용한다. 그리고 기판(10) 위에 게이트 라인(21) 및 데이터 라인(61)이 형성된다.Specifically, the
게이트 라인(21)은 스캔 신호를 공급하고, 데이터 라인(61)은 화상 데이터 신호를 공급한다. 이러한 게이트 라인(21) 및 데이터 라인(61)은 게이트 절연막(30)을 사이에 두고 교차하여 화소 영역을 정의한다.The
그리고 화소 영역에는 게이트 라인(21) 및 데이터 라인(61)과 접속된 박막 트랜지스터(100)가 형성된다. 또한, 화소 영역 각각에는 화소 전극(90)이 형성된다.In the pixel region, the
박막 트랜지스터(100)는 게이트 라인(21)과 접속된 게이트 전극(20), 데이터 라인(61)과 접속된 소스 전극(60), 화소 전극(90)과 접속된 드레인 전극(70), 게이트 전극(20)과 게이트 절연막(30)을 사이에 두고 중첩되어 소스 전극(60)과 드레인 전극(70) 사이에 채널을 형성하는 반도체층(40)을 구비한다. 또한, 박막 트랜지스터(100)는 소스 전극(60) 및 드레인 전극(70)과 반도체층(40) 사이의 오믹 접촉을 위한 오믹 콘택층(50)을 더 구비한다. 이러한 박막 트랜지스터(100)는 게이트 라인(21)의 스캔 신호에 응답하여 데이터 라인(61)의 화상 데이터 신호를 화소 전 극(90)에 공급한다.The
스토리지 전극(22)은 데이터 라인(21)과 인접하여 데이터 라인(21)과 나란하게 형성된다. 이러한 스토리지 전극(22)은 화소 영역의 화소 전극(90)과 중첩되어 스토리지 캐패시터를 형성한다. 또한, 스토리지 전극(22)은 게이트 라인(21)과의 중첩을 회피하기 위하여 각각의 화소 영역에 플로팅되어 형성되며 스토리지 전극(21) 각각은 브리지 전극(95)을 통해 접속된다. 이때, 브리지 전극(95)은 박막 트랜지스터(100)의 데이터층과 동일한 금속 물질로 형성된다.The
화소 전극(90)은 박막 트랜지스터(100)를 덮는 보호막(80,85) 위에 형성되고, 보호막(80,85)을 관통하는 화소 콘택홀(81)을 경유하여 드레인 전극(70)과 접속된다. 화소 전극(90)은 박막 트랜지스터(100)로부터의 화상 데이터 신호가 공급되면 컬러 필터 기판의 공통 전극과의 전압차로 액정을 구동하여 광 투과율이 조절되게 한다. 이러한 화소 전극(90)은 ITO(Induim Tin Oxide) 또는 IZO(Induim Zinc Oxide)등의 투명 도전성 금속 물질로 형성되는 것이 바람직하다.The
도 3a 내지 도 3f는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다. 여기서, 도 3a 내지 도 3f는 6마스크 공정을 통한 박막 트랜지스터 기판의 제조 방법을 각 마스크 공정별로 도시한 단면도들이다.3A to 3F are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention. 3A to 3F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate using a six mask process for each mask process.
도 3a는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 도시한 단면도들이다.3A is a cross-sectional view illustrating a first mask process in a method of manufacturing a thin film transistor substrate according to a first exemplary embodiment of the present invention.
도 3a를 참조하면, 제1 마스크 공정을 통해 기판(10) 위에 게이트 라인(21) 과, 게이트 전극(20) 및 스토리지 전극(22)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 3A, a first conductive pattern group including a
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리(Cu) 또는 이들의 합금이 단일층 또는 다중층 구조로 형성된다. 예를 들면, AlNd와 몰리브덴(Mo)이 적층된 구조로 형성된다.Specifically, the first conductive layer is formed on the
제1 마스크를 이용한 포토리소스래피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21), 게이트 전극(20), 스토리지 전극(22)을 포함하는 제1 도전 패턴군이 형성된다. 여기서 스토리지 전극(22)은 화소 영역에 데이터 라인(61)이 형성될 영역과 인접하여 데이터 라인(61)과 나란하게 형성된다. The first conductive pattern group including the
도 3b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 도시한 단면도들이다.3B is a cross-sectional view illustrating a second mask process in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
도 3b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)이 차례로 적층된다.Referring to FIG. 3B, the
구체적으로, 게이트 라인(21)과, 게이트 전극(20)과, 스토리지 전극(22)이 형성된 기판(10) 상에 게이트 절연막(30), 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Cemical Vapor Deposition; PECVD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 패터닝됨으로써 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 게 이트 절연막(30)으로는 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 무기 절연 물질이나 유기 절연 물질이 이용된다.Specifically, a plasma chemical vapor deposition method is performed on the
도 3c는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 도시한 단면도이다.3C is a cross-sectional view illustrating a third mask process in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
도 3c를 참조하면, 제3 마스크 공정을 통해 게이트 절연막(30)에 스토리지 전극(22) 상부 특정 영역에 제1 및 제2 콘택홀(24,25)이 형성된다.Referring to FIG. 3C, first and second contact holes 24 and 25 are formed in a specific region on the
구체적으로, 게이트 절연막(30) 상의 게이트 전극(20) 상부에는 반도체층(40)및 오믹 콘택층(50)이 형성되어 있다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 스토리지 전극(22) 상부 특정 영역에 위치하는 제1 및 제2 콘택홀(24,25)을 가지는 게이트 절연막(30)이 형성된다.Specifically, the
도 3d는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 도시한 단면도이다.3D is a cross-sectional view illustrating a fourth mask process in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
도 3d를 참조하면, 제4 마스크 공정을 통해 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 데이터 라인(61), 소스 전극(60) 및 드레인 전극(70)을 포함한 제2 도전 패턴군과, 브리지 전극(95)이 형성된다.Referring to FIG. 3D, the
구체적으로, 데이터 라인(61)은 스토리지 전극(22)과 나란하게 게이트 절연막(30) 상에 형성된다. 드레인 전극(70)은 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 소스 전극(60)은 데이터 라인(61)에서 돌출되어 드레인 전극(70)과 대항되게 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 이러한 제2 도전 패턴군은 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제4 마스크 공정을 이용한 포토리소그래피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄(Al), 크롬(Cr), 구리(Cu) 및 몰리브덴(Mo) 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 예를 들어, 몰리브덴(Mo)를 사용하여 형성된다. 이때, 브리지 전극(95)은 제1 및 제2 콘택홀(24,25)을 통해 인접한 화소 영역의 스토리지 전극(22) 각각을 전기적으로 연결한다.In detail, the
도 3e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제5 마스크 공정을 도시한 단면도이다.3E is a cross-sectional view illustrating a fifth mask process in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
도 3e를 참조하면, 제5 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막(30) 위에 화소 콘택홀(81)을 갖는 보호막(80,85)이 형성된다.Referring to FIG. 3E, passivation layers 80 and 85 having pixel contact holes 81 are formed on the
구체적으로, 보호막(80,85)은 제2 도전 패턴군이 형성된 기판 상에 PECVD, 스핀 코팅 등의 증착 방법을 통해 형성되고, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(80,85)을 관통하여 드레인 전극(70)을 노출시키는 화소 콘택홀(81)이 형성된다. 보호막(80,85)은 무기 보호막(80,) 및 유기 보호막(85)이 형성된다.Specifically, the passivation layers 80 and 85 are formed on the substrate on which the second conductive pattern group is formed through a deposition method such as PECVD or spin coating. The passivation layers 80 and 85 are formed by a photolithography process and an etching process using a fifth mask. ), A
도 3f는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제6 마스크 공정을 도시한 단면도이다.3F is a cross-sectional view illustrating a sixth mask process in the method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
도 3f를 참조하면, 제6 마스크 공정을 통해 보호막(80,85) 위에 화소 전극(90)이 형성된다.Referring to FIG. 3F, the
구체적으로, 화소 전극(90)는 보호막(80,85) 위에 스퍼터링 등의 방법을 통해 투명 도전층을 형성한 다음, 제6 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(Induim Tin Oxide), IZO(Induim Zinc Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소 전극(90)은 화소 콘택홀(81)을 통해 드레인 전극(70)과 접속된다.Specifically, the
도 4a 내지 도 4e는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 마스크 공정별로 도시한 단면도들이다. 여기서, 도 4a 내지 도 4e는 5마크스 공정을 도시한 단면도이다.4A to 4E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second exemplary embodiment of the present invention, for each mask process. 4A to 4E are cross-sectional views showing a five-mark process.
도 4a는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 도시한 단면도들이다.4A is a cross-sectional view illustrating a first mask process in a method of manufacturing a thin film transistor substrate according to a second exemplary embodiment of the present invention.
도 4a를 참조하면, 제1 마스크 공정을 통해 기판(10) 위에 게이트 라인(21)과, 게이트 전극(20)과, 스토리지 전극(22)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 4A, a first conductive pattern group including a
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리(Cu) 또는 이들의 합금이 단일층 또는 다중층 구조로 형성된다. 예를 들면, AlNd와 몰리브덴(MO)이 적층된 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21), 게이트 전극(20), 스토리지 전극(22)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 스토리지 전극(22)은 화소 영역에 데이터 라인(61)이 형성될 영역과 인접하여 데이터 라인(61)과 나란하게 형성된다. Specifically, the first conductive layer is formed on the
도 4b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 도시한 단면도이다.4B is a cross-sectional view illustrating a second mask process in the method of manufacturing the thin film transistor substrate according to the second embodiment of the present invention.
도 4b를 참조하면, 제2 마스크 공정을 통해 제1 도전층이 형성된 기판(10) 위에 게이트 절연막(30), 반도체층(40), 오믹 콘택층(50)이 차례로 적층되며, 게이트 절연막(30) 상의 스토리지 전극(22) 상부에 제1 및 제2 콘택홀(24,25)이 형성된다.Referring to FIG. 4B, the
구체적으로, 게이트 라인(21)과, 게이트 전극(20)과, 스토리지 전극(22)이 형성된 기판(10) 상에 게이트 절연막(30), 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Cemical Vapor Deposition; PECVD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 패터닝됨으로써 스토리지 전극(22) 상부 특정 영역에 위치하는 제1 및 제2 콘택홀(24,25)을 가지는 게이트 절연막(30)과, 게이트 절연막(30) 상의 게이트 전극(20) 상부에 위치하는 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 게이트 절연막(30)으로는 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 무기 절연 물질이나 유기 절연 물질이 이용된다.Specifically, a plasma chemical vapor deposition method is performed on the
도 4c는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 도시한 단면도이다.4C is a cross-sectional view illustrating a third mask process in the method of manufacturing the thin film transistor substrate according to the second embodiment of the present invention.
도 4c를 참조하면, 제4 마스크 공정을 통해 반도체층(40) 및 오믹 콘택 층(50)이 형성된 게이트 절연막(30) 위에 데이터 라인(61), 소스 전극(60) 및 드레인 전극(70)을 포함한 제2 도전 패턴군과 브리지 전극(95)이 형성된다.Referring to FIG. 4C, the
구체적으로, 데이터 라인(61)은 스토리지 전극(22)과 나란하게 게이트 절연막(30) 상에 형성된다. 드레인 전극(70)은 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 소스 전극(60)은 데이터 라인(61)에서 돌출되어 드레인 전극(70)과 대향되게 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 이러한 제2 도전 패턴군은 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제4 마스크 공정을 이용한 포토리소그래피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄(Al), 크롬(Cr), 구리(Cu) 및 몰리브덴(Mo) 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 예를 들어, 몰리브덴(Mo)을 사용하여 형성된다. 이때, 브리지 전극(95)은 제1 및 제2 콘택홀(24,25)을 통해 인접한 화소 영역의 스토리지 전극(22) 각각을 전기적으로 연결한다.In detail, the
도 4d는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 도시한 단면도이다.4D is a cross-sectional view illustrating a fourth mask process in the method of manufacturing the thin film transistor substrate according to the second embodiment of the present invention.
도 4d를 참조하면, 제4 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막(30) 위에 화소 콘택홀(81)을 갖는 보호막(80)이 형성된다.Referring to FIG. 4D, the
구체적으로, 보호막(80)은 제2 도전 패턴군이 형성된 기판 상에 PECVD, 스핀 코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소스래피 공정 및 식각 공정으로 보호막(80)을 관통하여 드레인 전극(70)을 노출시키는 화소 콘택홀(81)이 형성된다. 보호막(80)으로는 게이트 절연막(30)과 같은 무기 절연 물질이 이용된다.Specifically, the
도 4e는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제5 마스크 공정을 도시한 단면도이다.4E is a cross-sectional view illustrating a fifth mask process in the method of manufacturing the thin film transistor substrate according to the second embodiment of the present invention.
도 4e를 참조하면, 제5 마스크 공정을 통해 보호막(80) 위에 화소 전극(90)이 형성된다. Referring to FIG. 4E, the
구체적으로, 화소 전극(90)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층을 형성한 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(INduim Tin Oxide), IZO(Induim Zinc Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소 전극(90)은 화소 콘택홀(81)을 통해 드레인 전극(70)과 접속된다.Specifically, the
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법은 화소 영역 각각의 스토리지 전극을 전기적으로 연결하는 브리지 전극을 데이터 금속층 형성 과정에서 데이터 금속층과 동일한 금속 물질로 형성함으로써 개구율 손실을 줄일 수 있다.As described above, the thin film transistor substrate and the manufacturing method thereof according to the present invention can reduce the aperture ratio loss by forming a bridge electrode electrically connecting the storage electrodes of each pixel region to the same metal material as the data metal layer in the process of forming the data metal layer. have.
또한, 안정적인 스토리지 캐패시터를 형성할 수 있다.In addition, it is possible to form a stable storage capacitor.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예 를 참조하여 설명하였지만, 해당 기술 분야의 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.Although the detailed description of the present invention described above has been described with reference to a preferred embodiment of the present invention, those skilled in the art or those skilled in the art will have the idea of the present invention described in the claims to be described later. It is apparent that the present invention can be modified and modified in various ways without departing from the technical scope.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060118772A KR20080048606A (en) | 2006-11-29 | 2006-11-29 | Thin film transistor substrate and manufacturing method thereof |
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KR1020060118772A KR20080048606A (en) | 2006-11-29 | 2006-11-29 | Thin film transistor substrate and manufacturing method thereof |
Publications (1)
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Family
ID=39804677
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KR1020060118772A KR20080048606A (en) | 2006-11-29 | 2006-11-29 | Thin film transistor substrate and manufacturing method thereof |
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CN113433747A (en) * | 2021-07-12 | 2021-09-24 | 武汉华星光电技术有限公司 | Array substrate, manufacturing method and mobile terminal |
-
2006
- 2006-11-29 KR KR1020060118772A patent/KR20080048606A/en not_active Application Discontinuation
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CN113433747A (en) * | 2021-07-12 | 2021-09-24 | 武汉华星光电技术有限公司 | Array substrate, manufacturing method and mobile terminal |
CN113433747B (en) * | 2021-07-12 | 2023-06-27 | 武汉华星光电技术有限公司 | Array substrate, manufacturing method and mobile terminal |
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