KR20130065943A - Semiconductor device and method for growing semiconductor crystal - Google Patents

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Abstract

PURPOSE: A semiconductor device and a semiconductor crystal growth method are provided to form a pattern groove on a epi layer which has a constant shape and depth, thereby improving the light efficiency of the semiconductor device. CONSTITUTION: A semiconductor device comprises a base substrate(10), an epi layer(20), and a pattern groove(30). The epi layer is formed on the base substrate. The pattern groove is formed on the epi layer. The gap of the pattern groove is between 200nm and 500nm. The depth of the pattern groove is between 50nm and 1000nm.

Description

반도체 소자 및 반도체 결정 성장 방법{SEMICONDUCTOR DEVICE AND METHOD FOR GROWING SEMICONDUCTOR CRYSTAL}Semiconductor device and semiconductor crystal growth method {SEMICONDUCTOR DEVICE AND METHOD FOR GROWING SEMICONDUCTOR CRYSTAL}

본 기재는 반도체 소자 및 반도체 결정 성장 방법에 관한 것이다.The present disclosure relates to a semiconductor device and a semiconductor crystal growth method.

일반적으로 기판 또는 웨이퍼(wafer)상에 다양한 박막을 형성하는 기술 중에 화학 기상 증착 방법(Chemical Vapor Deposition; CVD)이 많이 사용되고 있다. 화학 기상 증착 방법은 화학 반응을 수반하는 증착 기술로, 소스 물질의 화학 반응을 이용하여 웨이퍼 표면상에 반도체 박막이나 절연막 등을 형성한다. In general, chemical vapor deposition (CVD) is widely used as a technique for forming various thin films on a substrate or a wafer. The chemical vapor deposition method is a deposition technique involving a chemical reaction, which uses a chemical reaction of a source material to form a semiconductor thin film, an insulating film, and the like on the wafer surface.

이러한 화학 기상 증착 방법 및 증착 장치는 최근 반도체 소자의 미세화와 고효율, 고출력 LED 개발 등으로 박막 형성 기술 중 매우 중요한 기술로 주목 받고 있다. 현재 웨이퍼 상에 규소 막, 산화물 막, 질화규소 막 또는 산질화규소 막, 텅스텐 막 등과 같은 다양한 박막들을 증착하기 위해 이용되고 있다.Such a chemical vapor deposition method and a vapor deposition apparatus have recently attracted attention as a very important technology among thin film forming techniques due to miniaturization of semiconductor devices and development of high efficiency and high output LED. It is currently used to deposit various thin films such as silicon films, oxide films, silicon nitride films or silicon oxynitride films, tungsten films and the like on a wafer.

탄화규소 기판 또는 웨이퍼 상에 에피 박막층을 형성하고 상기 에피 박막층에 전극을 형성하여 수직형 반도체 소자 또는 수평형 반도체 소자 등 다양한 반도체 소자로 적용할 수 있다.An epitaxial thin film layer may be formed on a silicon carbide substrate or a wafer, and an electrode may be formed on the epitaxial thin film layer to be applied to various semiconductor devices such as a vertical semiconductor device or a horizontal semiconductor device.

이때, 상기 에피층의 표면은 빛을 수광하는 수광부가 되는데 상기 수광부의 표면적에 따라 빛을 수용하는 양이 차이가 있을 수 있고, 이에 따라 광효율이 달라질 수 있다. 그러나 에피층의 크기를 증가하는 것은 한정되어 있다. In this case, the surface of the epi layer becomes a light receiving unit for receiving light, and the amount of light receiving may vary according to the surface area of the light receiving unit, and thus the light efficiency may vary. However, increasing the size of the epi layer is limited.

이에 따라, 에피 박막층이 형성된 기판 또는 웨이퍼에 있어서, 상기 에피 박막층의 표면적을 넓게 하여 광효율을 향상시킬 수 있는 방법에 대한 필요성이 요구된다.Accordingly, in the substrate or wafer on which the epi thin film layer is formed, there is a need for a method of improving the light efficiency by increasing the surface area of the epi thin film layer.

실시예는 공정 비용을 절감하고 에피층 표면의 표면적을 증가할 수 있는 반도체 소자 및 고효율의 반도체 결정 성장 방법을 제공하고자 한다.The embodiment is to provide a semiconductor device and a high efficiency semiconductor crystal growth method that can reduce the process cost and increase the surface area of the epi layer surface.

실시예에 따른 반도체 소자는, 베이스 기판; 상기 베이스 기판 상에 형성되는 에피층; 상기 에피층 상에 형성되는 패턴 홈을 포함하고, 상기 패턴 홈의 간격은 200㎚ 내지 500㎚이고, 상기 패턴 홈의 깊이는 50㎚ 내지 1000㎚ 일 수 있다.A semiconductor device according to the embodiment includes a base substrate; An epitaxial layer formed on the base substrate; The pattern groove may be formed on the epitaxial layer, and the interval between the pattern grooves may be 200 nm to 500 nm, and the depth of the pattern grooves may be 50 nm to 1000 nm.

실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판에 에피층을 형성하는 단계; 및 상기 에피층에 패턴 홈을 형성하는 단계를 포함하고, 상기 패턴 홈을 형성하는 단계는, 상기 에피층에 산화막을 형성하는 단계; 및 상기 산화막을 제거하는 단계를 포함한다.A semiconductor crystal growth method according to an embodiment includes cleaning a silicon carbide substrate; Forming an epitaxial layer on the silicon carbide substrate; And forming a pattern groove in the epi layer, and the forming of the pattern groove includes: forming an oxide film in the epi layer; And removing the oxide film.

실시예에 따른 반도체 소자는 에피층 상에 일정한 형상 및 깊이를 가지는 패턴 홈을 형성할 수 있다. 이러한 패턴 홈을 통해 상기 에피층의 표면적 즉, 빛을 수용할 수 있는 에피층 상의 수광부 표면적의 넓이를 증가시킬 수 있다.The semiconductor device according to the embodiment may form a pattern groove having a predetermined shape and depth on the epi layer. Through such pattern grooves, the surface area of the epi layer, that is, the area of the light receiving portion surface area on the epi layer that can receive light can be increased.

이에 따라. 빛을 수용하는 에피층 수광부의 표면적이 넓어지게 되어 더욱 많은 양의 빛을 수용할 수 있고, 따라서, 반도체 소자의 광효율을 향상시킬 수 있으므로, 고성능 및 고품질의 반도체 소자를 제조할 수 있다.Accordingly. The surface area of the epitaxial light receiving portion for receiving light is widened to accommodate more light, and therefore, the light efficiency of the semiconductor device can be improved, and thus a high performance and high quality semiconductor device can be manufactured.

한편, 실시예에 따른 반도체 결정 성장 방법에서는, 원자간력 현미경(Atomic Force Microscope, AFM)을 이용하여 산화막 패턴을 형성한 후 상기 산화막 패턴을 제거하여 상기 에피층 상에 패턴 홈을 형성하여 일정한 간격 및 깊이를 가지는 패턴을 형성시킬 수 있다. 따라서 패턴 홈 형성 작업이 용이하며 공정 비용을 절감할 수 있다. 또한, 빛을 수용하는 에피층 수광부의 표면적이 넓어지게 되어 더욱 많은 양의 빛을 수용할 수 있고, 따라서, 반도체 소자의 광효율을 향상시킬 수 있으므로, 고성능 및 고품질의 반도체 소자를 제조할 수 있다.Meanwhile, in the semiconductor crystal growth method according to the embodiment, after forming an oxide film pattern using an atomic force microscope (AFM), the oxide film pattern is removed to form a pattern groove on the epitaxial layer to form a predetermined interval. And a pattern having a depth. Therefore, it is easy to form a pattern groove and reduce the process cost. In addition, the surface area of the epitaxial light receiving portion for receiving light is widened to accommodate a greater amount of light, and therefore, the light efficiency of the semiconductor device can be improved, and thus a high performance and high quality semiconductor device can be manufactured.

도 1은 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 4는 실시예에 따른 산화막 패턴의 형성 방법을 설명하기 위한 개략도이다.
도 5 내지 8은 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 개략도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
2 to 4 are schematic views for explaining a method of forming an oxide film pattern according to an embodiment.
5 to 8 are schematic diagrams for explaining the semiconductor crystal growth method according to the embodiment.

실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다. In the description of embodiments, each layer, region, pattern, or structure may be “on” or “under” the substrate, each layer, region, pad, or pattern. Substrate formed in ”includes all formed directly or through another layer. Criteria for the top / bottom or bottom / bottom of each layer will be described with reference to the drawings.

도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다. The thickness or the size of each layer (film), region, pattern or structure in the drawings may be modified for clarity and convenience of explanation, and thus does not entirely reflect the actual size.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 을 참조하여 실시예에 따른 반도체 소자를 상세하게 설명한다.A semiconductor device according to an embodiment will be described in detail with reference to FIG. 1.

도 1은 실시예에 따른 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.

도 1을 참조하면, 실시예에 따른 반도체 소자는 베이스 기판(10), 에피층 (20) 및 패턴 홈(30)을 포함할 수 있다.Referring to FIG. 1, a semiconductor device according to the embodiment may include a base substrate 10, an epi layer 20, and a pattern groove 30.

상기 베이스 기판(10) 또는 에피층(20)은 탄화규소를 포함한다. 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.The base substrate 10 or the epi layer 20 includes silicon carbide. Silicon carbide has a larger bandgap and a higher thermal conductivity than silicon, while carrier mobility is as large as that of silicon, and electron saturation drift rate and breakdown voltage are also large. For this reason, the material is expected to be applied to semiconductor devices requiring high efficiency, high breakdown voltage and high capacity.

상기 에피층(20)은 상기 베이스 기판(10) 상에 위치할 수 있다. 상기 에피층(20)은 상기 베이스 기판(10)의 일면에 수평 방향으로 형성될 수 있다.The epi layer 20 may be located on the base substrate 10. The epi layer 20 may be formed in a horizontal direction on one surface of the base substrate 10.

상기 패턴 홈(30)은 상기 에피층(20) 상에 위치할 수 있다. The pattern groove 30 may be located on the epitaxial layer 20.

상기 패턴 홈(20)은 상기 에피층(20) 상에 홈을 형성하여 형성될 수 있다. 즉, 상기 에피층(20)은 상기 에피층(20) 상에 홈을 형성하여 일정한 간격 및 깊이를 가지는 패턴 홈(30)이 형성될 수 있다.The pattern groove 20 may be formed by forming a groove on the epi layer 20. That is, the epitaxial layer 20 may be formed with a groove on the epitaxial layer 20 to form a pattern groove 30 having a predetermined interval and depth.

또한, 상기 패턴 홈(30)의 형상은 타원 형상, 사각 형상, 삼각 형상 또는 격자 형상을 포함할 수 있다. 자세하게, 상기 에피층(20) 상에 형성되는 패턴 홈(30)의 형상은 타원 형상, 사각 형상, 삼각 형상 또는 격자 형상을 포함할 수 있다. 그러나, 상기 패턴 홈(30)의 형상이 이에 제한되지 않고, 다양한 형상을 포함할 수 있음은 물론이다.In addition, the shape of the pattern groove 30 may include an ellipse shape, a square shape, a triangular shape, or a grid shape. In detail, the shape of the pattern groove 30 formed on the epitaxial layer 20 may include an ellipse shape, a square shape, a triangular shape, or a grid shape. However, the shape of the pattern groove 30 is not limited thereto, and may include various shapes.

상기 패턴 홈(30)의 간격은 500㎚ 이하일 수 있다. 바람직하게는, 상기 패턴 홈(30)의 간격은 200㎚ 내지 500㎚ 일 수 있다. 또한, 상기 패턴 홈(30)의 깊이는 50㎚ 이상으로 형성될 수 있다. 바람직하게는, 상기 패턴 홈(30)의 높이는 50㎚ 내지 1000㎚ 일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니고, 상기 패턴 홈(30)의 형상, 깊이 및 패턴 홈(30) 사이의 간격은 다양하게 설정될 수 있다.An interval between the pattern grooves 30 may be 500 nm or less. Preferably, the interval of the pattern groove 30 may be 200nm to 500nm. In addition, the depth of the pattern groove 30 may be formed to 50nm or more. Preferably, the height of the pattern groove 30 may be 50 nm to 1000 nm. However, the embodiment is not limited thereto, and the shape, depth, and interval between the pattern grooves 30 of the pattern groove 30 may be variously set.

상기 에피층(20) 상에 상기 패턴 홈(30)이 일정한 간격 및 깊이로 형성됨에 따라, 광소자 구조 즉, 반도체 소자에서 빛을 수용하는 수광부인 에피층(20)의 표면적을 넓힐 수 있다. 상기 빛을 수용하는 수광부의 표면적 넓이에 따라 빛을 수용하는 양은 달라지며, 상기 빛을 많이 수용하는 만큼 반도체 소자의 효율을 향상시킬 수 있다.As the pattern grooves 30 are formed at regular intervals and depths on the epitaxial layer 20, the surface area of the epitaxial layer 20, which is a light receiving unit that receives light from the optical device structure, that is, the semiconductor device, may be increased. The amount of light received varies according to the surface area of the light receiving unit that receives the light, and the efficiency of the semiconductor device may be improved by receiving the light much.

이에 따라, 실시예에 따른 반도체 소자는 상기 에피층(20) 상에 일정한 간격 및 깊이를 가지는 패턴 홈(30)을 형성하여 상기 에피층(20)의 표면에 빛을 수용하는 수광부의 표면적을 향상시킬 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 넓은 수광부의 표면적으로 인해 보다 많은 양의 빛을 수용할 수 있고, 따라서, 반도체 소자의 광효율을 향상시킬 수 있어 고성능의 소자를 제조할 수 있다.Accordingly, the semiconductor device according to the embodiment improves the surface area of the light receiving part that receives the light on the surface of the epi layer 20 by forming the pattern groove 30 having a predetermined interval and depth on the epi layer 20. You can. Accordingly, the semiconductor device according to the embodiment can receive a greater amount of light due to the surface area of the wide light receiving portion, and thus can improve the light efficiency of the semiconductor device, thereby manufacturing a high performance device.

이하, 도 2 내지 도 8을 참조하여 실시예에 따른 반도체 결정 성장 방법을 상세하게 설명한다. 명확하고 간략한 설명을 위하여 이미 설명한 내용에 대해서는 상세한 설명을 생략한다.Hereinafter, the semiconductor crystal growth method according to the embodiment will be described in detail with reference to FIGS. 2 to 8. For the sake of clarity and simplicity, detailed descriptions of what has already been described are omitted.

도 2 및 도 4는 실시예에 따른 패턴 홈 형성 방법을 설명하기 위한 개략도이다. 도 5 내지 도 8은 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 단면도들이다. 2 and 4 are schematic views for explaining a method of forming a pattern groove according to the embodiment. 5 to 8 are cross-sectional views illustrating a method of growing a semiconductor crystal according to an embodiment.

실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판에 에피층을 형성하는 단계; 및 상기 에피층에 패턴 홈을 형성하는 단계를 포함하고, 상기 패턴 홈을 형성하는 단계는, 상기 에피층에 산화막을 형성하는 단계; 및 상기 산화막을 제거하는 단계를 포함한다.A semiconductor crystal growth method according to an embodiment includes cleaning a silicon carbide substrate; Forming an epitaxial layer on the silicon carbide substrate; And forming a pattern groove in the epi layer, and the forming of the pattern groove includes: forming an oxide film in the epi layer; And removing the oxide film.

베이스 기판(10) 즉, 상기 탄화규소 기판을 세정하는 단계에서는 탄화규소 기판 표면을 세정할 수 있다.In the cleaning of the base substrate 10, that is, the silicon carbide substrate, the surface of the silicon carbide substrate may be cleaned.

이어서, 상기 탄화규소 기판 상에 상기 에피층(20)을 형성할 수 있다. 상기 에피층(20)은 상기 탄화규소 기판의 일면에 수평 방향으로 형성될 수 있다.Subsequently, the epitaxial layer 20 may be formed on the silicon carbide substrate. The epitaxial layer 20 may be formed in a horizontal direction on one surface of the silicon carbide substrate.

이어서, 도 2 내지 도 4를 참조하면, 상기 패턴 홈(30)을 형성하는 단계에서는 상기 에피층(20) 표면에 패턴 홈(30)을 형성할 수 있다. 상기 패턴 홈(30)을 형성하는 단계는, 상기 에피층(20) 상에 산화막 패턴(40)을 형성하는 단계 및 상기 에피층(20) 상의 산화막 패턴(40)을 제거하는 단계를 포함한다.2 to 4, in the forming of the pattern groove 30, the pattern groove 30 may be formed on the surface of the epi layer 20. The forming of the pattern groove 30 may include forming an oxide layer pattern 40 on the epitaxial layer 20 and removing the oxide layer pattern 40 on the epitaxial layer 20.

상기 에피층(20) 상에 산화막 패턴(40)을 형성하는 단계는 원자간력 현미경(Atomic Force Microscope, AFM)(100)을 이용할 수 있다. Forming the oxide layer pattern 40 on the epitaxial layer 20 may use an atomic force microscope (AFM) (100).

일반적으로 AFM(100)은 원자수준의 3차원 표면 영상을 얻을 수 있는 장비로서 기판의 손상 없이 기판의 표면을 형상화하는데 이용된다. 상기 AFM(100)은 에피층(20) 표면과 탐침(110) 사이에 상호 작용하는 힘(전기 및 자기적 자극 등 다양한 에너지원에 의해 발생한 일체의 자극을 포괄함)을 이용하여 기판의 표면 구조를 나노스케일로 파악할 수 있다.In general, the AFM 100 is an equipment capable of obtaining atomic-dimensional three-dimensional surface images and is used to shape the surface of a substrate without damaging the substrate. The AFM 100 uses a force interacting between the surface of the epi layer 20 and the probe 110 (including all magnetic poles generated by various energy sources such as electric and magnetic magnetic poles) to form the surface of the substrate. Can be understood as nanoscale.

한편, AFM(100)의 중요한 응용분야로서 나노 리소그래피(Nano Lithography)가 있는 바, 나노 리소그래피는 탐침(110)과 에피층(20) 표면 사이에 적당한 신호를 인가함으로써 에피층(20)의 표면이 변형되는 만큼의 힘(전기 및 자기적 자극 등)이 가해지도록 하여 에피층(20) 표면의 원자나 분자 배열을 조작하는 기술로서 기판에 초미세 패턴(40)을 형성할 수 있다. 이와 같이 AFM(100)을 이용한 리소그래피에서는 스테이지 구동 전압을 인가함으로써 스테이지에 놓인 에피층(20)을 탐침(110)에 대해 상대적으로 이동시키거나 AFM(100) 탐침(110)을 에피층(20)에 대해 상대적으로 이동시킨다. 한편, 탐침(110)이 에피층(20) 상에서 상대적으로 이동하거나 AFM(100) 탐침(110)이 에피층(20)에 대해 상대적으로 이동하는 상태에서 리소그래피 전압을 인가하게 되면 탐침(110)과 에피층(20) 표면 사이에 전기장 또는 자기장 등이 발생하여 접촉식 또는 비접촉식으로 에피층(20) 표면에 힘(전기 및 자기적 자극 등)이 가해지게 되고 그 결과 에피층(20) 표면이 물리/화학적 변화로 인해 변형됨으로써 에피층(20) 상에 산화막 패턴(40)이 형성된다. 또한, 상기 산화막 패턴(40)은 이산화규소(SiO2)를 포함할 수 있다.On the other hand, as an important application of the AFM 100, there is nano lithography, in which the surface of the epi layer 20 is applied by applying an appropriate signal between the probe 110 and the epi layer 20 surface. The ultrafine pattern 40 may be formed on the substrate as a technique of manipulating atoms or molecules on the surface of the epi layer 20 by applying force (electrical and magnetic stimulation, etc.) as much as it is deformed. As described above, in lithography using the AFM 100, the epi layer 20 placed on the stage is moved relative to the probe 110 by applying a stage driving voltage, or the AFM 100 probe 110 is moved to the epi layer 20. Move relative to. On the other hand, when the probe 110 is relatively moved on the epi layer 20 or when the AFM 100 probe 110 is moved relative to the epi layer 20, the lithography voltage is applied to the probe 110 and the probe 110. An electric field or a magnetic field is generated between the surfaces of the epitaxial layer 20 so that a force (electrical and magnetic stimulus, etc.) is applied to the surface of the epitaxial layer 20 in a contact or non-contact manner, and as a result, the surface of the epitaxial layer 20 is physically The oxide film pattern 40 is formed on the epi layer 20 by being deformed due to chemical changes. In addition, the oxide layer pattern 40 may include silicon dioxide (SiO 2 ).

이때, 상기 에피층(20) 상에 산화막 패턴(40)이 형성되면서 상기 산화막 패턴(40)이 형성된 기판 부분에는 기판 표면 아랫부분까지 산화막이 형성될 수 있다. 즉, 상기 산화막 패턴(40)은 상기 에피층(20) 상에 돌출되어 형성되는 것과 동시에, 상기 산화막 패턴(40)이 생기는 기판 부분의 아랫부분에도 상기 산화막 패턴(40)과 동일한 형상의 패턴이 형성된다. 이러한 특성을 컨슘 특성(consume property)이라 하는데, 상기 컨슘 특성에 의해 상기 산화막 패턴(40)이 형성된 에피층(20)의 아랫부분은 상기 에피층(20) 상에 돌출되어 형성된 산화막 패턴(40) 높이의 절반, 즉 50% 수준의 깊이로 상기 산화막 패턴(40)과 동일한 형상의 패턴 홈(30)이 형성될 수 있다.In this case, while the oxide layer pattern 40 is formed on the epitaxial layer 20, an oxide layer may be formed on a portion of the substrate where the oxide layer pattern 40 is formed to a lower portion of the substrate surface. That is, the oxide film pattern 40 is formed to protrude on the epitaxial layer 20, and a pattern having the same shape as that of the oxide film pattern 40 is also formed on a lower portion of the substrate where the oxide film pattern 40 is formed. Is formed. This property is called a consume property, and the lower part of the epitaxial layer 20 in which the oxide layer pattern 40 is formed by the calcium property is protruded on the epitaxial layer 20. A pattern groove 30 having the same shape as the oxide layer pattern 40 may be formed at half the height, that is, at a depth of 50%.

일례로, 상기 AFM에 의해 상기 에피층(20) 상에 100㎚ 내지 2000㎚의 높이를 가지는 산화막 패턴(40)이 형성되는 경우, 상기 산화막 패턴(40)이 형성된 에피층(20)의 아랫부분에도 동일한 형상을 가지고 깊이는 상기 산화막 패턴(40) 높이의 50% 수준을 가지는 50㎚ 내지 1000㎚의 패턴이 형성될 수 있다.For example, when the oxide film pattern 40 having a height of 100 nm to 2000 nm is formed on the epitaxial layer 20 by the AFM, the lower portion of the epitaxial layer 20 on which the oxide film pattern 40 is formed. Even though the same shape and the depth is 50nm to 1000nm pattern having a level of 50% of the height of the oxide film pattern 40 can be formed.

이후, 상기 에피층(20) 상의 산화막 패턴(40)을 제거하는 단계에서는 HF 계열의 용액을 이용한 습식 식각으로 상기 산화막 패턴(40)을 제거할 수 있다. 즉, 상기 에피층(20) 상에 돌출된 형상의 산화막 패턴(40) 및 상기 에피층(20)의 아래 부분에 형성된 패턴을 함께 제거하게 되므로, 상기 에피층(20)에는 상기 아랫부분에 홈이 형성되어 패턴 홈(30)이 형성될 수 있다.Subsequently, in the removing of the oxide layer pattern 40 on the epitaxial layer 20, the oxide layer pattern 40 may be removed by wet etching using an HF-based solution. That is, since the oxide film pattern 40 protruding on the epitaxial layer 20 and the pattern formed on the lower part of the epitaxial layer 20 are removed together, the epitaxial layer 20 has a groove in the lower portion. The pattern groove 30 may be formed by forming the pattern groove 30.

이러한 원리를 이용하여 상기 AFM(100)을 이용한 산화막 패턴(40)의 형성 및 제거를 통해 상기 에피층(20) 상에 홈을 형성하는 패턴 홈(30)을 형성할 수 있다. 이때, 상기 에피층(20)과 상기 탐침(110) 사이에 2V 내지 25V의 전압을 가할 수 있다. 바람직하게는, 상기 에피층(20)과 상기 탐침(110) 사이에 6V 내지 14V의 전압을 가할 수 있다. 상기 그러나 실시예가 이에 한정되는 것은 아니고, 형성하고자 하는 패턴의 크기 및 간격에 따라 다양한 전압을 가하여 패턴을 형성할 수 있다. 상기 전압이 6V 미만인 경우에는 산화막 패턴(40)의 높이가 100㎚ 이하일 수 있고, 상기 전압이 14V 초과하는 경우에는 산화막 패턴(40)의 높이가 2000㎚를 초과할 수 있다.By using this principle, the pattern groove 30 forming the groove on the epitaxial layer 20 may be formed by forming and removing the oxide layer pattern 40 using the AFM 100. In this case, a voltage of 2V to 25V may be applied between the epitaxial layer 20 and the probe 110. Preferably, a voltage of 6V to 14V may be applied between the epi layer 20 and the probe 110. However, the embodiment is not limited thereto, and the pattern may be formed by applying various voltages according to the size and spacing of the pattern to be formed. When the voltage is less than 6V, the height of the oxide film pattern 40 may be 100 nm or less, and when the voltage exceeds 14V, the height of the oxide film pattern 40 may be more than 2000 nm.

또한, 산화막 패턴(40) 형성 시, 40% 내지 90% 이상의 습도에서 이루어질 수 있다. 습도가 이보다 낮아 건조한 분위기가 유지되면 자가 형성되는 산화막 패턴(40)의 모양이 흐트러지거나 산화막 패턴(40)의 간격이 500nm 이하이고, 깊이가 100nm 이상의 모양이 형성되지 않을 수 있다. 또한, 상기 산화막 패턴(40)을 형성하는 단계는 상온에서 이루어질 수 있다.In addition, when the oxide film pattern 40 is formed, it may be made at a humidity of 40% to 90% or more. If the humidity is lower than this and the dry atmosphere is maintained, the shape of the self-formed oxide pattern 40 may be disturbed or the interval between the oxide layer patterns 40 may be 500 nm or less, and the shape may have a depth of 100 nm or more. In addition, the forming of the oxide layer pattern 40 may be performed at room temperature.

상기 산화막 패턴(40)은 상기 탐침(110)에 따라 다른 형상을 가질 수 있다. 따라서, 형성하고자 하는 산화막 패턴(40) 또는 패턴 홈(30)의 모양에 따라 다른 탐침(110)을 사용할 수 있다. The oxide layer pattern 40 may have a different shape according to the probe 110. Therefore, other probes 110 may be used depending on the shape of the oxide film pattern 40 or the pattern groove 30 to be formed.

상기 패턴 홈(30)을 형성하는 단계에서는 AFM(100)을 이용하여 산화막 패턴(40)을 형성하고, HF 계열의 용액을 이용하여 산화막 패턴을 제거하므로 에피층(20) 상에 홈이 형성되는 패턴 홈(30)을 형성시킬 수 있다. In the forming of the pattern groove 30, the oxide pattern 40 is formed using the AFM 100, and the oxide pattern is removed using the HF-based solution, thereby forming a groove on the epitaxial layer 20. The pattern groove 30 may be formed.

이에 따라, 실시예에 따른 반도체 결정 성장 방법에서는 패턴 홈(30) 형성 작업이 용이하므로 공정 비용을 절감할 수 있다. 또한, 상기 에피층(20) 상에 상기 패턴 홈(30)이 형성되므로, 빛을 수용하는 에피층(20) 수광부의 표면적이 넓어지게 되어 더욱 많은 양의 빛을 수용할 수 있고, 따라서, 반도체 소자의 광효율을 향상시킬 수 있어 고성능의 소자를 제조할 수 있다.Accordingly, in the semiconductor crystal growth method according to the embodiment, since the pattern groove 30 is easily formed, the process cost can be reduced. In addition, since the pattern groove 30 is formed on the epitaxial layer 20, the surface area of the light receiving portion of the epitaxial layer 20 that receives light is widened to accommodate a greater amount of light, and thus, a semiconductor The light efficiency of the device can be improved, and a high performance device can be manufactured.

실시예에 따른 반도체 소자는 상기 에피층의 상면에 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 아연(Zn) 등의 금속 물질 또는 이들의 합금 중 적어도 하나를 포함하는 전극을 형성하여 수직형 반도체 소자 또는 수평형 반도체 소자 등 다양한 반도체 소자에 적용될 수 있다.The semiconductor device according to the embodiment includes at least one of a metal material such as silver (Ag), copper (Cu), nickel (Ni), aluminum (Al), zinc (Zn), or an alloy thereof on the upper surface of the epi layer. It can be applied to various semiconductor devices such as a vertical semiconductor device or a horizontal semiconductor device by forming an electrode.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. The features, structures, effects and the like described in the foregoing embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. In addition, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the present invention. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments may be modified. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

Claims (12)

베이스 기판;
상기 베이스 기판 상에 형성되는 에피층;
상기 에피층 상에 형성되는 패턴 홈을 포함하고,
상기 패턴 홈의 간격은 200㎚ 내지 500㎚이고, 상기 패턴 홈의 깊이는 50㎚ 내지 1000㎚인 반도체 소자.A base substrate;
An epitaxial layer formed on the base substrate;
It includes a pattern groove formed on the epi layer,
The interval between the pattern grooves is 200nm to 500nm, the depth of the pattern grooves 50nm to 1000nm semiconductor device. 제 1항에 있어서,
상기 베이스 기판 또는 에피층은 탄화규소를 포함하는 반도체 소자.The method of claim 1,
The base substrate or the epi layer comprises a silicon carbide. 탄화규소 기판을 세정하는 단계;
상기 탄화규소 기판에 에피층을 형성하는 단계; 및
상기 에피층에 패턴 홈을 형성하는 단계를 포함하고,
상기 패턴 홈을 형성하는 단계는,
상기 에피층에 산화막을 형성하는 단계; 및
상기 산화막을 제거하는 단계를 포함하는 반도체 결정 성장 방법.Cleaning the silicon carbide substrate;
Forming an epitaxial layer on the silicon carbide substrate; And
Forming a pattern groove in the epi layer,
Forming the pattern grooves,
Forming an oxide film on the epi layer; And
Removing the oxide film. 제 3항에 있어서,
상기 에피층 상에 탐침부가 위치할 수 있고,
상기 산화막을 형성하는 단계는 상기 에피층 및 상기 탐침부 사이에 전압을 인가하는 반도체 결정 성장 방법.The method of claim 3, wherein
Probe portion may be located on the epi layer,
The forming of the oxide film may include applying a voltage between the epitaxial layer and the probe part. 제 4항에 있어서,
상기 탐침부는 원자간력 현미경(Atomic Force Microscope, AFM)을 포함하는 반도체 결정 성장 방법.5. The method of claim 4,
The probe unit comprises a atomic force microscope (Atomic Force Microscope, AFM) crystal growth method. 제 4항에 있어서,
상기 전압은 6V 내지 14V 인 반도체 결정 성장 방법. 5. The method of claim 4,
The voltage is a semiconductor crystal growth method of 6V to 14V. 제 4항에 있어서,
상기 산화막을 형성하는 단계는 40% 내지 90%의 습도에서 이루어지는 반도체 결정 성장 방법.5. The method of claim 4,
Forming the oxide film is a semiconductor crystal growth method made in a humidity of 40% to 90%. 제 4항에 있어서,
상기 산화막을 형성하는 단계는 상온에서 이루어지는 반도체 결정 성장 방법.5. The method of claim 4,
Forming the oxide film is performed at room temperature. 제 3항에 있어서,
상기 산화막은 HF 계열의 용액을 이용하여 습식 식각하여 제거하는 반도체 결정 성장 방법.The method of claim 3, wherein
The oxide film is a semiconductor crystal growth method that is removed by wet etching using a solution of HF series. 제 3항에 있어서,
상기 산화막은 이산화규소(SiO2)를 포함하는 반도체 결정 성장 방법.The method of claim 3, wherein
The oxide film is a semiconductor crystal growth method comprising silicon dioxide (SiO 2 ). 제 3항에 있어서,
상기 산화막은 200㎚ 내지 500㎚의 간격과 100㎚ 내지 2000㎚의 높이로 형성되는 반도체 결정 성장 방법.The method of claim 3, wherein
The oxide film is a semiconductor crystal growth method is formed in the interval of 200nm to 500nm and the height of 100nm to 2000nm. 제 3항에 있어서,
상기 패턴 홈의 간격은 200㎚ 내지 500㎚이고, 상기 패턴 홈의 깊이는 50㎚ 내지 1000㎚인 반도체 결정 성장 방법.The method of claim 3, wherein
The pattern groove gap is 200nm to 500nm, the depth of the pattern groove is 50nm to 1000nm semiconductor crystal growth method.
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* Cited by examiner, † Cited by third party
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KR20190058741A (en) * 2017-11-20 2019-05-30 극동대학교 산학협력단 Method of forming nano-scale structures on silicon-carbide by local oxidation

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