KR20130065636A - Pll을 이용한 교정된 이완 발진기 - Google Patents

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Abstract

독립한, 자기 교정 이완 기반 클럭 소스 처리에 대한 기술 및 대응 회로가 제시된다. 여기에 제시된 기술 및 회로는 교정에 필요한 시간 및 비용을 상당히 감소시킬 수 있다. 이완 기반 클럭 소스는 그 주파수가 트림값에 의존하는 클럭 신호를 생성한다. 초기 트림값으로부터 시작하여, 클럭 신호가 생성되며, 그 주파수는 기준 클럭 주파수값과 비교되며, 트림값은 그 시간에 업 또는 다운 비트로 대응하여 조정된다. 이러한 프로세스가 한동안 지속된 후에, 최소-최대 로직이 최대 및 최소 트림값을 결정하는 데 사용되며, 이에 기초하여, 클럭에 대한 최종 트림값이 설정된다. 또한, 교정 프로세스는 특정 칩의 실리콘 상의 구현이 빠르거나 느린 프로세스 코너에 있는지 여부, 그리고 얼마만큼 있는지 여부를 추출하는 데 사용될 수 있다.

Description

PLL을 이용한 교정된 이완 발진기{CALIBRATED RELAXATION OSCILLATOR USING A PLL}
본 발명은 일반적으로 집적 회로에 대한 클럭 소스들의 분야에 관한 것으로, 보다 구체적으로 이완 발진기 기반 클럭 소스들 및 그 교정에 관한 것이다.
SoC(System on Chip) 회로들은 종종 매립 클럭 소스들, 흔히 클럭 신호를 생성하는 PLL(phases locked loop)을 갖는다. 이러한 PLL 회로들은 정확한 클럭 신호를 제공하는 표준 방식이지만, 예를 들어 MicroSD와 같은 소형 팩터 메모리 카드들과 같은 어플리케이션들에 대해서는 특히 약간의 단점들을 갖는다. 단점들 중 하나는 이러한 디바이스들이 매우 작은 사이즈의 기판들을 가져서, PLL들에 대한 기준 클럭으로서 필요한 외부 수정 발진기에 대한 공간을 발견하기 어렵게 된다는 것이다. 다른 단점은, 수정의 사용이 제거될 수 있다면, 큰 체적의 제품에 대해서 비용 절약이 상당할 수 있다는 것이다. 이완 발진기는 PLL들에 대한 대안으로서 널리 사용되는 클럭 소스이다. 이완 발진기는 외부 기준 클럭을 필요로 하지 않지만 주로 프로세스 의존성으로 인해 큰 출력 주파수 편차로 인해 어려움을 겪어 교정을 필요로 한다. 이러한 교정 시간은 수동 개입으로 인해 길 수 있고 높은 대역폭 오실로스코프들과 같은 비싼 장비들을 필요로 한다.
본 발명의 목적은 PLL(phases locked loop)을 이용한 교정된 이완 발진기를 제공함에 있다.
본 발명의 일반적인 양태에 따르면, 회로는 트림(trim)값에 의존하는 주파수를 갖는 교정가능 출력 클럭 신호를 생성하는 이완 발진기를 포함하는 클럭 생성 회로를 갖는다. 또한, 회로는 주파수 비교 회로 및 트림값 조정 회로를 포함한다. 주파수 비교 회로는 교정가능 클럭 신호로부터 유도된 기준 클럭 신호 및 피드백 클럭 신호를 수신하고, 상기 피드백 클럭 신호가 기준 주파수 초과 또는 미만인 주파수를 갖는지에 대한 지표를 제공하도록 접속된다. (여기에서, 외부 기준 클럭은 교정 프로세스 동안에만 필요하다.) 상기 트림값 조정 회로는, 상기 지표를 수신하고, 초기 또는 디폴트 트림값으로부터 시작하여, 지표에 응답하여 더 높은 또는 더 낮은 트림값을 조정하도록 접속되는 업-다운 카운터; 및 어써팅(asserting)되고 있는 인에이블 신호에 응답하여 트림값들의 최소 및 최대를 결정하고, 디어써팅(de-asserting)되고 있는 인에이블 신호에 응답하여 상기 트림값들의 최소 및 최대로부터 유도되는 값으로 상기 트림값이 설정되는 최소-최대 로직을 포함한다.
다른 양태들은 이완 발진기로부터 출력 클럭 신호를 생성하는 클럭 회로의 주파수를 교정하는 방법을 포함한다. 본 방법은, 초기 트림값을 수신하는 단계 및 프로세스를 반복적으로 수행하는 단계로서, 상기 트림값에 의존하는 주파수를 갖는 상기 이완 발진기에 의해 클럭 신호를 생성하는 단계; 상기 출력 클럭 신호의 주파수와 기준 클럭의 비교를 수행하는 단계; 및 상기 비교에 기초하여 트림값을 조정하는 단계를 포함하는 상기 반복적으로 수행하는 단계를 포함한다. 복수의 반복들에 대한 이러한 프로세스를 수행하는 단계에 후속하여, 본 방법은 그 과정 동안 상기 트림값의 최대 및 최소를 결정하고, 최대 및 최소에 기초하여 최종 트림값을 설정한다.
본 발명의 다양한 양태들, 특징들 및 실시예들은, 그 설명이 첨부 도면과 함께 파악되어야 하는 그 실시예들의 후술하는 설명에 포함된다. 본 명세서에 참조되는 모든 특허, 특허 출원, 논문, 다른 공보 및 문서는 순전히 참조로써 그 전체가 본 명세서에 통합된다. 통합된 공보, 문서 또는 대상 및 본 출원의 임의의 것들 사이의 용어들의 정의 또는 용법에 있어서 어느 정도의 불일치 또는 충돌에 대하여, 본 출원의 것들이 우선할 것이다.
상술한 바와 같이 본 발명은 PLL(phases locked loop)을 이용한 교정된 이완 발진기를 제공할 수 있다.
도 1은 이완 기반 클럭 소스의 실시예의 블록도이다.
도 2는 이완 발진기의 실시예의 블록도이다.
도 3은 이완 발진기의 프로세스 코너들 및 DAC 제어 비트들과의 주파수 편차를 도시한다.
도 4는 PFD(phase frequency detector), 주파수 분할기 및 최소-최대 로직을 갖는 이완 발진기 교정 메커니즘의 실시예를 도시한다.
도 5는 이완 발진기와의 PFD 및 최소-최대 로직의 과도 응답을 도시한다.
이하의 설명은 프로세스 독립, 자체 교정 이완 발진기 기반 클럭 소스에 대한 기술 및 대응 회로를 제공한다. PLL(phase locked loop)의 사용에 비해, 이완 발진기 기반 클럭 소스의 사용은 작은 공간과 더 낮은 비용을 필요로 하는 이점을 갖는다. 이완 발진기가 다양한 어플리케이션들에 대해 이전에 사용되어 왔지만, 프로세스 편차로 인해 비교적 부정확하고 정확하게 교정하기 위해 비교적 긴 시간을 필요로 해 왔다. 예를 들어, 통상적인 이전의 기술의 구성 하에서는, 이완 발진기의 프로세스 편차를 수용하는 데 필요한 교정 시간이 대략 2배일 수 있고, 교정을 위해 높은 대역폭의 오실로스코프와 같은 외부 부품들을 필요로 한다. 본 명세서에 제시된 기술들 및 회로들은 실시예들에서 대략 수백 마이크로초들로 교정에 필요한 시간을 상당히 감소시킬 수 있으며, 외부 부품들을 필요로 하지 않는다. 이러한 방법이 시험 시간, 연관된 시험 비용을 상당히 감소시킬 수 있으므로, 최종 제품의 비용이 감소된다.
따라서, 더욱 널리 응용가능하지만, 본 명세서에 제시된 기술들 및 회로들은 특히 소규모 사이즈의 디바이스들, 많은 개수로 생산된 제품들 또는 이들 모두에 대한 어플리케이션에 특히 유리하다. 이러한 예는 예를 들어 비휘발성 메모리 카드들이며, 특히 microSD, SD, 메모리 스틱 또는 컴팩트 플래시 카드들과 같은 소형 팩터의 것들이다. 비휘발성 메모리 카드들 및 관련 디바이스들에 대한 보다 상세한 사항들은 이하의 US 특허들, 5,887,145; 6,040,622; 6,279,114; 6,820, 148; 6,901,457; 7,090,124; 7,305,535 및 7,364,090; 이하의 US 특허 공보들, 2004/0064612; 2004/0215996; 및 2009년 9월 15일자로 출원된 국제 특허 출원 WO IB 2009/006841호에서 발견될 수 있다.
도 1은 외부 기준 클럭을 필요로 하지 않는 이완 발진기 기반 클럭 소스(100)의 예의 블록도이다. 입력 트림(trim)값(Strim)을 설정함으로써, 출력 클럭 신호(CLK)의 원하는 주파수가 신속하고(수백 nS) 정확하게 설정될 수 있다. 본 예에서, 트림값 Strim<6:0>은 IDAC(101)에 주입되는 7-비트 값이다. 또한, 전류원 IDAC(101)는 트림 비트들 Strim<6:0>에 따라 기준 전류 Iref를 수신하고 곱하여 발진기(111)에 대한 충전 전류 IOsc를 제공한다. 트림 신호는 IOsc의 값을 결정하고, 이는 그 후에 클럭 신호 CLK의 주파수를 결정하며, 클럭 주파수가 즉 100MHz 내지 250MHz의 주파수 범위에 걸쳐 정확하게 설정될 수 있게 하고, 동일한 회로가 다수의 어플리케이션들에 적용될 수 있게 한다.
또한, 클럭 회로(100)는 IDAC(101)에도 공급되는 발진기(111)에 대한 인에이블 신호 Clk_En을 수신한다. 로컬 전압 기준 생성 회로 VRefGen(103)은 대역 갭 디바이스에 의해 제공되는 바와 같은 정확한 기준 입력 Vbg를 수신하고, 로컬 레귤레이터(105)(VRef1)와 발진기(111)(VRef2)에 대한 기준 전압들을 제공한다. 로컬 전압 레귤레이터 OscReg(105)는 1.2볼트를 공급하며, 예를 들어 발진기(111)에 대해 로컬 공급(Vdd_loc)을 제공하여 입력 공급 전압 편차(본 예에서는 1.6V 내지 3.6V)에 대한 주파수 편차를 감소시켜 공급 전압 편차 면역을 제공한다. (본 명세서에 적용되는 전압 레귤레이션 회로의 예들과 이에 대한 보다 자세한 사항은 2009년 12월 8일자로 출원된 미국 특허 출원 번호 12/632,998호와 2010년 1월 25일자로 출원된 미국 특허 출원 번호 12/693,228호에 제시되어 있다. 도 1의 실시예가 본 설명에 대한 클럭 회로의 실시예로서 파악될 수 있지만 다른 이완 발진기 기반 클럭 회로들도 사용될 수 있다.
도 2는 다른 실시예들이 사용될 수 있지만, 도 1에서와 같이 이완 발진기(111)에 대한 실시예의 블록도이다. 이러한 이완 발진기들에서, 출력 클럭 CLK는 2개의 비교기들 Comp 0(201) 및 Comp 1(211) 및 교차 결합된 NAND 게이트들(221, 223)과 인버터(225)로 형성된 SR 래치와 함께, 2개의 커패시터들 C0(203) 및 C1(213)의 충전 및 방전에 의해 생성된다. IDAC(101)로부터 정전류원 IOsc는 커패시터 C0(203)을 충전한다. 커패시터 C0(203) 양단의 전압 vcap1이 VRefGen(103)으로부터 기준 레벨 Vref2에 도달하면, 비교기 Comp0(201)은 RS 래치를, Comp0(201)의 출력에서의 파형에 의해 도시된 바와 같이 NAND 게이트(223)의 입력에 설정된 신호에만 설정한다. 래치의 출력(231에 의해 반전 후)은 도시된 파형을 갖는 클럭 신호 CLK이다. 그 후, (출력에서의 파형이 도시된 인버터(229)를 통해) 신호 CLK가 이동하여 트랜지스터 T1(215)의 게이트에 인가되어 다른 커패시터 C1(213)에 대한 충전 동작을 개시한다. 래치의 출력(반전된 CLK 신호)은 또한 트랜지스터 T0(205)의 게이트에 인가되고 커패시터 C0(203)을 충전한다. 그 파형이 도시된, 제 2 커패시터 C1(213) 양단의 전압 vcap2가 기준 레벨에 도달하면, 비교기 Comp1(211)은 RS 래치를 리셋한다. 이러한 방식으로, 래치의 출력은 커패시터 C0(203)에 대한 충전 동작을 개시하고 커패시터 C1(213)을 방전시킨다. 이는 연속적인 클럭 신호 CLK가 래치의 출력에서 생성되는 것으로 귀결된다. 그 후, 기본 발진 주파수 fCLK는 fCLK=IOsc/2CVRef2로 주어지며, 여기에서 C는 C0 및 C1의 커패시턴스이다. 클럭 주파수는 따라서 충전 전류 IOsc 및 C1(203) 및 C2(213)의 커패시터값에 의존한다. 트림값 Strim<6:0>에 기초하여 설정되는 충전 전류를 제어함으로써, 발진기의 주파수가 트리밍된다.
이러한 아키텍쳐를 사용하는 설계에 있어서, 프로세스 의존성으로 인한 출력 클럭 주파수 편차는 매우 클 수 있다. 도 3은 이완 발진기의 프로세스 코너들 및 DAC 제어 비트들에 있어서의 이러한 주파수 편차를 도시한다. 종축은 클럭 주파수이고 횡축은 도시된 발진기에 대한 실제 동작에 있어서의 Strim<6:0>에 대한 7비트 입력값이다. 명목 프로세스값들(통상적인 프로세스 코너, TT_27)에 대한 발진기의 동작은 라인(301)에 의해 도시된다. DAC 프로그래밍 비트가 7비트 입력값에 대해 변하면, 주파수는 대략 90MHz 내지 대략 320MHz에 분포한다. 라인(303)은 한 쌍의 고속 프로세스 코너들(FF_-40, FF_125)에 대한 프로그래밍 비트들 대 주파수를 도시하며, 라인(305)은 한 쌍의 저속 프로세스 코너들(SS_-40, SS_125)에 대한 프로그래밍 비트들 동작에 대한 주파수를 도시한다.
250MHz의 원하는 주파수에 대해 명목 디바이스에 대한 Strim 값은 79이다. 이는 도 3의 테이블 1에 나타내어져 있으며, 여기에서 비트 79에 대응하는 주파수가 도시된 프로세스 코너들에 대해 도시되어 있다. 저속 코너들에 대하여, 원하는 250MHz보다 낮은 40MHz 초과이다. 고속 코너들에 대하여, 주파수는 매우 높은 50MHz 초과일 수 있다. 반대로, 테이블 2는 도시된 프로세스 편차에 대하여 원하는 250MHz를 제공하는 데 필요한 비트값을 도시한다. 교정될 필요가 있는 것은 이 Strim값이다. 이러한 주파수 편차를 수용하기 위해 도 2에 도시된 이완 발진기의 커패시터들 C0(203) 및 C1(213)을 충전 및 방전시키는 데 사용되는 전류 Iosc가 도 1에 도시된 IDAC(101)를 이용하여 생성된다.
이러한 각 이완 발진기를 교정하기 위해, 하나의 기술은 2진 검색 방법을 이용하는 것일 수 있다. 본 방법에서, 옳은 주파수에 도달하기 위한 반복의 회수는 DAC의 프로그램가능 비트들 Strim의 개수와 동등하다. 예를 들어, 예시적인 설계에서 7비트를 가질 수 있으며, 이는 옳은 출력 주파수를 얻기 위해서 7회의 반복이 필요할 것이다. 멀티-다이(die)(사이트(site)) 교정을 수행하기 위해서 이것이 필요하다면, 모든 사이트들의 출력 주파수를 특정하고 이들의 각 프로세스 코너들에 의존하는 대응하는 상이한 DAC 비트들로 상이한 사이트들을 프로그램하기 위해 매우 많은 시간이 들 것이다. 이러한 교정의 프로세스를 자동화하기 위하여, 이러한 회로의 과도 응답을 갖는 도 4의 회로가 도 5에 도시된다.
도 4는 PFD(phase-frequency detector) 및 최소-최대 로직을 내장한 이완 발진기 교정 회로(400)의 실시예의 블록도이다. (PFD 및 최소-최대 로직은 표준 구현일 수 있거나, 다른 주파수 검출기 블록들만이 PFD 대신에 사용될 수 있다.) 이완 발진 클럭 소스 발진기(100)는 도 1 및 2에 대하여 상술한 바와 같은 것일 수 있다. 입력들은 도 1의 클럭 인에이블 신호 Clk_En에 대응하는 시스템 인에이블 신호 SysEn, 및 트림값 Strim<6:0>이다. (실시예들이 7비트 트림값을 사용하지만, 다른 값들이 필요 범위, 정확도 또는 필요한 양쪽 모두에 의존하여 사용될 수 있다.) 도 4에서, 도 1의 기준 전압 Vbg 및 기준 전류 Iref와 같이, 여기에서의 설명에 적절하지 않은 다른 입력들은 설명의 단순화를 위해 억제된다. Strim의 값에 기초하여, 발진기(100)는 상술한 바와 같이 클럭 신호 CLK를 생성한다.
도 4의 다른 실시예들은 Strim<6:0>의 값을 교정하는 데 사용된다. Strim의 값은 업-다운 카운터/최소-최대 로직(405)에서 결정된다. 회로(405)는 초기/디폴트 트림값(Initial_Trim<6:0>)을, 수신하고, UP 및 DN 입력들에 기초하여 트림값을 상승 또는 하강시킨다. 또한, 회로(405)는 기준 클럭(Clk_ref), 시스템 인에이블 신호(SysEn), 클럭 교정 인에이블 신호(Clk_Cal_En) 및 모듈 인에이블 신호(ModEn)를 수신한다. 이러한 다양한 신호는 상술한 바와 같이 교정 동안 트림값을 조정하는 데 사용된다. 트림은 시간에서 트림값 비트를 변경하는 데 사용되는 트림 조정값들 UP 및 DN은 Clk로부터의 피드백 클럭 신호뿐만 아니라, 그 입력이 기준 클럭값(Clk_ref) 및 교정 인에이블값(Clk_Cal_En)인 주파수 위상 검출기 PFD(407)로부터 공급된다. PFD(407)는 기준값에 대해 값 CLK를 비교하는 데 사용되지만, CLK의 원하는 주파수가 기준값(Clk_ref)과 다를 수 있으므로, 피드백 분할기 회로(403)가 발진기(100)로부터 클럭 신호 Clk를 수신하기 위해 포함될 수 있으며, (Clk_Cal_En)에 의해 인에이블될 때 PFD(407)로 적절하게 클럭 주파수 fb_clk를 공급한다.
교정 프로세스는 예를 들어 명목 프로세스 코너 TT_27에 대응하는 디폴트 제어 비트들 Initial_Trim<6:0>이 대응 노드들로 전송되고, 클럭 블록(100)에서의 발진기가 제조된 실리콘 코너에 의존하고 원하는 명목값보다 높거나 낮을 수 있는 출력 주파수를 생성하는 것과 함께 시작하여 시험 시간에서 디바이스의 시핑(shipping) 전에 수행될 수 있다. 제어 신호 Clk_Cal_En이 인에이블되면(하이로 되면), 위상 주파수 검출기(PFD)(407)는 시험기 기준 클럭 Clk_ref(예를 들어, JTAG 시험 클럭)와 분할된 출력 클럭 fb_clk를 비교하는 것을 개시한다. 이러한 분할된 출력 클럭이 시험기 기준 클럭보다 높다면, 다운 DN 펄스가 생성되고, DAC의 제어 비트들이 1 비트(LSB)만큼 감소된다. 따라서, 클럭 블록들의 출력 주파수가 감소된다. 이러한 프로세스는, 분할된 출력 클럭이 시험기 기준 클럭에 매우 근접할 때까지 계속되며, 클럭 블록 출력 주파수는 원하는 주파수에 매우 근접하게 된다. 분할된 클럭 fb_clk가 시험기 기준 클럭보다 낮을 경우에 출력 클럭을 보다 높은 측으로 올리기 위한 UP 신호에 대해 마찬가지의 프로세스가 수행된다.
이러한 루프가 완전한 위상 고정 루프(PLL)가 아니고 클럭 블록(100)의 출력 주파수가 제어 비트들 Strim<6:0>의 함수만이 아니므로, 시험기 기준 클럭에 대한 임의의 위상 관련 없이, (출력 주파수가 옳은 범위에 있을 때) 특정 시간 후에 출력 주파수가 삼각파 형식으로 변동을 시작할 수 있으며, 이는, 회로가 클럭 신호의 생성, 주파수의 비교 및 트림값의 조정의 사이클을 통해 반복될 때 Clk 값이 원하는 값을 오버슈팅 및 언더슈팅하는 것 사이에서 움직이기 때문이다. 이러한 삼각파 주파수 변동의 범위는 PFD의 감도에 의존하며, 몇개의 다른 요인들에 기인한다.
첫번째 요인은 도 4의 실시예가 위상 주파수 검출기 PFD(407)을 이용하는 것이며, 이는 트림을 변경시키거나 Strm의 비트들을 제어하기를 시도하여 출력 주파수가 원하는 값에 근접하게 된다. 일단 출력 주파수가 원하는 출력 주파수의 부근에 있으면, PFD(407)는 2개의 입력 주파수들의 위상을 조정하기를 개시하며, 이는 위상도 정렬되는 주파수를 증가/감소시키기 위해 시도하는 것을 의미한다. 이러한 위상들을 정렬하기 위해 PFD(407)의 출력 UP 및 DN은 위상이 정렬되어 있지 않을 때 주파수를 증가 및 감소시키기 위해 시도할 때 높은 또는 낮은 펄스들을 계속하여 공급할 것이다. 위상 정렬 이슈로 인해 출력 주파수는 과잉보정되기 쉬울 것이다.
다른 요인은, 도 1 및 2에서 알 수 있는 바와 같이, 블록(100)에 대해 도 4의 루프를 제어하는 것만이 Strm<6:0> 설정을 통한다는 것이다. 이완 발진기 블록(111)의 출력 주파수 Clk가 입력 기준 주파수와 관련한 임의의 위상을 갖지 않으므로, Strm의 비트가 주파수를 변경할 때 위상의 임의의 관련 없이 즉 ~2MHz의 증분으로 증가된다. (~2MHz는 도 3에 도시된 바와 같이 예시적인 설계값들에 기초하지만, 프로세스 코너와 온도에 함께 변할 수 있다.) 원하는 주파수가 즉 250MHz이면, 이 시스템은 250MHz에서 정확하게 제로-인(zero-in)이 아닐 것이며, 이 값을 오버슈트/언더슈트할 것이다. Clk 값이 트림 비트의 해상도로 인해 약간 오프될 것이므로, 250MHz로 수렴하기보다는, 주파수는 249MHz와 251MHz와 같은 2개의 연속적인 값들 사이에서 진동할 것이다.
오버슈트의 양이 즉, PFD의 주파수 검출 감도를 상승시키기 그 위상 감도를 감소시킴으로써 감소될 수 있지만, 바람직하게 다루어져야 하는 어느 정도의 과잉 보정이 여전히 있을 것이다. 실시예에서, 이는 블록(405)의 업-다운 카운터 회로와 함께 최소-최대 로직을 포함함으로써 최소-최대 방법을 통해 수행된다.
도 5에서, 시스템은 256MHz의 주파수로 교정될 수 있으며, 이는 256의 주파수 분할기 비율로 1MHz의 기준 주파수와 비교되는 것을 허용한다. 교정될 수 있도록 클럭 회로가 동작을 개시하기 위해서, 도 5의 3번째 그림에 도시된 바와 같이 시스템 인에이블 신호(SysEn)는 높게 유지되고, 그 주파수가 Initial_Trim 값에 이해 결정되는 클럭 신호를 발진기가 제공한다. 이 경우에, 이는 도 5의 가장 위의 그림에 도시된 바와 같이 대략 301MHz에 대응한다. 실제의 교정 프로세스를 개시하기 위해서, 도 5의 2번째 그림에 도시된 바와 같이 클럭 교정 인에이블 신호 Clk_Cal_En은 높게 유지되고, 클럭 주파수가 원하는 주파수 위에 있으므로, 트림값은 카운트 다운을 개시하고 클럭 주파수(가장 위의 그림)는 대응하여 원하는 주파수를 향해 하강된다. 하지만, 상술한 바와 같이, 시스템은, 그 자체를 반전하여 증가하기 시작하기 전에 어느 거리만큼 원하는 주파수를 오버슈트(또는 언더슈트)할 것이며, 높은 측에서 오버슈트할 것이다. 이러한 과잉 보정은 계속되어, 상술한 바와 같은 삼각 파형으로 귀결된다.
출력 주파수가 한정된 범위 내에 있고, 삼각파 형태로 변동하면, "ModEn" 신호(도 5의 마지막 그림)가 인에이블된다("HIGH"로 됨). 이러한 신호가 인에이블되면, 블록(405)의 최소-최대 로직이 삼각파 주파수 편차 내에서 최대 및 최소 주파수에 대응하는 DAC 제어 비트들을 발견하며, 이러한 "ModEn" 신호가 그에 따라 "Low"로 가면, 이 로직은 평균 제어 비트들을 "STrim<6:0>" 노드에 고정하고, 이는 클럭의 블록의 원하는 주파수 출력에 대응한다. 이러한 비트들은 시험기에 의해 판독될 수 있으며 특정 다이에 대해 프로그램될 수 있거나 칩의 메모리에 저장될 수 있거나 E-휴즈(fuse) 상에 기입될 수 있다. 최소-최대 프로세스를 개시 및 종료할 때에 대하여, 즉 ModEn을 인에이블 및 디스에이블할 때에 대하여, 프로세스는, 교정이 삼각파 동작을 확립하는 데 충분히 긴 시간동안 수행될 때까지 개시되지 않아야 하며, 적어도 하나의 최소 및 최대에 대하여 충분히 길게 지속되어야 한다. 하지만, 일반적으로, 이 방법은 종래 기술보다 상당히 빠르기 때문에, ModEn을 하이로 할 때까지 몇개의 최소 및 최대 피크들의 동등한 것을 대기하고 즉 몇개의 사이클 동안 하이로 유지되는 것을 허용하는 것이 가능하다. 이 값들은 몇개의 통상적인 디바이스들을 고려하고 인에이블로 상대적으로 풍부한 타이밍 마진을 고려하여 설정될 수 있으며, ModEn에 대한 디스에이블 포인트들은 트림값을 조정하는 반복 회수 또는 시간에 기초하여 설정될 수 있다. 이러한 메커니즘으로, (도 3의 값들에 대응하는) 예시적인 디바이스가 통상적인 종래 기술의 구성을 사용하는 ~1.7초 교정 시간보다 상당히 낮은 ~300마이크로초에서 완전한 교정 사이클을 완료할 수 있다. 또한, 임의의 비싼 출력 주파수 측정 시스템이 필요하지 않다.
다양한 제어 신호들에 관하여, Clk_Cal_뚜 신호가 SysEn으로부터의 특정 지연량 후에 생성될 수 있으며; SysEn과 Clk_Cal_En 사이의 이러한 지연은 발진기의 설정 시간보다 길어야 한다. 또한 Clk_Cal_En 신호는 펌웨어에 의해 독립적으로 제어될 수 있으며, 시험 기능 또는 교정 프로세스를 제어한다. 실시예에서, 통상적인 발진기의 설정 시간은 ~500nS이다. 마찬가지로, "ModEn" 신호가 Clk_Cal_En으로부터의 특정 지연 후에 내부에 생성되고 있으며, 이러한 지연 시간은 설계 단계 동안 미리 정의될 수 있다.
도 3에 대하여 상술한 바와 같이, 회로는 일반적으로 통상적인 프로세스 코너에 따라 제조될 것으로 예측되는 웨이퍼의 일부에 형성되는 칩 상의 보다 큰 회로의 일부일 수 있다. 칩 상의 다양한 디바이스들이 제조되는 통상적인 프로세스 코너는 통상적인, 또는 명목상의 디바이스에 대해 미리 규정된 값을 가질 수 있고 도 3의 라인(301)의 "TT_27" 디바이스에 대응한다. 프로세스 편차로 인해, 실제로 웨이퍼들은 느린(SS) 또는 빠른(FF) 프로세스 코너에 있을 수 있고; 웨이퍼 또는 특정 실리콘 칩이 특정의, 즉 FF 코너에 완전히 있지 않고 일부만 있는 것은 예외적인 것이 아닐 수도 있다. 이는 상술한 기술이 결정하고 보상하는 편차를 처리한다. 이러한 주제를 떠나기 전에, 이러한 편차들이 추가적으로 고려된다.
예를 들어, 도 3의 테이블 1을 참조하면, FF 코너에서 출력 주파수는 초기의 79의 Strim 비트 설정에 대하여 ~300MHz이고, 본 예에서 원하는 주파수는 250MHz이다. 또한, 동일한 웨이퍼 상의 어디에선가 형성된 유사한 클럭 회로가 덜 빠른 것도 가능하지만, 즉 270MHz의 주파수를 제공하는 통상적인 코너들보다 빠른 것도 가능하고, 250MHz 내지 ~300MHz 사이의 어떠한 다른 수도 가능하다. (유사한 편차들이 늦은(SS) 코너 디바이스들에 대해서도 발생할 수 있다.) 상술한 바와 같은 교정 프로세스 동안, 빠른 코너에 대해 Strim의 제어 비트들이 스텝 다운할 것이고, 결국 250MHz의 원하는 주파수를 공급하도록 설정될 것이다. 그에 따라 초기 트림 비트들과 최종 트림 비트 사이의 차이를 측정함으로써, 정보의 중요한 단편들의 결합이 결정될 수 있다: 우선, 부호 차이(초기의 Strim 비트들 - 최종 Strim 비트들)에서 조사함으로써 칩이 빠른(FF) 코너인지 또는 늦은(SS) 코너인지 여부가 결정된다. 이러한 차이는 FF 코너에서의 칩에 대해서는 양일 것이고, 칩이 SS 코너인 경우에는 음일 것이다. 두번째로, 결론내려지는 중요한 정보의 단편은 칩이 얼마나 빠르고(FF) 또는 얼마나 느린(SS) 것인지에 대한 것이다: 예를 들어, 250MHz 클럭 주파수에 대해, 도 3의 테이블 2를 참조함으로써, Strim 값이 비트 79로부터 54로 이동했다면, 칩이 완전한 FF 코너에 있는 것을 알 수 있지만, 교정이 단지 Strim 값을 초기 79에서 67로 변경했다면, "완전한" TT 코너에 대해 칩은 단지 ~50% 빠르다는 것을 알 수 있다. 이러한 추가적인 정보의 단편은 이러한 교정 프로세스로부터 추출될 수 있다. 이완 발진기 교정 프로세스의 부산물인 이러한 추가적인 정보는 기준 전압, 전류 또는 다른 중요한 프로세스-의존 디바이스 파라미터들과 같은 칩의 다른 부분들을 정밀하게 튜닝하는 데 사용될 수 있다.
본 발명의 상술한 상세한 설명은 그 예시 및 설명을 위해서 개진되었다. 이는 개시된 정확한 형식으로 본 발명을 한정하거나 완전한 것이 되도록 의도한 것은 아니다. 많은 수정들 및 변형들이 상술할 교시의 관점에서 가능하다. 설명된 실시예들은 본 발명과 그 실용적인 어플리케이션의 원리를 최적으로 설명하기 위해 선택되었으며, 이에 의해 본 기술분야의 다른 당업자가 고안된 특정 용법에 적합한 다양한 수정들을 갖는 본 발명을 다양한 실시예들에서 최적으로 이용할 수 있게 한다. 본 발명의 범위는 첨부된 청구항들에 의해 규정되는 것이다.
100: 클럭 회로
101: IDAC
103: 전압 기준 생성 회로(103)
105: 레귤레이터(105)
111: 발진기
403: 피드백 분할기
405: 업-다운 카운트/최소-최대 로직

Claims (12)

  1. 트림(trim)값에 의존하는 주파수를 갖는 교정가능 출력 클럭 신호를 생성하는 이완 발진기를 포함하는 클럭 생성 회로;
    교정가능 클럭 신호로부터 유도된 기준 클럭 신호 및 피드백 클럭 신호를 수신하고, 상기 피드백 클럭 신호가 기준 주파수 초과 또는 미만인 주파수를 갖는지에 대한 지표를 제공하도록 접속된 주파수 비교 회로; 및
    트림값 조정 회로;를 포함하고,
    상기 트림값 조정 회로는,
    상기 지표를 수신하고, 초기/디폴트 트림값으로부터 시작하여, 이에 응답하여 더 높은 또는 더 낮은 트림값을 조정하도록 접속되는 업-다운 카운터; 및
    어써팅(asserting)되고 있는 인에이블 신호에 응답하여 트림값들의 최소 및 최대를 결정하고, 디어써팅(de-asserting)되고 있는 인에이블 신호에 응답하여 상기 트림값들의 최소 및 최대로부터 유도되는 값으로 상기 트림값을 설정하기 위한 최소-최대 로직
    을 포함하는 회로.
  2. 제1항에 있어서,
    상기 클럭 생성 회로는,
    상기 트림값을 수신하고, 상기 트림값에 종속하는 전류값을 생성하고, 상기 전류값을 상기 이완 발진기에 공급하도록 접속된 전류원을 더 포함하는 회로.
  3. 제2항에 있어서,
    상기 클럭 생성 회로는,
    전압 공급을 상기 이완 발진기에 공급하도록 접속된 전압 레귤레이션 회로; 및
    기준 전압을 상기 전압 레귤레이션 회로 및 이완 발진기 회로에 공급하도록 접속된 기준 생성 회로를 더 포함하는 회로.
  4. 제2항에 있어서,
    상기 이완 발진기는 각각 상기 전류원으로부터 전류를 수신하도록 접속된 제 1 커패시터 및 제 2 커패시터를 포함하는 회로.
  5. 제1항에 있어서,
    상기 교정가능 출력 클럭 신호를 수신하고, 이로부터 분할된 피드백 클럭 신호를 생성하도록 접속된 주파수 분할기를 더 포함하는 회로.
  6. 제1항에 있어서,
    기준 클럭은 외부에서 공급되는 회로.
  7. 이완 발진기로부터 클럭 신호를 생성하는 클럭 회로의 주파수를 교정하는 방법으로서,
    초기 트림값을 수신하는 단계;
    프로세스를 반복적으로 수행하는 단계로서,
    상기 트림값에 의존하는 주파수를 갖는 상기 이완 발진기에 의해 클럭 신호를 생성하는 단계;
    상기 클럭 신호의 주파수와 기준 클럭 주파수값의 비교를 수행하는 단계; 및
    상기 비교에 기초하여 업-다운 카운터에 의해 상기 트림값을 조정하는 단계를 포함하는, 상기 반복적으로 수행하는 단계;
    복수의 반복들에 대한 프로세스를 수행하는 단계에 후속하여, 그 과정 동안 상기 트림값의 최대 및 최소를 결정하는 단계; 및
    최대 및 최소 트림값에 기초하여 최종 트림값을 설정하는 단계
    를 포함하는, 클럭 회로 주파수 교정 방법.
  8. 제7항에 있어서,
    전류원에서 상기 트림값을 수신하는 단계;
    상기 트림값에 의존하는 전류값을 상기 전류원에서 생성하는 단계; 및
    상기 전류값을 상기 이완 발진기에 공급하는 단계를 더 포함하는, 클럭 회로 주파수 교정 방법.
  9. 제8항에 있어서,
    전압 레귤레이션 회로로부터 상기 이완 발진기로 전압 공급을 공급하는 단계; 및
    기준 생성 회로로부터 상기 전압 조정 회로 및 이완 발진기 회로로 기준 전압을 공급하는 단계를 더 포함하는, 클럭 회로 주파수 교정 방법.
  10. 제8항에 있어서,
    상기 이완 발진기는 제 1 커패시터 및 제 2 커패시터를 포함하고,
    상기 방법은,
    상기 제 1 커패시터 및 상기 제 2 커패시터에 있는 전류원으로부터 전류를 수신하는 단계를 더 포함하는, 클럭 회로 주파수 교정 방법.
  11. 제7항에 있어서,
    주파수 분할기에서 상기 클럭 신호를 수신하는 단계; 및
    상기 클럭 신호로부터 상기 주파수 분할기 상의 분할된 피드백 클럭 신호를 생성하는 단계로서, 상기 클럭 신호의 주파수와 기준 클럭 주파수값의 상기 비교는 분할된 피드백 클럭 신호와 기준 클럭 주파수를 비교하는, 상기 분할된 피드백 클럭 신호를 생성하는 단계를 더 포함하는, 클럭 회로 주파수 교정 방법.
  12. 제7항에 있어서,
    기준 클럭은 외부에서 공급되는, 클럭 회로 주파수 교정 방법.
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