KR20130060001A - 저온 다결정 박막의 제조방법 - Google Patents
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Abstract
본 발명에 따른 저온 다결정 박막의 제조방법은, 기판 상에 절연층을 형성하는 절연층 형성단계; 상기 절연층 위에 금속층을 형성하는 금속층 형성단계; 상기 금속층을 열처리하여 금속산화막을 형성하거나 상기 금속층 위에 금속산화막을 증착하여 금속산화막을 형성하는 금속산화막 형성단계; 상기 금속산화막 위에 비정질층을 적층하여 제1비정질층을 형성하는 제1비정질층 형성단계; 상기 제1비정질층 위에 비정질층을 적층하여 제2비정질층을 형성하는 제2비정질층 형성단계; 상기 금속층으로부터 상기 제1비정질층 및 상기 제비정질층으로 촉매 금속 원자가 이동하여 상기 제2비정질층과 상기 제2비정질층이 화합물을 형성하도록 함으로써 씨드층을 형성하는 씨드층 형성단계; 상기 씨드층 위에 비정질층을 적층하여 제3비정질층을 형성하는 제3비정질층 형성단계; 및 상기 씨드층의 금속 입자를 촉매로 하여 상기 제3비정질층에서 결정질 박막이 생성되도록 열처리하는 결정화 단계;를 포함한 것을 특징으로 한다.
Description
본 발명은 태양전지 등에 사용되는 다결정 박막을 제조하는 방법에 관한 것으로서, 더 구체적으로는 비정질 재료의 박막을 금속유도결정화법에 의해 효과적으로 다결정 박막을 제조하는 방법에 관한 것이다.
일반적으로, 다결정 실리콘(poly-Si)의 제조에서 일어나는 대부분의 문제점은 고온에서 취약한 유리 기판의 사용으로 인해 공정 온도를 비정질 실리콘(a-Si) 박막이 결정화되는 온도로 충분히 올릴 수 없는 것이다.
다결정 실리콘(poly-Si)의 제조에서 고온의 열처리가 필요한 공정은 비정질 실리콘(a-Si) 박막을 결정질 실리콘 박막으로 바꾸는 결정화 열처리(Crystallization)와 도핑(Doping) 후 전기적으로 활성화시키는 활성화 열처리(Dopant Activation) 등이다.
현재, 유리 기판이 허용하는 저온의 온도에서, 빠른 시간 내에 다결정 실리콘 박막을 형성하는 다양한 공정(LTPS:Low Temperature poly-Si)이 제안되고 있다. 다결정 실리콘 박막을 형성하는 대표적인 방법은 고상결정화법(SPC, Solid Phase Crystallization), 엑시머 레이저 순간 조사법(ELA, Excimer Laser Annealing), 금속유도 결정화법(MIC, Metal Induced Crystallization) 등이다. 금속유도 결정화법에 대한 일례가 공개특허 제2009-0069808호에 개시되어 있다.
SPC(Solid Phase Crystallization)는, 비정질 실리콘(a-Si)으로부터 다결정 실리콘(poly-Si) 박막을 얻는 가장 직접적이고도 오래 사용된 방법이다. SPC는 비정질 실리콘 박막을 600℃ 이상의 온도에서 수십 시간 동안 열처리하여 결정립의 크기가 수 마이크로 내외인 다결정 실리콘 박막을 얻는 방법이다. 이 방법으로 얻어진 다결정 실리콘 박막은 결정립 내의 결함밀도가 높고, 열처리 온도가 높기 때문에 유리 기판을 사용하기 어려우며, 장시간의 열처리로 인해 공정시간이 긴 단점이 있다.
ELA(Excimer Laser Annealing)는 비정질 실리콘 박막에 나노초(nano-second) 동안 엑시머 레이저를 순간 조사하여, 유리 기판의 손상 없이 비정질 실리콘 박막을 용융 및 재결정시키는 방법이다.
그러나, ELA는 양산 공정에서 상당한 문제점이 있는 것으로 알려져 있다. ELA는 레이저 조사량에 따른 다결정 실리콘(poly-Si) 박막의 그레인 구조가 매우 불균일하다. ELA는 공정 범위가 좁아 균일한 결정질 실리콘 박막의 제조가 어려운 문제점이 있다. 또한, 다결정 실리콘 박막의 표면이 거칠어 소자의 특성에 나쁜 영향을 주게 된다. 이러한 문제점은 박막트랜지스터(Thin Film Transistor, TFT)의 균일도가 중요한 유기발광다이오드(Organic Light Emitting Diode, OLED)의 응용에 있어서는 더욱 심각한 것이다.
이러한 문제점을 극복하기 위해 제시된 방법이 금속유도결정화법(MIC, Metal Induced Crystallization)이다. MIC는 비정질 실리콘에 금속 촉매를 스퍼터링이나 스핀 코팅의 방법으로 도포한 후에 낮은 온도에서 열처리하여 실리콘의 결정화를 유도하는 방법이다. 금속 촉매로 니켈(Ni), 구리(Cu), 알루미늄(Al), 팔라듐(Pd) 등의 다양한 금속이 사용 가능하다. 일반적으로 MIC에는 반응 제어가 쉽고 큰 그레인이 얻어지는 니켈(Ni)이 금속 촉매로 사용되고 있다. MIC는 700℃ 미만의 낮은 온도에서 결정화가 가능하나 실제 양산공정에 적용하기에는 상당한 문제점이 있다. 이 문제점은 TFT내 활성화 영역에 확산되는 상당한 양의 금속은 전형적인 금속 오염을 일으켜 TFT 특성 중 하나인 누설전류 증가시키게 된다.
저온 다결정 실리콘(Low temperature poly-Si, LTPS)의 개발은 액정디스플레이장치에 적용할 목적으로 수행되었으나, 최근 능동형 유기발광다이오드(AMOLED : Active Matrix Organic Light Emitting Diode)와 박막형 다결정 실리콘 태양전지의 등장과 더불어 개발의 필요성이 더 높아지고 있다.
저렴하고 높은 생산성을 갖는 다결정 실리콘(poly-Si)의 제조방법은, 향후 시장에서 능동형 유기발광다이오드(AMOLED)가 많은 디스플레이 제품군에서 비정질 실리콘 박막트랜지스터 액정표시장치(a-Si TFT LCD)와 경쟁할 것이라는 점에서 중요하다. 다결정 실리콘의 제조방법은, 능동형 유기발광다이오드(AMOLED)가 태양전지(solar Cell)에서 결정질 웨이퍼(Wafer) 형태와 경쟁할 것이라는 점에서도 중요하다. 따라서, 제품의 생산 원가 및 시장 경쟁력은, 생산 기술이 안정화 단계에 접어든 비정질 실리콘 박막트랜지스터 액정표시장치(a-Si TFT LCD) 및 결정질 웨이퍼 형태의 태양전지와 비교하여 얼마나 싼 가격에 안정적으로 다결정 실리콘을 제조할 수 있느냐에 달려있다.
도 1에는 금속유도결정화법에 의해 비정질 실리콘으로부터 다결정 실리콘 박막을 얻는 제조공정이 도식적으로 도시되어 있다. 도 1을 참조하면 종래의 공정에서는 유리와 같은 기판(1)에 실리콘 산화물(SiO2)로 이루어진 완충층(2)을 형성하고 그 완충층(2)에 비정질 실리콘층(3)을 플라즈마 화학증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)으로 형성한 다음, 비정질 실리콘층(3)에 니켈(Ni)과 같은 금속을 스퍼터링(sputtering)하여 도포한 후에 약 700℃ 정도로 RTA(Rapid Thermal Annealing) 방식으로 열처리하여 비정질 실리콘층(3)으로부터 결정질 실리콘(4)이 형성되도록 한다. 그런데, 종래의 방식에 의하면 비정질 실리콘층(3)의 상부에 도포되는 금속의 양을 정밀하게 제어하기 어렵기 때문에 과잉으로 도포된 금속을 제거하여 주어야 하는 등의 불편한 문제점이 있다. 이러한 공정은 제조비용을 상승시킬 뿐 아니라 결정화된 실리콘의 품질에 나쁜 영향을 미친다.
본 발명의 목적은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 금속유도결정화법을 사용하여 다결정 박막을 제조하는 방법에 있어서, 낮은 온도에서 그레인 입자가 큰 결정화가 가능하게 함으로써 생산성을 향상시켜 효율적인 다결정 박막의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 일 실시 예에 따른 저온 다결정 박막의 제조방법은, 기판상에 절연층을 형성하는 절연층 형성단계;
상기 절연층 위에 금속층을 형성하는 금속층 형성단계;
상기 금속층을 열처리하여 금속산화막을 형성하거나 상기 금속층 위에 금속산화막을 증착하여 금속산화막을 형성하는 금속산화막 형성단계;
상기 금속산화막 위에 비정질층을 적층하여 제1비정질층을 형성하는 제1비정질층 형성단계;
상기 제1비정질층 위에 비정질층을 적층하여 제2비정질층을 형성하는 제2비정질층 형성단계;
상기 금속층으로부터 상기 제1비정질층 및 상기 제비정질층으로 촉매 금속 원자가 이동하여 상기 제2비정질층과 상기 제2비정질층이 화합물을 형성하도록 함으로써 씨드층을 형성하는 씨드층 형성단계;
상기 씨드층 위에 비정질층을 적층 하여 제3비정질층을 형성하는 제3비정질층 형성단계; 및
상기 씨드층의 금속 입자를 촉매로 하여 상기 제3비정질층에서 결정질 박막이 생성되도록 열처리하는 결정화 단계;를 포함한 점에 특징이 있다.
상기 금속산화막 형성단계, 상기 씨드층 형성단계에서의 열처리 온도는 50℃ 내지 1000℃이며,
상기 결정화 단계에서의 열처리 온도는 200℃ 내지 1000℃인 것이 바람직하다.
상기 금속층의 두께는 10Å 내지 300Å이며,
상기 제1비정질층 및 상기 제2비정질층의 두께는 각각 5Å 내지 3000Å이며,
상기 금속층의 두께와 상기 제1비정질층 및 상기 제2비정질층의 두께의 합의 비율은 1.0.5 내지 1:200인 것이 바람직하다.
상기 금속층을 형성하는 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 코발트(Co), 알루미늄(Al), 은(Ag), 금(Au), 백금(Pt), 이리듐(Ir), 망간(Mn), 철(Fe), 크롬(Cr), 티타늄(Ti) 중 어느 하나인 것이 바람직하다.
상기 제1비정질층, 상기 제2비정질층, 상기 제3비정질층을 형성하는 재료는 실리콘, 실리콘게르마늄, 탄화실리콘, 게르마늄 중 어느 하나인 것이 바람직하다.
상기 제2비정질층 형성단계 후에 상기 금속층, 상기 금속산화막, 상기 제1비정질층, 상기 제2비정질층의 전부 또는 어느 한 층의 일부분을 식각 방법으로 제거하는 패터닝 단계를 포함할 수 있다.
본 발명에 따른 다결정 박막의 제조방법은, 제3비정질층에 확산되어 그 제3비정질 실리콘층에서 실리콘 결정화 과정에서 제1비정질층과 제2비정질층의 화합물로 형성된 씨드층이 결정화 온도를 낮추고 결정화된 박막의 결정립이 큰 효과가 있다. 따라서, 본 발명에 따른 다결정 박막의 제조방법은 종래의 제조방법에 비하여 생산성이 높은 장점이 있다.
도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다.
도 2는 발명의 일 실시 예에 따른 제조공정을 보여주는 도면이다.
도 3은 도 2에 도시된 제2비정질층 형성단계 후의 단면을 보여주는 도면이다.
도 4는 도 2에 도시된 씨드층 형성단계 후의 단면을 보여주는 도면이다.
도 5는 도 2에 도시된 제3비정질층 형성단계 후의 단면을 보여주는 도면이다.
도 6은 결정화 단계 후의 단면을 보여주는 도면이다.
도 7은 도 2에 도시된 결정화 단계 후의 결정질 박막의 표면을 광학 현미경으로 본 사진이다.
도 8은 도 7에 도시된 다결정 박막의 파수를 분석한 그래프이다.
도 9는 본 발명에 의해 제조된 다결정 실리콘 박막의 그레인 크기를 종래방법에 의해 제조된 다결정 실리콘 박막의 그레인 크기와 비교한 실험결과이다.
도 2는 발명의 일 실시 예에 따른 제조공정을 보여주는 도면이다.
도 3은 도 2에 도시된 제2비정질층 형성단계 후의 단면을 보여주는 도면이다.
도 4는 도 2에 도시된 씨드층 형성단계 후의 단면을 보여주는 도면이다.
도 5는 도 2에 도시된 제3비정질층 형성단계 후의 단면을 보여주는 도면이다.
도 6은 결정화 단계 후의 단면을 보여주는 도면이다.
도 7은 도 2에 도시된 결정화 단계 후의 결정질 박막의 표면을 광학 현미경으로 본 사진이다.
도 8은 도 7에 도시된 다결정 박막의 파수를 분석한 그래프이다.
도 9는 본 발명에 의해 제조된 다결정 실리콘 박막의 그레인 크기를 종래방법에 의해 제조된 다결정 실리콘 박막의 그레인 크기와 비교한 실험결과이다.
이하, 본 발명에 따른 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 발명의 일 실시 예에 따른 제조공정을 보여주는 도면이다. 도 3은 도 2에 도시된 제2비정질층 형성단계 후의 단면을 보여주는 도면이다. 도 4는 도 2에 도시된 씨드층 형성단계 후의 단면을 보여주는 도면이다. 도 5는 도 2에 도시된 제3비정질층 형성단계 후의 단면을 보여주는 도면이다. 도 6은 결정화 단계 후의 단면을 보여주는 도면이다.
도 2 내지 도 6을 참조하면, 본 발명의 일 실시 예에 따른 저온 다결정 박막의 제조방법(이하, "제조방법"이라 함)은 절연층 형성단계(S1)와, 금속층 형성단계(S2)와, 금속산화막 형성단계(S3)와, 제1비정질층 형성단계(S4)와, 제2비정질층 형성단계(S5)와, 씨드층 형성단계(S6)와, 제3비정질층 형성단계(S7)와, 결정화 단계(S8)를 포함한다.
상기 절연층 형성단계(S1)에서는 예컨대 유리와 같은 소재로 이루어진 기판(10) 상에 절연층(20)을 형성한다. 상기 절연층(20)은 스퍼터링(sputtering) 또는 플라즈마 화학증착(PECVD)과 같은 알려진 방법에 의해 수행될 수 있다. 상기 절연층(20)은 예컨대 산화물(SiO2, Al2O3, MgO 등), 질화물(SiN, AlN, Si3N4 등), 플루오르 화합물(CaF2, MgF2, LaF3, LiF 등) 중 어느 하나로 이루어질 수 있다. 상기 절연층(20)은 절연 기능을 하기 위해 마련된 것이다. 또한, 절연층(20)은 후술하는 씨드층 형성단계(S6) 또는 결정화 단계(S8)에서 상기 기판(10)으로부터 후술하는 제1비정질층(40) 또는 제2비정질층(50) 또는 제3비정질층(60)에 불순물이 확산 되어 제1비정질층(40), 제2비정질층(50), 제3비정질층(60)이 불순물에 오염되는 것을 방지하기 위해 마련된 것이다. 상기 절연층 형성단계(S1)에서의 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다. 상기 절연층 형성단계(S1)에서의 열처리 온도가 50℃ 미만인 경우에는 절연층(20)을 형성하는 산화물, 질화물, 플루오르 화합물이 제대로 형성되지 않은 문제점이 있다. 한편, 상기 절연층 형성단계(S1)에서의 열처리 온도가 1000℃를 초과하는 경우에는 유리로 된 기판(10)이 열 충격에 의해 파손될 수 있는 문제점이 있다.
상기 금속층 형성단계(S2)에서는 상기 절연층(20) 상에 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 코발트(Co), 알루미늄(Al), 은(Ag), 금(Au), 백금(Pt), 이리듐(Ir), 망간(Mn), 철(Fe), 크롬(Cr), 티타늄(Ti)과 같은 금속층(30)을 형성시킨다. 상기 금속층(30)은 스퍼터링(sputtering) 또는 플라즈마 화학증착(PECVD)과 같은 알려진 방법에 의해 수행될 수 있다. 상기 금속층(30)의 두께는 후술하는 제1비정질층(40) 및 제2비정질층(50)의 두께와 상대적인 관계에서 결정하는 것이 바람직하다. 상기 금속층(30)의 두께는 5Å 내지 300Å인 것이 바람직하다. 상기 금속층(30)의 두께가 5Å 미만인 경우에는 너무 얇은 두께로 인해 공정 재현성 문제와 넓은 면적에 증착시 상기 금속층(30)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 금속층(30)의 두께가 300Å을 초과하는 경우에는 많은 금속이 침투하여 금속 오염문제가 유발되어 결정화된 실리콘층을 포함하는 디바이스(device)의 특성을 저하시키는 문제점이 있다.
상기 금속산화막 형성단계(S3)에서는 상기 제1금속층 형성단계(S2)를 거친 금속층(30)을 열처리하여 그 금속층(30)의 표면에 금속산화막(35)을 형성하거나, 상기 금속층(30) 위에 금속산화막(35)을 증착하여 금속산화막(35)을 형성할 수 있다. 상기 금속산화막(35)의 두께는 1Å 내지 300Å인 것이 바람직하다. 상기 금속산화막(35)의 두께가 1Å 미만인 경우에는 상기 금속산화막(35)이 너무 얇아 제 기능을 수행하지 못하는 문제점이 있다. 한편, 상기 금속산화막(35)의 두께가 300Å을 초과하는 경우에는 상기 금속층(30)으로부터 촉매 금속이 침투하기 어려워지는 문제점과 공정의 수행시간이 지나치게 길어져 비경제적인 문제점이 있다. 상기 금속산화막 형성단계(S3)에서의 열처리에 의해 금속산화막(35)을 형성하는 경우에 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다. 상기 금속산화막 형성단계(S3)에서의 열처리 온도가 50℃ 미만인 경우에는 금속산화막(35)가 형성되지 않는 문제점이 있다. 한편, 상기 금속산화막 형성단계(S3)에서의 열처리 온도가 1000℃를 초과하는 경우에는 유리로 이루어진 기판이 열 충격에 의해 파손되거나 손상되는 문제점이 발생할 수 있다.
상기 제1비정질층 형성단계(S4)에서는 상기 금속산화막(35) 위에 비정질층을 적층하여 제1비정질층(40)을 형성한다. 상기 제1비정질층(40)은 플라즈마 화학증착법과 같이 알려진 수단을 이용하여 상기 금속산화막(35) 위에 적층 함으로써 형성한다. 상기 제1비정질층(40)의 두께는 5Å 내지 3000Å인 것이 바람직하다. 상기 제1비정질층(40)의 두께가 5Å 미만인 경우에는 상기 제1비정질층(40)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 제1비정질층(40)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 제1비정질층(40)의 두께가 3000Å를 초과하는 경우에는 상기 금속층(30)의 금속 원소와 결합하여 상기 제1비정질층(40)이 후술하는 씨드층(55)을 형성하는데 필요하지 않은 화학결합이 생성되는 문제점이 있다. 또한, 상기 금속층(30)의 두께와 상기 제1비정질층(40) 및 후술하는 제2비정질층(50)의 두께의 합의 비는 1:0.5 내지 1:200인 것이 바람직하다. 상기 금속층(30)의 두께와 상기 제1비정질층(40) 및 제2비정질층(50)의 두께의 합의 비가 그 범위를 벗어나는 경우에는 전술한 바와 같이 씨드층(55)을 형성하는데 필요하지 않은 화학 결합이 생성되는 문제점이 있다. 즉 금속 유도결합에 필요한 씨드층(55)의 조성이 아닌 다른 조성의 화학결합이 형성되어 유도 결정화에 방해가 되는 것이다. 상기 제1비정질층(40)을 형성하는 재료는 실리콘(Si), 실리콘게르마늄(SiGe), 탄화실리콘(SiC), 게르마늄(Ge) 중 어느 하나일 수 있다.
상기 제2비정질층 형성단계(S5)에서는 상기 제1비정질층(40) 위에 비정질층을 적층하여 제2비정질층(50)을 형성한다. 상기 제2비정질층(50)을 형성하는 방법은 제1비정질층(40)을 형성하는 방법과 동일할 수 있다. 상기 제2비정질층(50)을 형성하는 재료는 실리콘(Si), 실리콘게르마늄(SiGe), 탄화실리콘(SiC), 게르마늄(Ge) 중 어느 하나일 수 있다. 상기 제2비정질층(50)을 구성하는 재료와 상기 제1비정질층(40)을 구성하는 재료는 동일할 수도 있으며 서로 다를 수도 있다. 상기 제2비정질층(50)의 두께는 5Å 내지 3000Å인 것이 바람직하다. 상기 제2비정질층(50)의 두께가 5Å 미만인 경우에는 상기 제2비정질층(50)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 제2비정질층(50)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 제2비정질층(50)의 두께가 3000Å를 초과하는 경우에는 상기 금속층(30)의 금속 원소와 결합하여 상기 제2비정질층(50)이 후술하는 씨드층(55)을 형성하는데 필요하지 않은 화학결합이 생성되는 문제점이 있다. 또한, 상기 금속층(30)의 두께와 상기 제1비정질층(40) 및 상기 제2비정질층(50)의 두께의 합의 비는 1:0.5 내지 1:200인 것이 바람직하다. 상기 금속층(30)의 두께와 상기 제1비정질층(40) 및 제2비정질층(50)의 두께의 합의 비가 그 범위를 벗어나는 경우에는 전술한 바와 같이 씨드층(55)을 형성하는데 필요하지 않은 화학 결합이 생성되는 문제점이 있다. 즉 금속 유도결합에 필요한 씨드층(55)의 조성이 아닌 다른 조성의 화학결합이 형성되어 유도 결정화에 방해가 되는 것이다.
상기 제2비정질층 형성단계(S5) 후에는 패터닝 단계를 포함할 수 있다. 상기 패터닝 단계에서는 상기 금속층(30), 상기 금속산화막(35), 상기 제1비정질층(40), 상기 제2비정질층(50)의 전부 또는 어느 한 층의 일부분을 식각 방법으로 제거한다. 상기 패터닝 단계는 필요에 따라 생략될 수 있다.
상기 씨드층 형성단계(S6)에서는 상기 금속층(30)으로부터 촉매 금속 원자가 상기 제1비정질층(40) 및 상기 제2비정질층(50)으로 이동하여 화합물을 형성하도록 열처리한다. 상기 씨드층 형성단계(S6)에서 형성된 씨드층(55)은 상기 금속층(30)과, 상기 금속산화막(35)과, 상기 제1비정질층(40) 및 상기 제2비정질층(50)의 입자가 열에너지에 의해 이동하여 화학결합됨으로써 생성된다. 즉, 상기 금속층(30)으로부터 예컨대 니켈(Ni)과 같은 촉매 금속 원자가 상기 제1비정질층(40) 및 상기 제2비정질층(50)으로 이동하여 상기 금속산화막(35)으로부터 이동된 산소(O)와 결합하여 예컨대 NiSiGeO와 같은 화합물을 형성한다. 상기 씨드층 형성단계(S6)에서 행해지는 열처리는 고온 공정(furnace), 급속 열처리(RTA), 자외선(UV) 가열법 등에 의해 이루어질 수 있다. 상기 씨드층 형성단계(S6)에서 형성된 씨드층(55)은 후술하는 결정화 단계(S8)에서 제3비정질층(60)을 결정화하는 핵 역할을 한다. 상기 씨드층 형성단계(S6)에서의 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다. 상기 씨드층 형성단계(S6)의 열처리 온도가 50℃ 미만인 경우에는 씨드층(55)이 잘 형성되지 않는 문제점이 있다. 상기 씨드층 형성단계(S6)의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열 충격에 의해 변형 또는 파손되는 문제점이 있다.
상기 제3비정질층 형성단계(S7)에서는 상기 씨드층(55) 위에 결정화 하고자 하는 제3비정질층(60)을 적층하여 제3비정질층(60)을 형성한다. 상기 제3비정질층(60)을 형성하는 방법은 상기 제1비정질층(40)을 형성하는 방법을 채용할 수 있다. 상기 제3비정질층(60)을 형성하는 재료는 실리콘(Si), 실리콘게르마늄(SiGe), 탄화실리콘(SiC), 게르마늄(Ge) 중 어느 하나일 수 있다. 상기 제3비정질층(60)을 구성하는 재료와 상기 제1비정질층(40) 및 상기 제2비정질층(50)을 구성하는 재료는 동일할 수도 있으며 서로 다를 수도 있다.
상기 결정화 단계(S8)에서는 상기 씨드층(55)의 금속 입자를 촉매로 하여 상기 제3비정질층(60)에서 결정질 박막(70)이 생성되도록 열처리한다. 상기 결정화 단계(S8)에서의 열처리 온도는 200℃ 내지 1000℃인 것이 바람직하다. 본 실시 예에서, 상기 결정화 단계(S8)에서의 열처리는 RTA(Rapid Thermal Annealing) 장비를 사용하여 630℃에서 수행하였다. 상기 결정화 단계(S8)의 열처리 온도가 200℃ 미만인 경우에는 결정화하기에 온도가 낮아 결정화가 잘 되지 않은 문제점이 있다. 상기 결정화 단계(S8)의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열 충격에 의해 변형 또는 파손되는 문제가 발생할 수 있다.
도 7은 도 2에 도시된 결정화 단계 후의 결정질 박막의 표면을 광학 현미경으로 본 사진이다. 도 8은 도 7에 도시된 다결정 박막의 파수를 분석한 그래프이다. 도 9는 본 발명에 의해 제조된 다결정 실리콘 박막의 그레인 크기를 종래방법에 의해 제조된 다결정 실리콘 박막의 그레인 크기와 비교한 실험결과이다.
도 8에서 가로축은 파수(cm-1)를 나타내며 진동수에 대응하는 값이다. 파수(wave number)란 원자·분자·핵 분광학에서 빛의 진동수를 빛의 속도로 나누어서 단위 거리에 있는 파동의 수를 나타내는 진동수의 단위이다. 즉, 어떤 파의 진동수는 그리스 문자 ν(뉴)로 나타내는데 이는 광속 c를 파장 λ로 나눈 값과 같다. 즉 ν〓c/λ이다. 스펙트럼의 가시광선 영역에서 전형적인 스펙트럼 선은 5.8×10-5㎝의 파장이며 5.17×1014㎐의 진동수에 해당한다. 그런데 이와 같은 진동수가 너무 큰 값을 갖기 때문에 이 숫자를 광속으로 나누어서 크기를 작게 하는 것이 편리하다. 진동수를 광속으로 나누면 ν/c인데 이는 위 식에서 1/λ이다. 파장을 m단위로 재면 1/λ는 1m 내에서 발견되는 파의 수를 나타낸다. 파수는 대개 1/m, 즉 m-1와 1/㎝, 즉 ㎝-1의 단위로 측정한다. 도 8에서 세로축은 단위 시간당 측정되는 파수의 합으로서 강도(intensity, CPS, Count Per Second)에 해당하는 값이다.
도 8을 참조하면 520cm-1에서 최대 강도가 나타나고 있으므로 결정질 실리콘이 잘 형성된 것을 알 수 있다. 도 7은 본 발명에 따라 제조된 다결정 실리콘 박막의 표면을 1000배의 광학 현미경으로 본 사진이다. 도 9는 본 발명에 따라 제조된 다결정 실리콘의 그레인 크기와 관련하여 도 1에 도시된 종래의 방법으로 제조된 다결정 실리콘 그레인의 크기를 비교한 실험자료를 인용하였다. 도 9에 도시된 자료는 일반적으로 태양전지용으로 사용되는 다결정 실리콘 박막의 그레인 크기를 평가할 때 기판 상에 형성된 다결정 실리콘 박막의 임의의 영역을 10㎝×10㎝로 설정하고 그 영역에 존재하는 그레인의 크기가 30㎛ 이상의 크기의 비율을 측정한 결과이다. 도 9를 참조하면 종래의 방법에 의해 제조된 다결정 실리콘 박막은 0% 비율이 측정된 반면에 본 발명에 따라 제조된 다결정 실리콘 박막은 90%의 비율이 측정되었다. 이와 같이 본 발명에 따른 제조방법은 종래의 방법에 비하여 결정화된 실리콘의 품질이 현저하게 우수한 것을 알 수 있다.
이상, 바람직한 실시 예를 들어 본 발명에 대해 설명하였으나, 본 발명이 그러한 예에 의해 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범주 내에서 다양한 형태의 실시 예가 구체화될 수 있을 것이다.
10...기판 20...절연층
30...금속층 35...금속산화막
40...제1비정질층 50...제2비정질층
55...씨드층 60...제3비정질층
70...결정질 박막 S1...절연층 형성단계
S2...금속층 형성단계 S3...금속산화막 형성단계
S4...제1비정질층 형성단계 S5...제2비정질층 형성단계
S6...씨드층 형성단계 S7...제3비정질층 형성단계
S8...결정화 단계
30...금속층 35...금속산화막
40...제1비정질층 50...제2비정질층
55...씨드층 60...제3비정질층
70...결정질 박막 S1...절연층 형성단계
S2...금속층 형성단계 S3...금속산화막 형성단계
S4...제1비정질층 형성단계 S5...제2비정질층 형성단계
S6...씨드층 형성단계 S7...제3비정질층 형성단계
S8...결정화 단계
Claims (6)
- 기판 상에 절연층을 형성하는 절연층 형성단계;
상기 절연층 위에 금속층을 형성하는 금속층 형성단계;
상기 금속층을 열처리하여 금속산화막을 형성하거나 상기 금속층 위에 금속산화막을 증착하여 금속산화막을 형성하는 금속산화막 형성단계;
상기 금속산화막 위에 비정질층을 적층하여 제1비정질층을 형성하는 제1비정질층 형성단계;
상기 제1비정질층 위에 비정질층을 적층하여 제2비정질층을 형성하는 제2비정질층 형성단계;
상기 금속층으로부터 상기 제1비정질층 및 상기 제비정질층으로 촉매 금속 원자가 이동하여 상기 제2비정질층과 상기 제2비정질층이 화합물을 형성하도록 함으로써 씨드층을 형성하는 씨드층 형성단계;
상기 씨드층 위에 비정질층을 적층하여 제3비정질층을 형성하는 제3비정질층 형성단계; 및
상기 씨드층의 금속 입자를 촉매로 하여 상기 제3비정질층에서 결정질 박막이 생성되도록 열처리하는 결정화 단계;를 포함한 것을 특징으로 하는 저온 다결정 박막의 제조방법. - 제1항에 있어서,
상기 금속산화막 형성단계, 상기 씨드층 형성단계에서의 열처리 온도는 50℃ 내지 1000℃이며,
상기 결정화 단계에서의 열처리 온도는 200℃ 내지 1000℃인 것을 특징으로 하는 저온 다결정 박막의 제조방법. - 제1항에 있어서,
상기 금속층의 두께는 5Å 내지 300Å이며,
상기 제1비정질층 및 상기 제2비정질층의 두께는 각각 5Å 내지 3000Å이며,
상기 금속층의 두께와 상기 제1비정질층 및 상기 제2비정질층의 두께의 합의 비율은 1.0.5 내지 1:200 인 것을 특징으로 하는 저온 다결정 방법의 제조방법. - 제1항에 있어서,
상기 금속층을 형성하는 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 코발트(Co), 알루미늄(Al), 은(Ag), 금(Au), 백금(Pt), 이리듐(Ir), 망간(Mn), 철(Fe), 크롬(Cr), 티타늄(Ti) 중 어느 하나인 것을 특징으로 하는 다결정 박막의 제조방법. - 제1항에 있어서,
상기 제1비정질층, 상기 제2비정질층, 상기 제3비정질층을 형성하는 재료는 실리콘, 실리콘게르마늄, 탄화실리콘, 게르마늄 중 어느 하나인 것을 특징으로 하는 저온 다결정 박막의 제조방법. - 제1항에 있어서,
상기 제2비정질층 형성단계 후에 상기 금속층, 상기 금속산화막, 상기 제1비정질층, 상기 제2비정질층의 전부 또는 어느 한 층의 일부분을 식각 방법으로 제거하는 패터닝 단계를 포함한 것을 특징으로 하는 저온 다결정 박막의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110126268A KR101281132B1 (ko) | 2011-11-29 | 2011-11-29 | 저온 다결정 박막의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR20190111723A (ko) * | 2018-03-23 | 2019-10-02 | 잉 홍 | 저온 다결정 반도체 소자 및 그 제조 방법 |
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2011
- 2011-11-29 KR KR1020110126268A patent/KR101281132B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190111723A (ko) * | 2018-03-23 | 2019-10-02 | 잉 홍 | 저온 다결정 반도체 소자 및 그 제조 방법 |
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| KR101281132B1 (ko) | 2013-07-02 |
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