KR20130050271A - 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템 - Google Patents

아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템 Download PDF

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Abstract

염가로 아날로그 입력 개수를 증가시킬 수 있도록, 아날로그 입력 시스템은 각각, CPU 유닛(30)이 접속되는 버스(41)에 접속되어 외부 기기가 출력하는 아날로그값을 제1 디지털값으로 변환하는 A/D 변환장치(21a)와, 상기 CPU 유닛(30)에 전송하는 제2 디지털값을 버퍼링하는 버퍼 메모리(23a)와 해당 유닛(20a)의 고유 정보를 기억하는 불휘발성의 기억장치(22a)를 구비하는 1 이상의 아날로그 슬레이브 유닛(20a)과, 상기 버스(41)에 접속되어 상기 제1 디지털값을 입력으로서 상기 기억장치(22a)에 격납되어 있는 고유 정보에 기초하여 연산 처리를 실행하여 상기 제2 디지털값을 산출하는 연산부(17)를 구비하고, 상기 연산 처리와 상기 산출된 제2 디지털값을 상기 버퍼 메모리(23a)로 전송하는 처리를, 아날로그 슬레이브 유닛(20a)의 각각에 대해서 실행하는 1개의 아날로그 마스터 유닛(10)을 구비한다.

Description

아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템{ANALOG INPUT SYSTEM, ANALOG OUTPUT SYSTEM, AND ANALOG INPUT/OUTPUT SYSTEM}
본 발명은 프로그래머블 컨트롤러(PLC)에 장착되는 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템에 관한 것이다.
PLC에는 베이스 유닛에 1 이상의 기능 유닛이 접속되어 구성되는 것이 있다. 기능 유닛에는 PLC 전체의 제어를 실행하는 CPU 유닛, 피제어장치와의 사이에 입출력을 실시하는 아날로그 입출력 유닛, 다른 PLC와의 사이의 통신을 실시하는 통신 장치로서의 네트워크 유닛 등이 준비되어 있어, 유저는 소망하는 기능 유닛을 조합해 PLC를 구축할 수 있다. 베이스 유닛에는 버스가 내장되어 있어 베이스 유닛에 장착되고 있는 복수의 기능 유닛은 버스를 통하여 데이터를 서로 송수신할 수 있다.
아날로그 입출력 유닛은 CPU 유닛이 읽어내고／기입할 수 있는 공용 메모리를 이용해 CPU 유닛과의 사이의 데이터의 주고 받음을 실시한다. 또한, 아날로그 입출력 유닛이란, 외부 기기로부터 입력되는 아날로그값을 A／D 변환하고 CPU 유닛에 주고 받는 디지털값을 생성하고 생성한 디지털값을 공용 메모리에 기입하는 아날로그 입력 유닛과, CPU 유닛이 생성하여 공용 메모리에 기입한 디지털값을 D／A 변환하고 외부 기기로 출력하는 아날로그값을 생성하는 아날로그 출력 유닛을 총칭하는 것이다.
유저는 베이스 유닛에 아날로그 입출력 유닛을 복수 장착함으로써, 아날로그 입출력 개수를 증가시킬 수 있다(예를 들면, 특허 문헌 1, 특허 문헌 2 참조).
[특허 문헌 1]특개 2010－134830호 공보 [특허 문헌 2]특개 2006－165737호 공보
여기서, 아날로그 입출력 유닛이 취급하는 디지털값은 아날로그 입력 유닛이 구비하는 A／D 변환 장치가 출력하는 값 또는 아날로그 출력 유닛이 구비하는 D／A 변환 장치에 입력되는 값 그 자체가 아니고, 아날로그 입력 유닛, 아날로그 출력 유닛의 내부의 연산부에 의해서, 어떠한 수치 변환시킨 것이다.
예를 들면, 열전대, 백금 측온 저항체 등의 온도값이 입력되는 아날로그 입력 유닛은 JIS등의 규격으로 정해져 있는 열기전력표나 측온 저항체 저항값표에 기초하여 A／D 변환 장치의 출력값을 온도값으로 수치 변환한다.
또, 전압이나 전류가 입력되는 아날로그 입력 유닛은 0－10V, 1－5V, 4－20mA 등 범위의 아날로그 입력을 디지털값으로 변환한 후, 변환 후의 디지털값을 0－4000등의 미리 정해진 범위의 디지털값으로 수치 변환한다.
또, 아날로그 입출력 유닛은 수치 변환뿐만 아니라 변환된 디지털값을 바탕으로 아날로그 입출력 유닛 내에서 평균 처리를 시키거나, 디지털값이 설정된 범위를 넘을 때에 알람을 출력시키거나 하는 등 아날로그 입출력 유닛 내에 있어 실현되지 않으면 안되는 기능을 가지고 있다.
따라서, 복수의 아날로그 입출력 유닛을 베이스 유닛에 접속해 아날로그 입출력 개수를 증가시키는 경우, 모든 접속하는 아날로그 입출력 유닛이 연산부를 가지게 할 필요가 있기 때문에, 비용 상승의 요인이 되는 과제가 있었다.
본 발명은 상기를 감안하여 이루어진 것으로서 염가로 아날로그 입력 개수 또는 아날로그 출력 개수를 증가시킬 수 있는 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템을 제공하는 것을 목적으로 한다.
앞서 말한 과제를 해결하고 목적을 달성하기 위해서, 본 발명은 각각, CPU 유닛이 접속되는 버스에 접속됨과 아울러, 아날로그값을 출력하는 외부 기기에 접속되어 상기 외부 기기가 출력하는 아날로그값을 제1 디지털값으로 변환하는 A／D 변환 장치와, 상기 CPU 유닛에 전송하는 제2 디지털값을 버퍼링하는 제1 버퍼 메모리와, 자(自) 유닛의 고유 정보를 기억하는 불휘발성의 기억장치를 구비하는 1 이상의 슬레이브 입력 유닛과, 상기 버스에 접속되어 상기 A／D 변환 장치가 출력한 제1 디지털값을 입력으로서 상기 기억장치에 격납되어 있는 고유 정보에 기초하여 연산 처리를 실행하여 상기 제2 디지털값을 산출하는 연산부를 구비하고, 상기 연산부에 의한 연산 처리와 상기 연산 처리에 의해 산출된 제2 디지털값을 상기 제1 버퍼 메모리에 전송하는 처리를 상기 슬레이브 입력 유닛의 각각에 대해서 실행하는, 1개의 마스터 유닛을 구비하는 것을 특징으로 한다.
본 발명에 관한 아날로그 입력 시스템에 의하면, 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 접속할 수 있음과 아울러 아날로그 슬레이브 유닛이 연산부를 가질 필요가 없기 때문에, 염가로 아날로그 입력 개수를 증가시킬 수 있게 된다.
도 1은 본 발명에 관한 실시 형태의 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템을 적용한 PLC의 구성을 나타내는 도면이다.
도 2는 아날로그 슬레이브 유닛에 구비되는 기억장치의 메모리 구조를 설명하는 도면이다.
도 3은 아날로그 마스터 유닛에 구비되는 기억장치의 메모리 구조를 설명하는 도면이다.
도 4는 접속 슬레이브 유닛 테이블의 데이터 구조를 설명하는 도면이다.
도 5는 입력 신호의 취급할 때의 아날로그 입출력 시스템의 동작을 설명하는 도면이다.
도 6은 출력 신호를 취급할 때의 아날로그 입출력 시스템의 동작을 설명하는 도면이다.
도 7은 비교예에 관한 기술을 설명하는 도면이다.
이하에, 본 발명에 관한 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템의 실시 형태를 도면에 기초하여 자세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
실시 형태.
도 1은 본 발명에 관한 실시 형태의 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템을 적용한 PLC의 구성을 나타내는 도면이다.
도 1에 나타내는 바와 같이, PLC(1)는 아날로그 마스터 유닛(10)과, 복수(여기에서는 2개)의 아날로그 슬레이브 유닛(20a, 20b)과, CPU 유닛(30)과, 베이스 유닛(40)을 구비하고 있다. 또한, 아날로그 슬레이브 유닛(20a)은 아날로그 입력 유닛이며, 아날로그 슬레이브 유닛(20b)은 아날로그 출력 유닛라고 한다. 즉, 아날로그 마스터 유닛(10) 및 아날로그 슬레이브 유닛(20a)은 아날로그 입력 시스템을 구성한다. 또, 아날로그 마스터 유닛(10) 및 아날로그 슬레이브 유닛(20b)은 아날로그 출력 시스템을 구성한다. 또, 아날로그 마스터 유닛(10), 아날로그 슬레이브 유닛(20a, 20b)은 아날로그 입출력 시스템을 구성한다. 이후, 아날로그 슬레이브 유닛(20a, 20b)을 아날로그 슬레이브 유닛(20)으로 총칭할 수 있다.
베이스 유닛(40)은 아날로그 마스터 유닛(10), 아날로그 슬레이브 유닛(20a, 20b), 및 CPU 유닛(30)이 장착되고 있어 이렇게 장착되고 있는 유닛간(間)을 전기적으로 접속하는 버스(41)를 구비하고 있다.
아날로그 마스터 유닛(10)은 외부 기기로부터 입력된 아날로그값을 디지털값으로 변환하는 A/D 변환장치(11)와, 불휘발성의 기억장치(12)와, 연산부(17)와, 주로 유닛간의 데이터 전송을 위한 버퍼로서 이용되는 공용 메모리(15)와, 공용 메모리(15) 및 버스(41)를 통해 데이터 전송을 제어하는 버스 제어부(16)를 구비하고 있다. 또한, 아날로그 마스터 유닛(10)은 아날로그값의 입력 단자를 복수로 구비하도록 해도 좋다.
또, 아날로그 슬레이브 유닛(20a)은 외부 기기로부터 입력된 아날로그값을 디지털값으로 변환하는 A/D 변환장치(21a)와, 불휘발성의 기억장치(22a)와, 주로 유닛간의 데이터 전송을 위한 버퍼로서 이용되는 공용 메모리(25a)와, 공용 메모리(25a) 및 버스(41)를 통해 데이터 전송을 실행하는 버스 제어부(26a)를 구비하고 있다. 또한, 아날로그 슬레이브 유닛(20a)은 아날로그값의 입력 단자를 복수로 구비하도록 해도 좋다.
또, 아날로그 슬레이브 유닛(20b)은 CPU 유닛(30)이 생성한 디지털값을 외부 기기로 출력하는 아날로그값으로 변환하는 D/A 변환장치(21b)와, 불휘발성의 기억장치(22b)와, 주로 유닛간의 데이터 전송을 위한 버퍼로서 이용되는 공용 메모리(25b)와, 공용 메모리(25b) 및 버스(41)을 통해 데이터 전송을 제어하는 버스 제어부(26b)를 구비하고 있다. 또한, 아날로그 슬레이브 유닛(20b)은 아날로그값의 출력 단자를 복수로 구비하도록 해도 좋다.
여기서, 아날로그 마스터 유닛(10)이 구비하는 공용 메모리(15)는 버퍼 메모리(13) 및 유닛간 I／F 영역(14)이 확보되고 있다. 버퍼 메모리(13)는 CPU 유닛(30)이 읽고 쓰기 가능하게 되어 있어, CPU 유닛(30)으로부터 송신된 데이터나 CPU 유닛(30)으로 송신하는 데이터가 격납된다. 유닛간 I／F 영역(14)은 아날로그 슬레이브 유닛(20a, 20b)으로부터 송신된 데이터나 아날로그 슬레이브 유닛(20a, 20b)으로 송신하는 데이터가 격납된다.
한편, 아날로그 슬레이브 유닛(20a)이 구비하는 공용 메모리(25a)에도 버퍼 메모리(23a) 및 유닛간 I／F 영역(24a)이 확보되고 있다. 버퍼 메모리(23a)는 CPU 유닛(30)이 읽고 쓰기 가능하게 되어 있어, CPU 유닛(30)으로부터 송신된 데이터나 CPU 유닛(30)에 송신하는 데이터가 버퍼링된다. 유닛간 I／F 영역(24a)은 아날로그 마스터 유닛(10)이 읽고 쓰기 가능하게 되어 있어, 아날로그 마스터 유닛(10)으로 송신하는 데이터나 아날로그 마스터 유닛(10)으로부터 송신된 데이터가 격납된다. 또, 유닛간 I／F 영역(24a)은 외부 기기로부터 입력되는 아날로그값을 취하여 디지털값으로 변환하는 주기를 기술한 변환 주기 설정값이 격납된다.
또, 아날로그 슬레이브 유닛(20b)이 구비하는 공용 메모리(25b)에도 버퍼 메모리(23b) 및 유닛간 I／F 영역(24b)이 확보되고 있다. 버퍼 메모리(23b)는 CPU 유닛(30)이 읽고 쓰기 가능하게 되어 있어, CPU 유닛(30)으로부터 송신된 데이터나 CPU 유닛(30)에 송신하는 데이터가 격납된다. 유닛간 I／F 영역(24b)은 아날로그 마스터 유닛(10)이 읽고 쓰기 가능하게 되어 있어, 아날로그 마스터 유닛(10)에 송신하는 데이터나 아날로그 마스터 유닛(10)으로부터 송신된 데이터가 격납된다. 또, 유닛간 I／F 영역(24b)은 CPU 유닛(30)으로부터 송신된 디지털값을 취하여 외부 기기로 출력하는 아날로그값으로 변환하는 주기를 기술한 변환 주기 설정값이 격납된다.
아날로그 마스터 유닛(10)이 구비하는 버스 제어부(16)는 해당 유닛(10)이 구비하는 유닛간 I／F 영역(14)과 아날로그 슬레이브 유닛(20a)이 구비하는 유닛간 I／F 영역(24a)의 사이의 데이터 전송과, 해당 유닛(10)이 구비하는 유닛간 I／F 영역(14)과 아날로그 슬레이브 유닛(20b)이 구비하는 유닛간 I／F 영역(24b)의 사이의 데이터 전송을 실행한다. 구체적으로는 예를 들면, 아날로그 마스터 유닛(10)에서 아날로그 슬레이브 유닛(20a)으로의 데이터 전송을 실행할 때, 버스 제어부(26a)는 아날로그 마스터 유닛(10)이 버스 사용권을 가지고 있을 때 아날로그 마스터 유닛(10)의 유닛간 I／F 영역(14)에 격납된 데이터를 읽어내어, 아날로그 슬레이브 유닛(20a)의 유닛간 I／F 영역(24a)에 기입한다. 또, 아날로그 슬레이브 유닛(20a)에서 아날로그 마스터 유닛(10)으로의 데이터 전송을 실행할 때, 버스 제어부(16)는 아날로그 마스터 유닛(10)이 버스 사용권을 가지고 있을 때, 아날로그 마스터 유닛(20a)의 유닛간 I／F 영역(24a)에 격납된 데이터를 읽어내고, 해당 유닛(10)의 유닛간 I／F 영역(14)으로 읽어낸다.
이와 같이, 버스 제어부(16)는 아날로그 마스터 유닛(10)과 아날로그 슬레이브 유닛(20)의 사이의 데이터 전송을 실행한다. 또한, 버스 제어부(16)는 연산 처리(후술하는 수치 변환 처리 및 보정 처리) 전의 디지털값을 아날로그 슬레이브 유닛(20)에서 아날로그 마스터 유닛(10)으로 전송하여, 연산 처리가 끝난 디지털값을 아날로그 마스터 유닛(10)에서 아날로그 슬레이브 유닛(20)으로 전송한다. 또한, 버스 제어부(16)에 의한 데이터 전송에 관한 데이터 전송원 및 데이터 전송지의 지정은 연산부(17)에 의해서 되는 것으로 한다.
또, 아날로그 슬레이브 유닛(20a)에 있어서 버스 제어부(26a)는 기억장치(22a)와 유닛간 I／F 영역(24a)의 사이의 데이터 전송을 실행할 수 있다. 동일하게, 아날로그 슬레이브 유닛(20b)에 있어서 버스 제어부(26b)는 기억장치(22b)와 유닛간 I／F 영역(24b)의 사이의 데이터 전송을 실행할 수 있다. 버스 제어부(26a, 26b)에 의한 데이터 전송에 관한 데이터 전송원 및 데이터 전송지의 지정은 버스 제어부(16) 및 버스(41)를 통하여 연산부(17)에서 지정되도록 해도 좋다.
아날로그 마스터 유닛(10)이 구비하는 연산부(17)는 아날로그 슬레이브 유닛(20a)이 A／D 변환해 얻은 디지털값에 대해서 연산 처리를 실시해서, CPU 유닛(30)에 입력하는 디지털값을 산출할 수 있다. 또, 연산부(17)는 CPU 유닛(30)이 아날로그 슬레이브 유닛(20b)에 출력한 디지털값에 대해서 연산 처리를 실시하여, 아날로그 슬레이브 유닛(20b)이 A／D 변환하면 외부 기기로 출력하는 아날로그값을 얻을 수 있는 디지털값을 산출한다.
여기서, 디지털값에 대해서 실행되는 수치 변환 처리의 알고리즘은 아날로그 입출력 유닛의 종별(유닛 종별)에 의해서 다르다. 열전대, 백금 측온 저항체 등의 온도값이 입력되는 종별의 아날로그 입출력 유닛은 JIS등의 규격으로 정해져 있는 열기전력표나 측온 저항체 저항값표에 기초하여, A／D 변환 후의 디지털값을 온도값으로 변환한다. 또, 전압이나 전류가 입력되는 종별의 아날로그 입출력 유닛은 0－10V, 1－5V, 4－20mA등의 아날로그 입력을 0－4000등의 미리 정해진 범위의 디지털값으로 변환한다. 또한, 수치 변환 처리의 개념은 평균 처리나 디지털값이 미리 설정된 범위를 넘었을 때에 알람을 출력하는 처리를 포함한다.
또, 일반적으로 변환 장치(A／D 변환장치, D／A 변환장치)는 내부에서 기준 전압(예를 들면, GND 전압 및 측정 상한 전압)을 생성하고, 생성한 기준 전압의 아날로그 신호와 입출력하는 아날로그값의 비교를 바탕으로 변환을 실시하게 되어 있다. 통상은 생성한 기준 전압이 오차를 포함하고 있거나, 변환 장치를 구성하는 회로에 오차를 포함하고 있거나 하기 때문에, 기준 전압을 그대로 이용하여 변환을 실시하면 의도한 변환값을 얻게 되지 않을 수 있다.
이에, 본 발명의 실시 형태에 있어서는, 유닛 종별이나 오차를 보정할 때에 기준이 되는 값 등 개개의 유닛에 고유의 정보를 아날로그 슬레이브 유닛(20)의 각각에 유지하게 하여, 아날로그 마스터 유닛(10)에서 연산부(17)는 각각에 유지되고 있는 고유 정보에 기초하여 수치 변환 처리와 보정 처리를 실행하도록 했다.
도 2는 아날로그 슬레이브 유닛(20a)에 구비되는 기억장치(22a)의 메모리 구조를 설명하는 도면이다. 도시한 바와 같이, 기억장치(22a)에는 유닛 종별을 기술한 유닛 종별 정보(221)와 제1 디지털 기준값(222)과 제2 디지털 기준값(223)이 미리 격납되고 있다. 또한, 유닛 종별 정보(221)는 검색 키로서 이용해 후술의 수치 변환 처리 테이블(121)을 검색함으로써 아날로그 슬레이브 유닛(20)에 고유의 수치 변환 처리를 선택할 수 있는 것이면 어떠한 정보여도 좋고, 예를 들면 유닛 종별 정보(221)로서 제품번호를 채용할 수 있다.
제1 디지털 기준값(222), 제2 디지털 기준값(223)은 교정기가 생성한 GND 전압, 측정 상한 전압의 아날로그 신호의 각각을 A/D 변환장치(21a)가 변환해 얻을 수 있는 디지털값으로 한다. 연산부(17)는 아날로그 슬레이브 유닛(20a)에 설정된 유닛 종별 정보(221)를 참조해 아날로그 슬레이브 유닛(20) 용의 수치 변환 처리를 선택하고, 당해 선택한 수치 변환 처리를 실행하여 디지털값을 산출한다. 그리고 수치 변환 처리 후의 디지털값에 대해서 디지털 기준값(222, 223)을 이용해 보정 처리한다.
기억장치(22b)의 메모리 구조는 기억장치(22a)와 같다. 단, 제1 디지털 기준값(222), 제2 디지털 기준값(223)은 D/A 변환장치(21b)가 변환하면 GND 전압을 나타내는 아날로그값 및 측정 상한 전압을 나타내는 아날로그값을 각각 얻을 수 있는 디지털값으로 한다.
또한, 기준 전압은 GND 전압 및 측정 상한 전압만큼 한정되지 않는다. 보정 처리의 알고리즘을 변경함으로써, 소망한 전압을 기준 전압으로 할 수 있다.
도 3은 기억장치(12)의 메모리 구조를 설명하는 도면이다. 기억장치(12)에는 복수의 수치 변환 처리를 유닛 종별마다 기술한 수치 변환 처리 테이블(121)이 미리 격납되고 있다. 수치 변환 처리 테이블(121)은 유닛 종별 정보(221)를 검색 키로서 검색함으로써, 대응하는 수치 변환 처리를 취득할 수 있게 되어 있다.
또, 아날로그 마스터 유닛(10)은 동일한 버스(41)에 접속되고 있는 아날로그 슬레이브 유닛(20a, 20b)의 고유 정보(유닛 종별, 제1 디지털 기준값, 제2 디지털 기준값)를 관리하는 접속 슬레이브 유닛 테이블(122)을 유지한다. 도 4는 접속 슬레이브 유닛 테이블(122)의 데이터 구조를 설명하는 도면이다. 도시한 바와 같이, 접속 슬레이브 유닛 테이블(122)은 아날로그 슬레이브 유닛(20) 마다 식별 ID, 유닛 종별, 제1 디지털 기준값, 및 제2 디지털 기준값을 구비하는 엔트리가 등록되어 구성되어 있다. 식별 ID는 버스(41)의 어느 접속 슬롯에 접속되어 있는지를 나타내는 식별 번호이다.
접속 슬레이브 유닛 테이블(122)을 구성하는 개개의 엔트리는 예를 들면, 기동 시 등에 연산부(17)에 의해서 등록된다. 구체적으로 연산부(17)는 버스 제어부(16)를 제어해 기억장치(22a, 22b)로부터 각각의 고유 정보를 아날로그 마스터 유닛(10)의 유닛간 I／F 영역(14)으로 순서대로 읽어내고, 읽어낸 고유 정보를 접속 슬레이브 유닛 테이블(122)에 순서대로 등록한다. 또한, 기동 시에 버스 제어부(16)가 자율적으로 고유 정보를 각각의 아날로그 슬레이브 유닛(20)으로부터 읽어내고, 읽어낸 각각의 고유 정보를 접속 슬레이브 유닛 테이블(122)에 등록해도 좋다.
또한, 여기에서는 일례로서 접속 슬레이브 유닛 테이블(122)은 유닛간 I／F 영역(14)에 유지되는 것으로서 설명하지만, 접속 슬레이브 유닛 테이블(122)은 아날로그 마스터 유닛(10) 내이면 어떠한 기억 영역에 유지 되도록 해도 괜찮다.
CPU 유닛(30)은 아날로그 마스터 유닛(10)의 버퍼 메모리(13)나 아날로그 슬레이브 유닛(20a)의 버퍼 메모리(23a)에 격납되어 있는 디지털값을 읽어내거나 아날로그 슬레이브 유닛(20b)의 버퍼 메모리(23b)에 디지털값을 기입하거나 하는 버스 제어부(32)와, 버스 제어부(32)가 읽어낸 디지털값을 입력으로서 유저 프로그램에 기초하여 연산을 실시하여 아날로그 슬레이브 유닛(20b)에 기입한 디지털값을 산출하는 연산부(31)를 구비하고 있다. 연산부(31)는 구체적으로 미리 내장하는 유저 프로그램을 1회 실행(스캔)할 때마다 디지털값의 입출력을 실시한다. 따라서, 버퍼 메모리(13, 23a)상의 디지털값을 읽어내고, 및 버퍼 메모리(23b) 상의 디지털값의 갱신은 유저 프로그램의 스캔 주기마다 실행된다.
또한, 변환 주기 설정값은 유저 프로그램의 스캔 주기와 같아도 좋고, 다른 값이어도 괜찮다.
다음에, 도 5 및 도 6을 참조하여, 본 발명의 아날로그 입출력 시스템의 동작을 설명한다. 도 5는 입력 신호의 취급할 때의 아날로그 입출력 시스템의 동작을 설명하는 도면이고, 도 6은 출력 신호를 취급할 때의 아날로그 입출력 시스템의 동작을 설명하는 도면이다.
도시된 바와 같이, PLC(1)의 기동 시에는 우선, 연산부(17)는 버스 제어부(16)를 제어하여 아날로그 슬레이브 유닛(20a)의 기억장치(22a)에 격납되어 있는 고유 정보를 읽어내고, 읽어낸 고유 정보를 유닛간 I／F 영역(14)에 있는 접속 슬레이브 유닛 테이블(122)에 등록한다(단계 S1). 또, 연산부(17)는 버스 제어부(16)를 제어하여 아날로그 슬레이브 유닛(20a)의 유닛간 I／F 영역(24a)에 변환 주기 설정값을 격납한다(단계 S2).
또한, 단계 S1, 단계 S2의 동작은 아날로그 슬레이브 유닛(20b)에 대해서도 실행된다.
아날로그 슬레이브 유닛(20a)에서 A/D 변환장치(21a)는 A／D 변환을 실시하고, A／D 변환 후의 데이터(디지털값)를 유닛간 I／F 영역(24a)에 격납한다(단계 S3). 또한, 단계 S3의 동작은 유닛간 I／F 영역(24a)에 격납된 변환 주기 설정값에 기술되어 있는 변환 주기로 실행되어 유닛간 I／F 영역(24a)에 있는 A／D 변환 후의 데이터는 A／D 변환이 실행될 때마다 갱신된다.
아날로그 마스터 유닛(10)에서 연산부(17)는 버스 제어부(16)를 제어하여 아날로그 슬레이브 유닛(20a)의 유닛간 I／F 영역(24a)에 격납되어 있는 A／D 변환 후의 데이터를 아날로그 마스터 유닛(10)의 유닛간 I／F 영역(14)으로 읽어낸다(단계 S4).
그리고 연산부(17)는 접속 슬레이브 유닛 테이블(122)에 등록되어 있는 아날로그 슬레이브 유닛(20a)의 유닛 종별 정보(221)를 검색 키로서 기억장치(12)에 격납되어 있는 수치 변환 처리 테이블(121)을 검색하고, 검색에 의해 취득한 수치 제어 처리와 접속 슬레이브 유닛 테이블(122)에 등록되어 있는 아날로그 슬레이브 유닛(20a)의 제1 디지털 기준값(222) 및 제2 디지털 기준값(223)을 이용한 보정 처리를, 유닛간 I／F 영역(14)으로 읽어낸 A／D 변환 후의 데이터에 대해서 실행한다(단계 S5). 그리고 연산부(17)는 버스 제어부(16)를 제어하여 수치 변환 처리 및 보정 처리를 실행해 얻은 데이터(디지털값)를 아날로그 슬레이브 유닛(20a)의 유닛간 I／F 영역(24a)에 격납한다(단계 S6).
아날로그 슬레이브 유닛(20a)에 있어서 버스 제어부(26a)는 단계 S6의 처리에 의해 유닛간 I／F 영역(24a)에 격납된 수치 변환 처리 및 보정 처리가 실행된 데이터를 버퍼 메모리(13a)로 전송 한다(단계 S7).
CPU 유닛(30)에 있어서 버스 제어부(32)는 아날로그 슬레이브 유닛(20a)의 버퍼 메모리(23a)에 격납되어 있는 수치 변환 처리 및 보정 처리가 실행된 데이터를 읽어낸다(단계 S8).
버스 제어부(32)가 읽어낸 데이터는 연산부(31)에 보내져 유저 프로그램의 연산에 사용된다.
계속하여, 버스 제어부(32)는 연산부(31)가 유저 프로그램의 연산에 의해 산출한 디지털값의 데이터를, 아날로그 슬레이브 유닛(20b)의 버퍼 메모리(23b)에 격납한다(단계 S9).
아날로그 슬레이브 유닛(20b)에서 버스 제어부(26b)는 단계 S8의 처리에 의해 버퍼 메모리(23b)에 격납된 데이터를 유닛간 I／F 영역(24b)으로 전송한다(단계 S10).
아날로그 마스터 유닛(10)에 있어서 연산부(17)는 버스 제어부(16)를 제어하여, 단계 S9의 처리에 의해 유닛간 I／F 영역(24b)에 격납된 데이터를 아날로그 마스터 유닛(10)의 유닛간 I／F 영역(14)으로 읽어낸다(단계 S11).
그리고 연산부(17)는 접속 슬레이브 유닛 테이블(122)에 등록되어 있는 아날로그 슬레이브 유닛(20b)의 제1 디지털 기준값(222) 및 제2 디지털 기준값(223)을 이용한 보정 처리와, 접속 슬레이브 유닛 테이블(122)에 등록되어 있는 아날로그 슬레이브 유닛(20b)의 유닛 종별 정보(221)를 검색 키로서 수치 변환 처리 테이블(121)을 검색하여 검색에 의해 취득한 수치 제어 처리를, 단계 S10의 처리에 의해 유닛간 I／F 영역(14)으로 읽어낸 데이터에 대해서 실행한다(단계 S12). 그리고 연산부(17)는 버스 제어부(16)를 제어하여, 보정 처리 및 수치 변환 처리를 실행해 얻은 데이터(디지털값)를 아날로그 슬레이브 유닛(20b)의 유닛간 I／F 영역(24b)에 격납한다(단계 S13).
아날로그 슬레이브 유닛(20b)에 있어서 D/A 변환장치(21b)는 단계 S13의 처리에 의해 유닛간 I／F 영역(24b)에 격납된 데이터를 읽어내고, 읽어낸 데이터를 D／A 변환하여 얻을 수 있는 아날로그값을 외부 기기로 출력한다(단계 S14).
또한, 단계 S4~단계 S7의 동작은 예를 들면 유닛간 I／F 영역(24a)에 격납된 변환 주기 설정값에 기술되어 있는 변환 주기와 동일한 주기로 반복해 실행된다. 또, 단계 S8~단계 S9의 동작은 유저 프로그램의 스캔 주기로 반복해 실행된다. 또, 단계 S10~단계 S13의 동작은 예를 들면 유닛간 I／F 영역(24b)에 격납된 변환 주기 설정값에 기술되어 있는 변환 주기와 동일한 주기로 반복해 실행된다. 또, 단계 S14의 동작은 유닛간 I／F 영역(24b)에 격납된 변환 주기 설정값에 기술되어 있는 변환 주기로 반복해 실행된다.
또한, 본 발명의 실시 형태에 있어서, 아날로그 입력 시스템은 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛(20a)을 1개 구비하는 것으로 설명했지만, 아날로그 입력 시스템이 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 구비하는 경우에서도, 아날로그 마스터 유닛(10)은 상기 실시 형태로 설명한 구성에 의해 각각의 아날로그 슬레이브 유닛에 대해서 디지털값에 대한 연산 처리를 실행할 수 있는 것은 말할 필요도 없다. 동일하게, 아날로그 출력 시스템이 아날로그 출력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 구비하는 경우에도, 아날로그 마스터 유닛(10)은 각각의 아날로그 슬레이브 유닛에 대해서 디지털값에 대한 연산 처리를 실행할 수 있다. 동일하게, 아날로그 입출력 시스템이 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛 또는 아날로그 출력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 구비하는 경우에도, 아날로그 마스터 유닛(10)은 각각의 아날로그 슬레이브 유닛에 대해서 디지털값에 대한 연산 처리를 실행할 수 있다.
다음에, 본 발명의 실시 형태와 비교되는 기술(이후, 비교예에 관한 기술) 에 대해서 설명한다. 도 7은 비교예에 관한 기술을 설명하는 도면이다. 또한, 이후, 본 발명의 실시 형태와 동일한 구성요소에는 동일한 부호를 교부하고, 중복 하는 설명을 생략하는 것으로 한다.
도 7에 나타내는 바와 같이, 비교예에 관한 기술에 의하면, PLC(2)는 CPU 유닛(30)과, 베이스 유닛(40)과, 아날로그 마스터 유닛(60), 아날로그 멀티플렉스 유닛(70a), 및 아날로그 멀티플렉스 유닛(70b)으로 이루어진 아날로그 입출력 시스템을 구비하고 있다. 베이스 유닛(40)은 버스(41)를 구비하고 있고, 버스(41)는 CPU 유닛(30)에 아날로그 마스터 유닛(60)을 전기적으로 접속하고 있다. CPU 유닛(30)은 연산부(31) 및 버스 제어부(32)를 구비하고 있다.
아날로그 마스터 유닛(60)은 아날로그값을 디지털값으로 변환하는 A/D 변환장치(61)와 타이밍 생성부(62)를 구비하는 연산부(63)와 버스 제어부(64)를 구비하고 있다. 또, 아날로그 멀티플렉스 유닛(70a)은 아날로그 멀티플렉서 채널 전환(71a)과 아날로그 신호 변환 회로(72a)를 구비하고 있다. 동일하게, 아날로그 멀티플렉스 유닛(70b)은 아날로그 멀티플렉서 채널 전환(71b)과 아날로그 신호 변환 회로(72b)를 구비하고 있다.
아날로그 멀티플렉스 유닛(70a, 70b)은 각각 복수의 채널의 입력 단자를 구비하고 있다. 각각의 입력 단자에는 사양에 의해 정해진 범위의 아날로그값이 입력된다. 아날로그 마스터 유닛(60)에서 타이밍 생성부(62)는 아날로그 멀티플렉스 유닛(70a, 70b)이 구비하는 모든 입력 단자 중에서 하나를 선택하는 선택 신호를 바꾸는 타이밍을 생성한다. 연산부(63)는 선택 신호에 의해서 모든 입력 단자가 균등하게 선택되도록 타이밍 생성부(62)가 생성한 타이밍으로 전환한다. 아날로그 멀티플렉스 유닛(70a)에 있어서 아날로그 멀티플렉서 채널 전환(71a)은 선택 신호가 지정하는 입력 단자로부터 아날로그값을 취하고, 취한 아날로그값을 아날로그 신호 변환 회로(72a)로 입력한다. 아날로그 신호 변환 회로(72a)는 입력된 아날로그값을 아날로그 마스터 유닛(60)이 A／D 변환 가능한 범위의 아날로그값으로 변환하고, 변환 후의 아날로그값을 아날로그 마스터 유닛(60)의 A/D 변환장치(61)로 입력한다.
동일하게, 아날로그 멀티플렉스 유닛(70b)에 있어서 아날로그 멀티플렉서 채널 전환(71b)은 선택 신호가 지정하는 입력 단자로부터 아날로그값을 취하고, 취한 아날로그값을 아날로그 신호 변환 회로(72b)로 입력한다. 아날로그 신호 변환 회로(72b)는 입력된 아날로그값을 아날로그 마스터 유닛(60)이 A／D 변환 가능한 범위의 아날로그값으로 변환하고, 변환 후의 아날로그값을 아날로그 마스터 유닛(60)의 A/D 변환장치(61)로 입력한다.
A/D 변환장치(61)는 입력된 아날로그값을 디지털값으로 변환하고, 변환 후의 디지털값을 연산부(63)로 입력한다. 연산부(63)는 입력된 디지털값에 대해서 수치 변환 처리를 실행하고, 수치 변환 처리 후의 디지털값을 버스 제어부(64)로 입력한다. CPU 유닛(30)의 버스 제어부(32)는 버스 제어부(64)에 입력된 디지털값을 읽어낸다.
여기서, 비교예에 관한 기술에 의하면 외부 기기로부터 입력되는 아날로그값의 취득 주기는 입력 개수의 증가에 따라 취득 주기가 길어져 버리는 문제가 있다. 또, 아날로그 멀티플렉스 유닛(70a, 70b)은 아날로그 마스터 유닛(60)에 아날로그값을 입력하므로, 아날로그값의 신호의 상승／하강에 시간을 필요로 하여, 선택 신호의 전환 간격이 길어져 버려, 결과적으로 아날로그값의 취득 주기가 더욱 더 길어져 버리는 문제가 있다. 이것에 대해서, 본 발명의 실시 형태에 의하면, 유닛간은 디지털값의 데이터가 전송되므로, 신호의 상승／하강에 관한 시간이 비교예에 관한 기술에 비해 짧다. 또, 아날로그 슬레이브 유닛(20) 마다 설정된 변환 주기에 아날로그값의 취득이나 아날로그값의 출력을 실행할 수 있으므로, 아날로그값의 취득 주기나 아날로그값의 출력 주기는 아날로그 입출력 개수에 의존하지 않는다.
또, 비교예에 관한 기술에 의하면, 아날로그 멀티플렉스 유닛(70a, 70b)은 아날로그 회로로 구성되어 있어 아날로그 마스터 유닛(60)과의 사이에 아날로그 신호가 송수신 된다. 일반적으로, 아날로그 회로에서는 저항이나 연산증폭기 등의 부품의 편차가 A／D 변환값, D／A 변환값에 영향을 주므로, 이것들에 의한 오차를 보정할 필요가 있다. 이 때문에, 아날로그 멀티플렉스 유닛(70a, 70b)은 아날로그 마스터 유닛(60)에 송신하는 아날로그값에 포함되는 오차를 수정할 필요가 있다. 따라서, 비교예에 관한 기술에 의하면 유저는 PLC(2)를 구축할 때에 입력 단자 마다의 오차를 보정할 필요가 있어, 유저의 부담이 크다는 문제가 있다. 또한, 아날로그값의 오차의 보정 방법으로서는 입출력하는 아날로그값의 크기를 가변 저항을 이용해 조정하는 방법이 일반적이다. 이것에 대해서, 본 발명의 실시 형태에 의하면, 개개의 아날로그 슬레이브 유닛(20)에 보정용의 디지털값의 기준값을 설정해 두어, 디지털값에 대해서 보정을 실시하도록 하고 있어, 유저는 오차를 보정하기 위한 조정을 실시할 필요가 없다.
또, 비교예에 관한 기술에 의하면, 아날로그 멀티플렉스 유닛(70a, 70b)은 아날로그값을 출력하도록 되어 있으므로, 유닛의 고유 정보를 통지하는 수단을 갖지 않는다. 따라서, 유저는 아날로그 멀티플렉스 유닛(70a, 70b)의 유닛 종별마다 대응하는 아날로그 마스터 유닛(60)을 준비할 필요가 있다는 문제가 있다. 이것에 대해서, 본 발명의 실시 형태에 의하면, 아날로그 마스터 유닛(10)과 아날로그 슬레이브 유닛(20)의 사이에 디지털값을 주고 받도록 하고, 아날로그 슬레이브 유닛(20)에서 아날로그 마스터 유닛(10)으로 고유 정보와 유닛 종별 정보(221)를 전송할 수 있어, 아날로그 마스터 유닛(10)은 수신한 유닛 종별 정보(221)에 기초하여 복수의 수치 변환 처리 중에서 대상의 유닛 종별의 수치 변환 처리를 선택할 수 있으므로, 복수의 유닛 종별의 아날로그 슬레이브 유닛(20)에 대해서 아날로그 마스터 유닛(10)을 1개 준비하는 것만으로 좋다.
또, 비교예에 관한 기술에 의하면, 아날로그 멀티플렉스 유닛(70a, 70b)에 입력된 아날로그값의 각각에 대응하는 디지털값은 버스 제어부(64)가 구비하는 공용 메모리의 입력 단자마다 미리 할당된 주소에 각각 격납된다. 따라서, 유저는 아날로그 마스터 유닛(60)의 공용 메모리의 어디에 멀티플렉스 유닛(70a, 70b)이 할당되어 있는지를 확인하여 유저 프로그램을 작성할 필요가 있는 문제가 있다. 이것에 대해서, 본 발명의 실시 형태에 의하면, 아날로그 슬레이브 유닛(20)은 각각 CPU 유닛(30)으로부터 읽고 쓰기 가능한 버퍼 메모리(버퍼 메모리(23a), 버퍼 메모리(23b))를 구비하고, CPU 유닛(30)과의 사이의 데이터의 주고 받음을, 각각 당해 버퍼 메모리를 이용해 실행하도록 하고 있으므로, 아날로그 마스터 유닛(10)이 구비하는 버퍼 메모리(13)에 아날로그 슬레이브 유닛(20)마다의 영역을 할당할 필요가 없어진다.
이상 설명한 것처럼, 본 발명의 실시 형태에 의하면, 아날로그 슬레이브 유닛(20a)은 외부 기기로부터 입력된 아날로그값을 A／D 변환하는 A/D 변환장치(21a)와, 해당 유닛(20a)의 고유 정보(유닛 종별 정보(221)), 제1 디지털 기준값(222), 제2 디지털 기준값(223)을 미리 기억하는 불휘발성의 기억장치(22a)와, CPU 유닛(30)의 사이에 데이터 전송을 행하기 위한 버퍼 메모리(23a)를 구비하여, 아날로그 마스터 유닛(10)은 A/D 변환장치(21a)가 출력한 디지털값을 입력으로서 고유 정보에 기초하여 연산 처리(수치 변환 처리 및 보정 처리)를 실행하는 연산부(17)를 구비하여, 연산 처리 후의 디지털값을 버퍼 메모리(23a)에 전송하도록 구성했으므로, 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 접속할 수 있음과 아울러 아날로그 슬레이브 유닛이 연산부를 구비할 필요가 없기 때문에, 염가로 아날로그 입력 개수를 증가시킬 수 있게 된다.
또, 아날로그 슬레이브 유닛(20b)은 외부 기기로 출력하는 아날로그값을 D／A 변환에 의해 구하는 D/A 변환장치(21b)와, 해당 유닛(20b)의 고유 정보(유닛 종별 정보(221), 제1 디지털 기준값(222), 제2 디지털 기준값(223)를 미리 기억하는 불휘발성의 기억장치(22b)와, CPU 유닛(30)의 사이에 데이터 전송을 행하기 위한 버퍼 메모리(23b)를 구비하여, 아날로그 마스터 유닛(10)은 CPU 유닛(30)으로부터 버퍼 메모리(23b)에 기입된 디지털값을 입력으로서 고유 정보에 기초하여 연산 처리(수치 변환 처리 및 보정 처리)를 실행하고, D/A 변환장치(21b)에 입력하는 디지털값을 산출하는 연산부(17)를 구비하여 연산 처리 후의 디지털값을 아날로그 슬레이브 유닛(20b)으로 전송하도록 구성했으므로, 아날로그 출력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 접속할 수 있음과 아울러 아날로그 슬레이브 유닛이 연산부를 가질 필요가 없기 때문에, 염가로 아날로그 출력 개수를 증가시킬 수 있게 된다.
또, 연산부(17)는 아날로그 슬레이브 유닛(20a)에 대해서 A/D 변환장치(21a)가 출력한 디지털값을 입력으로서 아날로그 슬레이브 유닛(20a)의 고유 정보에 기초하여 연산 처리를 실행하고, 아날로그 슬레이브 유닛(20b)에 대해서는 CPU 유닛(30)으로부터 버퍼 메모리(23b)에 기입된 디지털값을 입력으로서 아날로그 슬레이브 유닛(20b)의 고유 정보에 기초하여 연산 처리를 실행하므로, 아날로그 입력 유닛으로서 기능하는 아날로그 슬레이브 유닛 또는 아날로그 출력 유닛으로서 기능하는 아날로그 슬레이브 유닛을 복수 접속할 수 있음과 아울러 아날로그 슬레이브 유닛이 연산부를 가질 필요가 없기 때문에, 염가로 아날로그 입출력 개수를 증가시킬 수 있게 된다.
[산업상의 이용 가능성]
이상과 같이, 본 발명에 관한 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템은 PLC에 장착되는 아날로그 입력 시스템, 아날로그 출력 시스템, 및 아날로그 입출력 시스템에 적합하게 적용된다.
1, 2 :　PLC
10, 60 : 아날로그 마스터 유닛
11, 21a, 61 :　A／D 변환 장치
12, 22a, 22b :　기억장치
13, 23a, 23b :　버퍼 메모리
14, 24a, 24b :　유닛간 I／F에리어
15, 25a, 25b :　공용 메모리
16, 26a, 26b, 32, 64 : 버스 제어부
17, 31, 63 : 연산부
20a, 20b : 아날로그 슬레이브 유닛
21b :　D／A 변환 장치
30 :　CPU 유닛
40 :　베이스 유닛
41 : 버스
62 : 타이밍 생성부
70 a, 70b :　아날로그 멀티플렉스 유닛
71 a, 71b :　아날로그 멀티플렉서 채널 전환
72 a, 72b :　아날로그 신호 변환 회로
121 :　수치 변환 처리 테이블
122 : 접속 슬레이브 유닛 테이블
221 :　유닛 종별 정보
222 :　제1 디지털 기준값
223 :　제2 디지털 기준값

Claims (9)

  1. 각각, CPU 유닛이 접속되는 버스에 접속됨과 아울러, 아날로그값을 출력하는 외부 기기에 접속되어 상기 외부 기기가 출력하는 아날로그값을 제1 디지털값으로 변환하는 A／D 변환 장치와, 상기 CPU 유닛에 전송하는 제2 디지털값을 버퍼링하는 제1 버퍼 메모리와, 자(自) 유닛의 고유 정보를 기억하는 불휘발성의 기억장치를 구비하는 1 이상의 슬레이브 입력 유닛과,
    상기 버스에 접속되어 상기 A／D 변환 장치가 출력한 제1 디지털값을 입력으로서 상기 기억장치에 격납되어 있는 고유 정보에 기초하여 연산 처리를 실행하여 상기 제2 디지털값을 산출하는 연산부를 구비하고, 상기 연산부에 의한 연산 처리와 상기 연산 처리에 의해 산출된 제2 디지털값을 상기 제1 버퍼 메모리에 전송하는 처리를 상기 슬레이브 입력 유닛의 각각에 대해서 실행하는, 1개의 마스터 유닛을 구비하는 것을 특징으로 하는 아날로그 입력 시스템.
  2. 청구항 1에 있어서,
    상기 연산 처리는 슬레이브 입력 유닛마다 미리 설정된 수치 변환 처리를 포함하고,
    상기 고유 정보는 자 슬레이브 입력 유닛에 설정된 수치 변환 처리를 식별하는 식별 정보인 것을 특징으로 하는 아날로그 입력 시스템.
  3. 청구항 1에 있어서,　
    상기 연산 처리는 슬레이브 입력 유닛마다의 보정 처리를 포함하고,
    상기 고유 정보는 교정기가 출력한 아날로그 기준값을 자 슬레이브 입력 유닛이 구비하는 A／D 변환 장치가 변환해 얻을 수 있는, 미리 구한 디지털 기준값이고,
    상기 연산부는 상기 디지털 기준값을 이용해 보정 처리를 실행하는 것을 특징으로 하는 아날로그 입력 시스템.
  4. 청구항 1에 있어서,
    상기 1 이상의 슬레이브 입력 유닛은 각각 상기 마스터 유닛이 상기 버스를 통하여 읽고 쓰기 가능한 제2 버퍼 메모리를 구비하고,
    상기 마스터 유닛은 상기 A／D 변환 장치가 출력한 제1 디지털값 및 상기 기억장치가 기억하고 있는 고유 정보의 취득과 상기 제2 디지털값을 전송하는 처리를 상기 제2 버퍼 메모리를 통하여 실행하는 것을 특징으로 하는 아날로그 입력 시스템.
  5. 각각, CPU 유닛이 접속되는 버스에 접속됨과 아울러, 아날로그값의 입력을 받아들이는 외부 기기에 접속되어 제1 디지털값을 상기 외부 기기에 출력하는 아날로그값으로 변환하는 D／A 변환 장치와, 상기 CPU 유닛으로부터 전송되어 오는 제2 디지털값을 버퍼링하는 제1 버퍼 메모리와, 자 유닛의 고유 정보를 기억하는 불휘발성의 기억장치를 구비하는 1 이상의 슬레이브 출력 유닛과,
    상기 버스에 접속되어 상기 제1 버퍼 메모리에 버퍼링된 제2 디지털값을 입력으로서 상기 기억장치에 격납되어 있는 고유 정보에 기초하여 연산 처리를 실행하여 상기 제1 디지털값을 산출하는 연산부를 구비하고, 상기 연산부에 의한 연산 처리와 상기 연산 처리에 의해 산출된 제1 디지털값을 슬레이브 출력 유닛에 전송하는 처리를, 슬레이브 출력 유닛의 각각에 대해서 실행하는, 1개의 마스터 유닛을 구비하는 것을 특징으로 하는 아날로그 출력 시스템.
  6. 청구항 5에 있어서,
    상기 연산 처리는 슬레이브 출력 유닛마다 미리 정해진 수치 변환 처리를 포함하고,
    상기 고유 정보는 자 슬레이브 출력 유닛에 미리 정해진 수치 변환 처리를 식별하는 식별 정보인 것을 특징으로 하는 아날로그 출력 시스템.
  7. 청구항 5에 있어서,
    상기 연산 처리는 슬레이브 출력 유닛마다의 보정 처리를 포함하고,
    상기 고유 정보는 자 슬레이브 출력 유닛이 구비하는 D／A 변환 장치가 변환하면 소정의 아날로그 기준값을 얻을 수 있는, 미리 구한 디지털 기준값이고,
    상기 연산부는 상기 디지털 기준값을 이용해 보정 처리를 실행하는 것을 특징으로 하는 아날로그 출력 시스템.
  8. 청구항 5에 있어서,
    상기 1 이상의 슬레이브 출력 유닛은 각각 상기 마스터 유닛이 상기 버스를 통하여 읽고 쓰기 가능한 제2 버퍼 메모리를 구비하고,
    상기 마스터 유닛은 상기 CPU 유닛이 상기 제1 버퍼 메모리에 버퍼링한 제2 디지털값 및 상기 기억장치가 기억하고 있는 고유 정보의 취득과 상기 제1 디지털값을 전송하는 처리를 상기 제2 버퍼 메모리를 통하여 실행하는 것을 특징으로 하는 아날로그 출력 시스템.
  9. 각각, CPU 유닛이 접속되는 버스에 접속됨과 아울러, 아날로그값을 출력하는 제1 외부 기기에 접속되어 상기 제1 외부 기기가 출력하는 아날로그값을 제1 디지털값으로 변환하는 A／D 변환 장치와, 상기 CPU 유닛에 전송하는 제2 디지털값을 버퍼링하는 제1 버퍼 메모리와, 자 유닛의 고유 정보를 기억하는 불휘발성의 기억장치를 구비하는 1 이상의 슬레이브 입력 유닛과,
    각각, 상기 버스에 접속됨과 아울러, 아날로그값의 입력을 받아들이는 제2 외부 기기에 접속되어 제3 디지털값을 상기 제2 외부 기기에 출력하는 아날로그값으로 변환하는 D／A 변환 장치와, 상기 CPU 유닛으로부터 전송되어 오는 제4 디지털값을 버퍼링하는 제2 버퍼 메모리와, 자 유닛의 고유 정보를 기억하는 불휘발성의 기억장치를 구비하는 1 이상의 슬레이브 출력 유닛과,
    상기 버스에 접속되어 상기 슬레이브 입력 유닛에 대해서 상기 A／D 변환 장치가 출력한 제1 디지털값을 입력으로서, 상기 기억장치에 격납되어 있는 고유 정보에 기초하여 제1 연산 처리를 실행하여 상기 제2 디지털값을 산출하고, 상기 슬레이브 출력 유닛에 대해서는 상기 제2 버퍼 메모리에 버퍼링된 제4 디지털값을 입력으로서 상기 기억장치에 격납되어 있는 고유 정보에 기초하여 제2 연산 처리를 실행하여 상기 제3 디지털값을 산출하는 연산부를 구비하고, 상기 연산부에 의한 제1 연산 처리와 상기 제1 연산 처리에 의해 산출된 제2 디지털값을 상기 제1 버퍼 메모리에 전송하는 처리를, 상기 슬레이브 입력 유닛의 각각에 대해서 실행하고, 상기 연산부에 의한 제2 연산 처리와 상기 제2 연산 처리에 의해 산출된 제3 디지털값을 슬레이브 출력 유닛으로 전송하는 처리를, 슬레이브 출력 유닛의 각각에 대해서 실행하는 1개의 마스터 유닛을 구비하는 것을 특징으로 하는 아날로그 입출력 시스템.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101874762B1 (ko) 2014-12-05 2018-07-04 미쓰비시덴키 가부시키가이샤 기입 허가 회로, 액세스 전환 회로 및 아날로그 디지털 변환 유닛
CN106258005B (zh) * 2015-04-20 2018-05-08 三菱电机株式会社 可编程逻辑控制器系统以及运算单元
KR102156224B1 (ko) * 2015-06-02 2020-09-17 엘에스일렉트릭(주) 아날로그 출력 모듈의 출력 조절 장치
KR20170114643A (ko) * 2016-04-05 2017-10-16 엘에스산전 주식회사 Plc용 통신 시스템
US11500843B2 (en) * 2020-09-02 2022-11-15 Coupa Software Incorporated Text-based machine learning extraction of table data from a read-only document

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07146756A (ja) 1993-11-22 1995-06-06 Meidensha Corp アナログ−デジタル変換器およびそのオートチューン装置
US6347365B1 (en) * 1996-08-23 2002-02-12 Emc Corporation Data storage system having a[n] memory responsive to clock pulses produced on a bus and clock pulses produced by an internal clock
US5822777A (en) * 1996-08-23 1998-10-13 Emc Corporation Dual bus data storage system having an addressable memory with timer controller fault detection of data transfer between the memory and the buses
US5850528A (en) * 1996-08-23 1998-12-15 Emc Corporation Bus timing protocol for a data storage system
BR9806751A (pt) * 1997-01-15 2001-09-18 Mackie Designs Inc Arquitetura para a mixagem de sinal digital
JP3363063B2 (ja) 1997-05-06 2003-01-07 株式会社日立製作所 プラント制御システム及びプロセスコントローラ
JP4338354B2 (ja) 2001-05-21 2009-10-07 オムロン株式会社 スレーブ
JP4063529B2 (ja) * 2001-11-28 2008-03-19 Ｎｅｃエレクトロニクス株式会社 バスシステムおよびリトライ方法
JP3812746B2 (ja) 2004-03-15 2006-08-23 オムロン株式会社 アナログ入力スレーブおよび監視システム
US20050216101A1 (en) 2004-03-15 2005-09-29 Omron Corporation Analog input slave and monitoring system
JP2006165737A (ja) 2004-12-03 2006-06-22 Keyence Corp アナログ信号処理装置
KR101202578B1 (ko) * 2006-04-13 2012-11-19 엘지디스플레이 주식회사 액정표시소자의 백라이트 구동 장치 및 방법
US7911440B2 (en) * 2006-04-13 2011-03-22 Lg Display Co., Ltd. Apparatus and method for driving backlight of liquid crystal display apparatus
US7728753B2 (en) * 2008-10-13 2010-06-01 National Semiconductor Corporation Continuous synchronization for multiple ADCs
JP2010134830A (ja) 2008-12-08 2010-06-17 Omron Corp プログラマブルコントローラ、ｃｐｕユニット、アナログ入力ユニットおよびアナログ出力ユニット

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