KR20130046068A - 반도체 패키지 제조방법 및 반도체 패키지 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000000465 moulding Methods 0.000 claims description 32
- 239000008393 encapsulating agent Substances 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 11
- 229910000679 solder Inorganic materials 0.000 claims description 11
- 230000001681 protective effect Effects 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 230000035515 penetration Effects 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920006336 epoxy molding compound Polymers 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지를 개시한다. 본 발명에 따른 반도체 패키지 제조방법은: 반도체 다이의 양측 표면 중 회로영역을 갖는 표면의 반대측 표면인 상기 반도체 다이의 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 부착하는 (a)단계; 상기 반도체 다이와 상기 안테나 도전체를 봉지재로 몰딩하여 상기 회로영역을 갖는 표면인 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면을 상기 봉지재로 커버하는 (b)단계; 상기 반도체 다이의 일측면에 상기 회로영역의 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (c)단계; 그리고 상기 반도체 다이의 일측면과 상기 안테나 도전체의 일측면에 보호막(Passivation)을 형성하는 (d)단계를 포함하여 이루어진다. 본 발명에 따르면, 반도체 패키지의 제조공정이 단순화되어 반도체 패키지의 제조가 용이하며, 두께가 감소되어 전자기기의 슬림화를 구현할 수 있다.
Description
본 발명은 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지에 관한 것으로서, 특히 반도체 패키지의 제조가 용이하고 두께가 감소될 수 있는 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지에 관한 것이다.
반도체 웨이퍼에서 제작되는 반도체 소자(칩), 즉 반도체 다이는 집적회로가 형성된 전기소자로서, 상기 반도체 다이(Die)는 반도체 패키징 공정을 거쳐서 인쇄회로기판(PCB)에 장착된다.
상기 반도체 다이는 일반적으로 COB(Chip On Board) 방식으로 패키징되는데, 다시 말해서 보드 위에 상기 반도체 다이를 와이어 본딩하여 연결하고 상기 반도체 다이를 봉지재로 몰딩(Molding)하는 과정을 통해 반도체 패키지가 수행된다.
보다 상세하게 설명하면, 상기 반도체 다이의 표면(활성면), 즉 회로영역이 형성되는 표면의 본딩 패드(bonding Pad)가 와이어 본딩(Wire Bonding)에 의해 보드에 전기적으로 연결되고, 상기 반도체 다이와 와이어(Wire)의 보호를 위해 트랜스퍼 몰딩(Transfer Molding)이 수행된다.
예를 들면, 상기 반도체 다이, 즉 반도체 소자의 일 예로서 광 포인팅 장치나 디지털 카메라 또는 카메라폰에 사용되는 이미지 센서 패키지가 있는데, 회로 패턴이 형성된 기판(PCB)에 이미지센서 칩이 에폭시 등의 접착제에 의해 부착되고, 상기 이미지센서 칩과 기판과의 신호교환을 위하여 상기 이미지 센서 칩의 표면, 즉 활성면에 형성된 본딩 패드가 상기 기판에 와이어 본딩된다.
그리고 이미지센서 칩과 와이어를 외부환경, 예를 들면 외부의 충격, 수분, 진동 등으로부터 보호하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 봉지재로 몰딩 공정이 수행된다.
그러나, 이와 같은 종래의 반도체 패키지, 즉 이미지 센서 패키지에서는 상기 이미지센서 칩과 기판과의 전기적 연결을 위해 와이어 본딩이 적용되기 때문에, 상기 와이어의 루프 하이트(Loop Height)로 인해 패키지 전체의 두께가 증가하고, 상술한 트랜스퍼 몰딩을 수행하여야 하므로 반도체 패키징을 위한 전체 공정 수가 증가된다.
또한, 도 1에 도시된 바와 같이 두 이상의 부품이 패키지되는 구조의 반도체 패키지의 경우, 먼저 반도체 다이(1)를 보드(2)에 실장하기 위하여 와이어(3)를 본딩하고 그 위에 봉지재(4)로 EMC 몰딩을 수행하여 COB방식으로 상기 반도체 다이(1)를 보드(2)상에 실장하고 난후에, 상기 봉지재(4)의 외부에 두 번째 부품을 다시 장착하는 순서로 반도체 패키지가 수행되므로, 하나의 반도체 패키지로 결합되는 부품의 수에 대응하여 패키지 공정의 수가 증가하게 되고, 반도체 패키지의 전체 두께가 증가되므로 초박형의 반도체 패키지를 구현하는데 한계가 있다.
도 1에 도시된 종래의 반도체 패키지는 랩탑(Lap-top)이나 통신단말기(Mobile Terminal)와 같은 전자기기에 실장되어 보안을 위한 지문인식 및 커서를 움직이는 포인팅 장치로 적용되는 인풋 디바이스(Input Device)의 센서모듈로서, 상기 반도체 다이(1)는 RF(Radio Frequency) 센서 칩이고 상기 봉지재(4)의 외부에 실장되는 부품(2)는 RF 신호를 송신하는 안테나 도전체, 일명 베젤(Bezel)이다.
한편, 근래에는 실리콘 관통전극(TSV, Through-Silicon Via)을 이용한 반도체 패키지 방식이 사용되고 있으나, 이러한 방식에서도 마찬가지로 두 개 이상의 부품을 함께 패키징하기 위해서는 부품들을 순서대로 하나씩 결합하여야 하고, 반도체 패키지를 수행할 때 공간적인 제약이 있으며 패키지 제조공정의 수가 부품의 수에 대응하여 증가하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 창안된 것으로서, 복수의 부품들을 한꺼번에 패키지(Package)하여 반도체 패키지의 제조 공정을 줄일 수 있고 반도체 패키지의 두께를 감소시킬 수 있는 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지를 제공하는 데 그 목적이 있다.
상술한 목적의 해결을 위하여, 본 발명은: 반도체 다이의 양측 표면 중 회로영역을 갖는 표면의 반대측 표면인 상기 반도체 다이의 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 부착하는 (a)단계; 상기 반도체 다이와 상기 안테나 도전체를 봉지재로 몰딩하여 상기 회로영역을 갖는 표면인 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면을 상기 봉지재로 커버하는 (b)단계; 상기 반도체 다이의 일측면에 상기 회로영역의 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (c)단계; 그리고 상기 반도체 다이의 일측면과 상기 안테나 도전체의 일측면에 보호막(Passivation)을 형성하는 (d)단계를 포함하여 이루어지는 반도체 패키지 제조방법을 제공한다.
상기 (c)단계는; 상기 테이프를 상기 반도체 다이와 상기 안테나 도전체로부터 분리하고, 상기 반도체 다이에 상기 제1패드와 제2패드의 통전을 위한 비아홀을 형성하는 단계를 포함한다.
보다 구체적으로, 상기 (c)단계는; 상기 테이프를 상기 반도체 다이와 상기 안테나 도전체로부터 분리하는 (c1)단계와, 도전물질이 충진되도록 상기 반도체 다이를 관통하는 비아홀과 상기 반도체 다이의 일측면에 재배선을 형성하는 (c2)단계를 포함한다.
그리고 상기 (d)단계는, 상기 제2패드가 노출되도록 상기 반도체 다이와 상기 안테나 도전체에 상기 보호막을 형성하고 상기 제2패드에 솔더볼(Solder Ball)을 배치하는 단계를 포함한다.
다른 일 형태로서 본 발명은: 양측 표면 중 어느 하나의 표면인 제1표면에 형성되는 회로영역과 반대측 표면인 제2표면에 형성되어서 상기 회로영역의 제1패드와 통전하는 제2패드를 갖는 반도체 다이; 봉지재의 몰딩에 의해 상기 반도체 다이의 외부에 형성되며, 상기 반도체 다이의 제1표면을 커버하는 몰딩부; 상기 반도체 다이와 함께 상기 몰딩부의 내부에 매립되며, 일측면이 상기 몰딩부의 외부로 노출되는 안테나 도전체; 그리고 상기 몰딩부의 외부로 노출되는 상기 반도체 다이의 제2표면과 상기 안테나 도전체의 일측면에 형성되는 보호막(Passivation);을 포함하여 구성되는 반도체 패키지를 제공한다.
상기 보호막이 형성되는 상기 반도체 다이의 제2표면과 상기 안테나 도전체의 일측면은 동일 평면상에 위치하는 것을 특징으로 한다.
그리고, 상기 반도체 다이는 센서 칩이며, 상기 회로는 센서회로를 포함하는 것을 특징으로 한다. 그리고 상기 센서회로는 RF 신호의 감지를 통해 지문 인식이 가능한 것을 특징으로 한다.
본 발명에 따른 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지는 다음과 같은 효과를 갖는다.
첫째, 본 발명에 따르면, 반도체 패키지 제조공정의 공정 수가 감소될 수 있으므로 생산성이 향상되고, 반도체 패키지 제조공정에 소요되는 비용을 절감할 수 있다.
둘째, 본 발명에 따르면, 반도체 패키지의 전체 두께가 감소될 수 있으므로 초박형의 반도체 패키지를 구현할 수 있으며, 이로 인해 전자기기의 슬림화 추세에 능동적으로 대응할 수 있다.
셋째, 본 발명에 따르면 두개 이상의 부품을 하나의 패키지로 용이하게 구성할 수 있고, 반도체 패키지 제조공정에 소요되는 시간이 감소되며, 복수의 부품을 하나의 패키지로 구현하는 패키지 공정설계를 용이하게 한다.
넷째, 본 발명에 따르면 테이프를 이용하여 다수개의 반도체 다이들과 다수개의 안테나 도전체들을 정렬 상태로 고정할 수 있고, 다수 그룹의 반도체 패키지를 위한 TSV 공정과 패시베이션 공정을 동시에 수행할 수 있으므로 패키지 공정이 단순화되고 패키지 공정에 소요되는 시간이 단축될 수 있다.
도 1은 종래 기술에 따른 반도체 패키지의 일 예로서 RF 센서 칩 패키지를 나타낸 단면도이다.
도 2는 본 발명에 따른 반도체 패키지 제조방법의 일 실시예를 나타낸 공정도이다.
도 3은 도 2의 반도체 패키지 제조방법에 의해 제조되는 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명에 따른 반도체 패키지 제조방법의 일 실시예를 나타낸 공정도이다.
도 3은 도 2의 반도체 패키지 제조방법에 의해 제조되는 반도체 패키지를 나타낸 단면도이다.
이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 설명된다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 하기에서 생략된다.
먼저, 도 2를 참조하여 본 발명에 따른 반도체 패키지 제조방법의 일 실시예가 설명된다.
본 발명에 따른 반도체 패키지 제조방법은, 반도체 패키지를 위한 부품 준비단계에서 준비된 부품들을 테이프에 부착하는 부품 부착단계와, 상기 부품들을 봉지재로 몰딩하는 몰딩(Molding) 단계와, 상기 반도체 다이에 관통전극을 형성하는 관통전극 형성단계와, 상기 반도체 다이와 상기 안테나 도전체의 표면에 보호막을 씌우는 보호막 형성(Passivation)단계를 포함하여 구성된다. 그리고 상술한 공정들이 완료된 후에는 다수의 반도체 패키지들을 분할하는 싱귤레이(Singulation)션 단계, 즉 패키지 단일화 단계를 거쳐 기판상에 실장된다.
본 발명에 따른 반도체 패키지의 제조를 위해, 도 2의 (a)에 도시된 바와 같이 하나의 반도체 패키지로 구성될 반도체 다이(10)를 포함한 복수의 부품들(10, 20)과 이들 부품이 부착되는 테이프(30)가 준비된다.
구체적으로는, 상기 반도체 다이(10) 및 다른 부품, 예를 들면 안테나 도전체(20)을 준비하고, 상기 반도체 다이(10)와 안테나 도전체(20)가 부착될 상기 테이프(30)도 함께 준비된다.
상기 반도체 다이(10)는 반도체 웨이퍼(Wafer)로부터 얻어지며, 상기 반도체 다이의 양측 표면 중 어느 하나의 표면(전면, 활성면)에는 회로(회로 패턴)와 패드(11, 단자)를 갖는 회로 영역이 형성된다. 이하에서는 상기 반도체 다이(10)의 전면 회로영역에 형성되는 패드(11)를 제1패드라 칭한다.
도 2의 (b)에 도시된 바와 같이, 상기 부품 부착단계에서는, 상기 반도체 다이(10)의 양측 표면 중 상기 회로영역을 갖는 표면(전면 또는 상측면)의 반대측 표면인 상기 반도체 다이(10)의 일측면(배면 또는 저면)과 상기 안테나 도전체(20)의 일측면(배면 또는 저면)이 상기 테이프(30)의 동일 표면(상부면)에 부착되는 형태가 되도록, 상기 테이프의 일측면(접착면)에 상기 반도체 다이(10)와 안테나 도전체(20)가 부착되어서 패키지 설계조건에 맞는 배치상태로 정렬된다.
다시 말해서, 상기 반도체 다이(10)의 양측 표면 중 단자를 이루는 제1패드와 회로영역을 갖는 표면, 즉 전면을 제1표면이라 칭하고 그 반대측 표면을 제2표면이라 칭할 때, 상기 반도체 다이의 제2표면이 상기 테이프(30)의 접착면에 부착된다. 보다 구체적으로 설명하면, 상기 부품 부착단계는 상기 반도체 다이(10)의 외곽에 상기 안테나 도전체(20)가 배치되도록 상기 반도체 다이(10)와 상기 안테나 도전체(20)를 상기 테이프(30)상에 부착한다.
따라서, 상기 테이프(30)에는 상기 반도체 웨이퍼로부터 얻어지는 다수개의 반도체 다이(10)들과 다수개의 안테나 도전체(10)들이 정렬되어서, 다수 그룹의 전기 소자에 대한 패키지공정이 동시에 진행될 수 있다.
상기 테이프(30)를 본 실시예에서는 패키지 테이프라 칭하며, 상기 패키지 테이프(30)의 예로는 니토덴코사(社)(NITTO DENKO Corporation, 일본)의 제품(제품명:NEL Series 또는 BT Series 반도체 테이프)이 사용될 수 있다.
그리고 본 실시예에서 상기 반도체 다이(10)는 전면에 센서회로를 갖는 센서 칩, 예를 들면 RF신호를 감지하는 RF센서 칩이고, 상기 안테나 도전체(20)는 상기 반도체 다이(10)를 둘러싸는 형상으로서 본 실시예에서는 사각의 링 형상으로 구성되어 베젤(Bezel)이라 칭하나, 상기 반도체 다이(10)의 종류와 안테나 도전체(20)의 형상이 이러한 것에 한정되는 것은 아니다.
본 실시예를 보다 구체적으로 설명하면, 상기 안테나 도전체(20)는 상기 반도체 다이(10)에서 발생되는 RF 신호를 송신하는 안테나이며, 상기 반도체 다이(10)는 피사체에서 반사되는 RF신호를 감지하는 센서 칩이다. 그리고 본 실시예에서 설명되는 반도체 패키지는 랩탑(Lap-top)이나 통신단말기(Mobile Terminal)와 같은 전자기기에 실장되어 보안을 위한 지문인식 기능 및/또는 피사체의 상대적 움직임을 감지하여 포인팅 등의 기능을 하는 인풋 디바이스(Input Device)의 센서모듈로 적용될 수 있다.
다음으로, 도 2의 (c)를 참조하면, 상기 몰딩 단계는 상기 반도체 다이(10)와 상기 안테나 도전체(20)를 EMC와 같은 봉지재를 사용하여 몰딩하고 상기 반도체 다이(10)와 상기 안테나 도전체(20)의 외부에 몰딩부(40)를 형성하는 단계이다.
다시 말해서, 상기 몰딩 단계는, 상기 반도체 다이(10)와 상기 안테나 도전체(20)가 상기 테이프(30)의 표면에 정렬된 상태에서 상기 테이프(30) 위에 봉지재를 도포하여 상기 반도체 다이(10)와 상기 안테나 도전체(20)의 외부를 봉지재로 몰딩하는 단계로서, 상기 몰딩부(40)는 상기 반도체 다이(10)와 안테나 도전체(20)를 외부 환경, 예를 들면 외부의 충격, 수분, 진동 등으로부터 보호하며, 상기 몰딩부(40)에 의해 상기 반도체 다이(10)의 제1표면과 상기 안테나 도전체(20)의 타측면(도 2의 (b)에서 상면)이 커버(Cover)된다.
그리고, 상기 관통전극 형성단계는 상기 제1패드(11)와 통전하는 제2패드(12)가 상기 반도체 다이(10)의 제2표면(도 2의 (e)에서 저면)에 형성되도록, 상기 반도체 다이(10)에 관통전극을 형성하는 단계로서, 보다 구체적으로는 관통된 전극을 재배선하여 솔더볼과 같은 연결단자의 위치를 형성하는 단계이다. 그리고 상기 제2패드(12)는 후술하는 솔더볼이 위치되는 단자이다.
상기 관통전극의 구체적인 예로는 실리콘 관통전극(TSV)이 적용될 수 있으며, 구체적으로는 레이저 드릴(Laser Drill)을 사용하여 상기 반도체 다이(10)를 관통하는 관통홀(13), 즉 비아홀(Via Hole)을 형성하고, 상기 비아홀(13)에 도전물질, 예를 들면 금이나 구리 등을 채우는 방식으로 상기 관통전극이 형성될 수 있다. 그리고 상기 반도체 다이(10)의 타측면에는 재배선 공정에 의한 회로, 즉 재배선이 형성되어 상기 제1패드(11)와 상기 제2패드(12)가 전기적으로 연결된다. 상기 비아홀과 재배선과 같은 기술, 즉 상기 실리콘 관통전극 그 자체는 당업계에 일반적인 기술이므로 부가적인 설명은 생략된다.
상기 관통전극의 형성을 위하여, 도 2의 (d)에 도시된 바와 같이 상기 테이프(30)를 상기 반도체 다이(10)와 상기 안테나 도전체(20)에 분리한다. 그리고, 도 2의 (e)에 도시된 바와 같이 상기 반도체 다이(10)에 TSV에 의한 비아홀(13)과 제2패드(12)가 형성하며, 이때 상기 반도체 다이(10)의 제2표면에 재배선이 형성된다.
다음으로, 도 2의 (f)를 참조하면, 상기 보호막 형성단계는 패시베이션(Passivation) 단계로서 상기 반도체 다이(10)의 제2표면과 상기 안테나 도전체(20)의 일측면에 보호막(50)을 씌우는 단계이며, 보다 구체적으로는 상기 제2패드(12)가 노출되도록 상기 보호막(50)을 형성하고 상기 제2패드(12)에 솔더볼(60, Solder Ball)을 배치하는 단계를 포함한다. 즉, 상기 반도체 웨이퍼(1)의 저면에서 상기 제2패드(12)를 제외한 나머지 영역이 패시베이션 처리된다.
이에 따라, 상기 반도체 다이(10)와 안테나 도전체(20)는 몰딩부(40)의 내부에 매립되고, 상기 몰딩부(40)의 외부로 노출되는 상기 반도체 다이(10)의 제2표면과 상기 안테나 도전체(20)의 일측면은 상기 보호막(50)에 의해 덮인 구조가 된다.
그리고 상술한 공정들이 완료된 후에는 다수 그룹의 패키지들을 각각의 센서단위로 분할하여 단일화하는 싱귤레이션(Singulation) 단계, 즉 단일 패키지 단계를 거쳐 상기 반도체 패키지가 도 2의 (g)와 같이 단일 패키지로 되고, 상기 솔더볼(50)에 의해 도 2의 (h)와 같이 기판(70)상에 실장된다.
도 3을 참조하면, 상술한 반도체 패키지 제조방법에 의해 제조되는 반도체 패키지는, 상기 반도체 다이(10)와 안테나 도전체(20)와 몰딩부(40)와 보호막(50)을 포함하여 구성된다.
상기 반도체 다이(10)의 양측 표면 중 제1표면(전면 또는 상측면)에는 단자를 이루는 제1패드(11)와 회로를 갖는 회로영역이 형성되고, 반대측 표면인 제2표면(배면 또는 저면)에는 솔더볼(50)의 배치를 위해 상기 제1패드(11)와 통전하는 제2패드(12)가 형성된다. 보다 구체적으로는 전술한 비아홀(13)에 의한 관통전극, 예를 들면 실리콘 관통전극에 의해 상기 제2패드(12)가 형성된다.
그리고 상기 반도체 다이(10)와 상기 안테나 도전체(20)는 봉지재의 몰딩공정에 의해 형성되는 몰딩부(40)의 내부에 매립되며, 상기 몰딩부(40)의 외부로 반도체 다이(10)의 제2표면(도 3에서 저면)과 상기 안테나 도전체(20)의 일측면(도 3에서 저면)이 노출되고, 상기 반도체 다이(10)의 제1표면(도 3에서 상면)과 상기 안테나 도전체(20)의 타측면(도 3에서 상면)은 상기 몰딩부(40)에 의해 보호된다.
다음으로, 상기 보호막(40)은 상기 제2패드(12)가 형성되는 상기 반도체 다이(10)의 제2표면과 상기 안테나 도전체(20)의 일측면, 즉 저면에 형성되며, 상기 제2패드(12)와 상기 안테나 도전체(20)의 저면에 형성되는 솔더볼 패드(21)에는 상기 반도체 패키지와 상기 기판(70)의 결합을 위한 솔더볼(60)이 배치된다.
본 실시예에서 설명된 반도체 패키지는 RF 센서 패키지로서, 전술한 바와 같이 지문 인식 및/또는 포인팅이 가능한 인풋 디바이스에 적용될 수 있으며, 단일의 패키지가 반도체 다이를 포함한 복수의 부품들로 구성되는 경우에 복수의 부품들을 한꺼번에 패키지하는 것이 가능하게 되므로 공정개선 효과가 더욱 크다.
상기와 같이 본 발명에 따른 바람직한 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다.
그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.
10: 반도체 다이 11: 패드(제1패드)
12: 제2패드 13: 비아홀
20: 안테나 도전체 21: 솔더볼 패드
30: 테이프 40: 몰딩부
50: 보호막 60: 솔더볼
70: 기판
12: 제2패드 13: 비아홀
20: 안테나 도전체 21: 솔더볼 패드
30: 테이프 40: 몰딩부
50: 보호막 60: 솔더볼
70: 기판
Claims (8)
- 반도체 다이의 양측 표면 중 회로영역을 갖는 표면의 반대측 표면인 상기 반도체 다이의 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 부착하는 (a)단계;
상기 반도체 다이와 상기 안테나 도전체를 봉지재로 몰딩하여 상기 회로영역을 갖는 표면인 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면을 상기 봉지재로 커버하는 (b)단계;
상기 반도체 다이의 일측면에 상기 회로영역의 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (c)단계; 그리고
상기 반도체 다이의 일측면과 상기 안테나 도전체의 일측면에 보호막(Passivation)을 형성하는 (d)단계를 포함하여 이루어지는 반도체 패키지 제조방법. - 제1항에 있어서,
상기 (c)단계는;
상기 테이프를 상기 반도체 다이와 상기 안테나 도전체로부터 분리하고, 상기 반도체 다이에 관통전극을 형성하는 단계를 포함하는 반도체 패키지 제조방법. - 제1항에 있어서,
상기 (c)단계는; 상기 테이프를 상기 반도체 다이와 상기 안테나 도전체로부터 분리하는 (c1)단계와, 도전물질이 충진되도록 상기 반도체 다이를 관통하는 비아홀과 상기 반도체 다이의 일측면에 재배선을 형성하는 (c2)단계를 포함하는 반도체 패키지 제조방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 (d)단계는, 상기 제2패드가 노출되도록 상기 반도체 다이와 상기 안테나 도전체에 상기 보호막을 형성하고 상기 제2패드에 솔더볼(Solder Ball)을 배치하는 단계를 포함하는 반도체 패키지 제조방법. - 양측 표면 중 어느 하나의 표면인 제1표면에 형성되는 회로영역과 반대측 표면인 제2표면에 형성되어서 상기 회로영역의 제1패드와 통전하는 제2패드를 갖는 반도체 다이;
봉지재의 몰딩에 의해 상기 반도체 다이의 외부에 형성되며, 상기 반도체 다이의 제1표면을 커버하는 몰딩부;
상기 반도체 다이와 함께 상기 몰딩부의 내부에 매립되며, 일측면이 상기 몰딩부의 외부로 노출되는 안테나 도전체; 그리고
상기 몰딩부의 외부로 노출되는 상기 반도체 다이의 제2표면과 상기 안테나 도전체의 일측면에 형성되는 보호막(Passivation);을 포함하여 구성되는 반도체 패키지. - 제5항에 있어서,
상기 반도체 다이는 센서 칩이며, 상기 회로는 센서회로를 포함하는 것을 특징으로 하는 반도체 패키지. - 제5항 또는 제6항에 있어서,
상기 센서회로는 RF 신호의 감지를 통해 지문 인식이 가능한 것을 특징으로 하는 반도체 패키지. - 제5항에 있어서,
상기 보호막이 형성되는 상기 반도체 다이의 제2표면과 상기 안테나 도전체의 일측면은 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110110405A KR101286571B1 (ko) | 2011-10-27 | 2011-10-27 | 반도체 패키지 제조방법 및 반도체 패키지 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110110405A KR101286571B1 (ko) | 2011-10-27 | 2011-10-27 | 반도체 패키지 제조방법 및 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130046068A true KR20130046068A (ko) | 2013-05-07 |
KR101286571B1 KR101286571B1 (ko) | 2013-07-17 |
Family
ID=48657854
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR101286571B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160099785A (ko) | 2015-02-12 | 2016-08-23 | 한국수력원자력 주식회사 | 강판 콘크리트 구조에서의 표면강판 |
WO2018194400A1 (ko) * | 2017-04-19 | 2018-10-25 | 크루셜텍 (주) | 지문센서 패키지 |
KR20180117561A (ko) * | 2017-04-19 | 2018-10-29 | 크루셜텍 (주) | 지문센서 패키지 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006085314A (ja) | 2004-09-15 | 2006-03-30 | Honda Motor Co Ltd | セキュリティシステム |
TWI370530B (en) | 2008-05-21 | 2012-08-11 | Advanced Semiconductor Eng | Semiconductor package having an antenna |
US20100155931A1 (en) | 2008-12-22 | 2010-06-24 | Qualcomm Incorporated | Embedded Through Silicon Stack 3-D Die In A Package Substrate |
-
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- 2011-10-27 KR KR1020110110405A patent/KR101286571B1/ko active IP Right Grant
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KR20160099785A (ko) | 2015-02-12 | 2016-08-23 | 한국수력원자력 주식회사 | 강판 콘크리트 구조에서의 표면강판 |
WO2018194400A1 (ko) * | 2017-04-19 | 2018-10-25 | 크루셜텍 (주) | 지문센서 패키지 |
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---|---|
KR101286571B1 (ko) | 2013-07-17 |
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