KR20130045535A - 입체 영상 표시장치 - Google Patents

Abstract

본 발명에 따른 입체 영상 표시장치는 제1 스위치 TFT를 통해 데이터라인에 연결되고 공통전압이 공급되는 공통라인에 연결된 제1 액정셀 및 제1 스토리지 커패시터를 포함한 메인 표시부; 및 제2 스위치 TFT를 통해 상기 데이터라인에 연결된 상기 데이터라인에 연결되고 방전제어 TFT를 통해 상기 공통라인에 연결된 제2 액정셀 및 제2 스토리지 커패시터, 및 연과를 포함한 보조 표시부를 포함한다. 상기 메인 표시부와 상기 보조 표시부는 픽셀 내에서 상기 데이터라인과 교차되는 게이트라인을 사이에 두고 분리된다. 상기 제2 스위치 TFT의 소스전극은 보호막을 관통하는 제1 콘택홀을 통해 링크 패턴과 연결된다. 상기 링크 패턴은 상기 보호막을 관통하는 제2 콘택홀을 통해 상기 방전제어 TFT의 소스전극 및 상기 제2 액정셀의 화소전극에 공통으로 연결된다. 상기 링크 패턴과 상기 제2 액정셀의 화소전극은 상기 TFT들을 덮는 상기 보호막 상에 형성되는 투명 전극 패턴이다.

Description

입체 영상 표시장치{STEREOSCOPIC IMAGE DISPLAY}

본 발명은 편광 안경 방식의 입체 영상 표시장치에 관한 것이다.

입체 영상 표시장치의 3D 영상 구현 방법은 크게 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다.

양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어 등의 광학판을 표시 화면의 앞에 또는 뒤에 설치하는 방식이다. 안경방식은 표시패널에 편광 방향이 서로 다른 좌우 시차 영상을 표시하고, 편광 안경 또는 액정 셔터 안경을 사용하여 입체 영상을 구현한다.

액정 셔터 안경방식은 표시소자에 좌안 이미지 데이터와 우안 이미지 데이터를 프레임 단위로 교대로 시분할 표시하고, 이 좌/우안 이미지 데이터와 동기되도록 액정 셔터 안경의 좌우안 셔터를 개폐함으로써 3D 영상을 구현한다. 이러한 액정 셔터 안경방식은 액정 셔터 안경의 데이터 온 타임이 짧아 3D 영상의 휘도가 낮으며, 표시소자와 액정 셔터 안경의 동기, 및 온/오프 전환 응답 특성에 따라 3D 크로스토크의 발생이 심하다.

편광 안경방식에서는 표시패널에 패턴 리타더(Pattern retarder)와 같은 편광 분리 소자를 합착된다. 패턴 리타더는 표시패널에 표시되는 좌안 영상과 우안 영상의 편광을 분리한다. 시청자는 편광 안경 방식의 입체 영상 표시장치에서 입체 영상을 감상할 때 편광 안경을 착용하여 편광 안경의 좌안 필터를 통해 좌안 영상의 편광을 보게 되고, 편광 안경의 우안 필터를 통해 우안 영상의 편광을 보게 되므로 입체감을 느낄 수 있다.

기존의 편광 안경 방식의 입체 영상 표시장치에서 표시패널은 액정표시패널로 적용될 수 있다. 액정표시패널의 상부 유리기판 두께와 상부 편광판의 두께로 인하여 액정표시패널의 픽셀 어레이와 패턴 리타더 간의 시차(parallax)에 의해 상하 시야각이 나쁘다. 시청자가 액정표시패널의 정면보다 높거나 낮은 상하 시야각에서 편광 안경 방식의 입체 영상 표시장치에 표시된 입체 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느낄 수 있다.

편광 안경 방식의 입체 영상 표시장치에서 상하 시야각의 3D 크로스토크 문제를 해결하기 위하여, 일본 공개특허공보 제2002-185983호 등에서는 입체 영상 표시장치의 패턴 리타더(또는 3D 필름)에 블랙 스트라이프를 형성하는 방법을 제안한 바 있다. 이와 다른 방법으로, 액정표시패널에 형성된 블랙 매트릭스의 폭을 증가시킬 수 있다. 그런데, 패턴 리타더에 블랙 스트라이프를 형성하면 2D/3D 영상에서 휘도가 저하될 뿐만 아니라 블랙 매트릭스와 블랙 스트라이프의 상호 작용으로 인하여 모아레(Moire)를 유발할 수 있다. 블랙 매트릭스의 폭을 증가시키는 방법은 개구율을 떨어 뜨려 2D/3D 영상에서 휘도를 저하시킨다.

본원 출원인은 일본 공개특허공보 제2002-185983호에 개시된 입체 영상 표시장치의 문제점들을 해결하기 위하여, 표시패널의 픽셀들 각각을 2 개로 분할하고 그 중 어느 하나를 액티브 블랙 스트라이프(Active Black Stripe)로 제어하는 기술을 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17), 미합중국 특허 출원 12/536,031(2009. 08. 05.) 등을 통해 제안한 바 있다. 본원 출원인에 의해 제안된 입체 영상 표시장치는 픽셀들 각각을 메인 표시부와 액티브 블랙 스트라이프로 2 분할하고 2D 모드에서 메인 표시부와 액티브 블랙 스트라이프 각각에 2D 이미지 데이터를 기입하여 2D 영상의 휘도 저하를 방지할 수 있다. 또한, 본원 출원인에 의해 제안된 입체 영상 표시장치는 3D 모드에서 메인 표시부에 3D 이미지 데이터를 기입하는 반면, 액티브 블랙 스트라이프에 블랙 계조 데이터를 기입하여 3D 모드에서 블랙 스트라이프 효과를 얻을 수 있어 상하 시야각을 확대할 수 있다. 한편, 본원 출원인에 의해 제안된 입체 영상 표시장치를 구현할 때, 메인 표시부와 액티브 블랙 스트라이프에서 TFT(Thin Film Transistor)의 개수 증가로 인하여 게이트-드레인간 기생용량(Cgd)이 커지고, 메인 표시부와 액티브 블랙 스트라이프의 게이트-소스간 기생용량(Cgs)이 달라질 수 있다. 게이트-드레인간 기생용량(Cgd)이 커지면, 픽셀의 RC(저항 및 용량) 딜레이 값이 커져 픽셀의 데이터충전 특성이 나빠질 수 있다. 또한, 메인 표시부와 액티브 블랙 스트라이프들 간에 Cgs 값이 달라지면 킥백 전압(kick back voltage, ΔVp)이 달라져 그들 간에 휘도차가 발생될 수 있다. 메인 표시부와 액티브 블랙 스트라이프들 간에 ΔVp를 동등 수준으로 설계하기 위하여 스토리지 커패시터의 용량을 크게 할 수 있으나 이 경우에 픽셀의 개구율이 낮아질 수 있다.

본 발명은 픽셀들 각각을 메인 표시부와 액티브 블랙 스트라이프로 분할하여 2D 모드에서 표시영상의 휘도를 높이고 3D 모드에서 상하 시야각을 확대할 수 있는 입체 영상 표시장치에 있어서, 데이터 충전 특성을 높이고 개구율 저하를 최소화할 수 있는 입체 영상 표시장치를 제공하는 데 있다.

본 발명의 입체 영상 표시장치는 제1 스위치 TFT를 통해 데이터라인에 연결되고 공통전압이 공급되는 공통라인에 연결된 제1 액정셀 및 제1 스토리지 커패시터를 포함한 메인 표시부; 및 제2 스위치 TFT를 통해 상기 데이터라인에 연결된 상기 데이터라인에 연결되고 방전제어 TFT를 통해 상기 공통라인에 연결된 제2 액정셀 및 제2 스토리지 커패시터, 및 연과를 포함한 보조 표시부를 포함한다.

상기 메인 표시부와 상기 보조 표시부는 픽셀 내에서 상기 데이터라인과 교차되는 게이트라인을 사이에 두고 분리된다.

상기 제2 스위치 TFT의 소스전극은 보호막을 관통하는 제1 콘택홀을 통해 링크 패턴과 연결된다.

상기 링크 패턴은 상기 보호막을 관통하는 제2 콘택홀을 통해 상기 방전제어 TFT의 소스전극 및 상기 제2 액정셀의 화소전극에 공통으로 연결된다.

상기 링크 패턴과 상기 제2 액정셀의 화소전극은 상기 TFT들을 덮는 상기 보호막 상에 형성되는 투명 전극 패턴이다.

상기 방전제어 TFT의 소스전극은 상기 방전제어 TFT의 반도체 채널로부터 좌측으로 휘어진다. 상기 링크 패턴은 상기 제2 스위치 TFT의 소스전극을 최단거리로 상기 방전제어 TFT의 소스전극과 상기 제2 액정셀의 화소전극에 연결한다.

상기 공통라인은 상기 게이트라인과 나란한 제1 공통라인; 및 상기 데이터라인과 나란한 제2 공통라인을 포함한다.

상기 방전제어 TFT의 드레인전극은 상기 보호막을 관통하는 제3 콘택홀을 통해 상기 제2 공통라인에 연결된다. 상기 방전제어 TFT의 소스 및 드레인전극은 반도체 패턴을 사이에 두고 상기 게이트라인과 나란한 방전제어 라인과 중첩된다. 상기 제2 공통라인은 상기 보호막 상에 형성되는 투명 전극 패턴이다.

상기 제1 및 제2 스위치 TFT들의 드레인전극은 'W'자로 패터닝되어 일체화된다. 상기 제1 및 제2 스위치 TFT들의 드레인전극의 상단만이 상기 반도체 패턴과 중첩된다. 상기 게이트라인은 상기 제1 및 제2 스위치 TFT의 드레인전극의 상단과 소스 전극의 하단과 중첩된다. 상기 제1 및 제2 스위치 TFT의 드레인전극의 하단과 비중첩된다.

본 발명에 따른 입체 영상 표시장치는 제2 스위치 TFT의 소스전극을 투명전극 패턴인 링크 패턴과 연결하고 링크 패턴을 방전제어 TFT의 소스전극 및 제2 액정셀의 화소전극에 공통으로 연결한다. 따라서, 본 발명은 보조 표시부의 Cgs를 낮추어 개구율 저하 없이 메인 표시부와 보조 표시부의 킥백 전압(ΔVp)을 동등 수준으로 조절하고 보조 표시부의 데이터전압 충전 및 유지 특성을 향상시킨다.

또한, 본 발명은 제1 및 제2 스위치 TFT의 드레인전극 아래에서 게이트라인의 일부를 제거하여 메인 표시부와 보조 표시부의 데이터 지연을 줄임으로써 메인 표시부와 보조 표시부의 데이터전압 충전특성을 더 향상시킬 수 있다.

도 1 및 도 2는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여주는 블록도들이다.
도 3은 도 2에 도시된 픽셀의 등가 회로도이다.
도 4는 구동 모드에 따른 방전 제어전압을 보여 주는 파형도이다.
도 5는 2D 모드 및 3D 모드에서 픽셀의 동작 예를 보여주는 도면이다.
도 6는 도 3에 도시된 메인 표시부와 보조 표시부의 상세 구성을 보여 주는 픽셀의 등가 회로도이다.
도 7은 도 6과 같이 접속된 픽셀의 구현 예를 보여 주는 평면도이다.
도 8a는 도 7에서 선 "Ⅰ-Ⅰ'"를 따라 절취한 단면을 보여주는 단면도이다.
도 8b는 도 7에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 단면을 보여주는 단면도이다.
도 8c는 도 7에서 선 "Ⅲ-Ⅲ'"를 따라 절취한 단면을 보여주는 단면도이다.
도 9는 본 발명의 실시예에 따른 픽셀을 상세히 보여 주는 평면도이다.
도 10은 도 9에서 선 "Ⅳ-Ⅳ'"를 따라 절취한 단면을 보여주는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 픽셀을 상세히 보여 주는 평면도이다.
도 12는 도 11에서 선 "Ⅴ-Ⅴ'"를 따라 절취한 단면을 보여주는 단면도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1 내지 도 5는 본 발명의 실시예에 따른 입체 영상 표시장치의 구조와 동작 원리를 보여 주는 도면들이다.

도 1 내지 도 5를 참조하면, 본 발명의 입체 영상 표시장치는 표시소자(10), 패턴 리타더(20), 콘트롤러(30), 패널 구동회로(40) 및 편광 안경(50)을 포함한다.

표시소자(10)는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자로 구현될 수 있다. 이하에서, 표시소자(10)는 액정표시소자를 중심으로 설명되지만 이에 한정되지 않는다는 것에 주의하여야 한다.

표시소자(10)는 표시패널(11), 상부 편광필름(Polarizer)(11a), 하부 편광필름(11b) 등을 포함한다. 표시패널(11)은 2D 모드에서 2D 영상을 표시하고, 3D 모드에서 3D 영상을 표시한다. 표시패널(11)은 두 장의 유리기판들과 이들 사이에 형성된 액정층을 포함할 수 있다. 표시패널(11)의 하부 유리기판에는 데이터라인들(DL), 데이터라인들(DL)과 교차되는 게이트라인들(GL), 공통전압(Vcom)이 공급되는 공통라인(VCL1, VCL2), 방전 제어전압(V3D)이 공급되는 방전 제어라인(V3DL), TFT들(ST1, ST2, DST), 메인 표시부(MP), 보조 표시부(SP) 등을 포함하는 TFT 어레이가 형성된다. 메인 표시부(MP)와 보조 표시부(SP)는 픽셀(PIX) 내에서 게이트라인(GL)을 사이에 두고 분리된다.

제1 공통라인(VCL1)은 게이트라인(GL)과 나란하고, 제2 공통라인(VCL2)은 데이터라인(DL)과 나란하다. 공통라인(VCL1, VCL2)은 제1 및 제2 공통라인(VCL1, VCL2)으로 나뉘어진다. 제1 및 제2 공통라인(VCL1, VCL2)은 전기적으로 서로 연결되어 픽셀(PIX) 내의 공통전극(Ec1, Ec2)에 공통전압(Vcom)을 공급한다.

표시패널(11)의 상부 유리기판에는 블랙매트릭스, 컬러필터 등을 포함한 컬러필터 어레이가 형성된다. 상부 유리기판에는 공통전압(Vcom)이 공급되는 공통전극이 더 형성될 수 있다. 표시패널(11)의 상부 유리기판과 하부 유리기판 각각에는 상부 및 하부 편광필름(11a, 11b)이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 유리기판들 사이에는 액정셀의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서가 형성될 수 있다.

표시소자(10)는 투과형 표시소자, 반투과형 표시소자, 반사형 표시소자 등 어떠한 형태로도 구현될 수 있다. 투과형 표시소자와 반투과형 표시소자에서는 백라이트 유닛(12)이 필요하다. 백라이트 유닛(12)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

신호라인들(DL,GL)의 교차 구조에 의해 표시패널(11)의 픽셀 어레이는 매트릭스 형태로 배치된 픽셀들(PIX)을 포함한다. 픽셀들(PIX) 각각은 적색(R), 녹색(G) 및 청색(B) 구현을 위한 3 개의 3원색 서브픽셀들을 포함한다. 또한, 픽셀들(PIX) 각각은 도 3과 같이 배선부를 사이에 두고 분할된 메인 표시부(MP)와, 액티브 블랙 스트라이프로 기능하는 보조 표시부(SP)를 포함한다. 메인 표시부(MP)와 보조 표시부(SP) 사이의 배선부는 제1 공통라인(VCL1), 게이트라인(GL) 및 방전 제어라인(V3DL) 등을 포함한다.

메인 표시부(MP)는 제1 스위치 TFT(ST1)를 통해 데이터라인(DL)에 연결되고, 제1 공통라인(VCL1)에 연결된다. 보조 표시부(SP)는 제2 스위치 TFT(ST2)를 통해 데이터라인(DL)에 연결되고, 방전 제어 TFT(DST)를 통해 제2 공통라인(VCL2)에 연결된다. 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST1)는 게이트라인(GL)으로부터의 스캔펄스(도 4의 SCAN)에 의해 동시에 스위칭된다. 스캔펄스(SCAN)는 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙된다. 방전 제어 TFT(DST)는 방전 제어라인(V3DL)으로부터 공급되는 방전 제어전압(V3D)에 따라 스위칭된다.

방전 제어전압(V3D)은 도 4와 같이 모드 선택신호(SEL)에 따라 서로 다른 전압으로 발생된다. 2D 모드에서 방전 제어전압(V3D)은 방전 제어 TFT(DST)를 턴 오프 시킬 수 있도록 게이트 로우 전압(VGL)과 동일한 레벨로 발생될 수 있다. 3D 모드에서 방전 제어전압(V3D)은 방전 제어 TFT(DST)를 슬라이트 온(slight on) 시킬 수 있도록 게이트 로우 전압(VGL)보다 높고 게이트 하이 전압(VGH)보다 낮은 슬라이트-온 레벨(slight on level) 전압(Vsol)으로 발생될 수 있다. '슬라이트 온' 상태는 '풀 온(full on)' 상태에 비해 TFT의 채널 전류(Ids)가 작은 상태를 의미한다. 이는 TFT의 채널 저항과 채널 전류는 게이트 전압에 의존하기 때문이다. 게이트 로우 전압(VGL)은 -5V ~ 0V 사이의 전압이고, 게이트 하이 전압(VGH)은 25V ~ 30V 사이의 전압으로 설정될 수 있다. 이 경우, 슬라이트-온 레벨 전압(Vsol)은 8V ~ 12V 사이의 전압으로 설정될 수 있다.

방전 제어 TFT(DST)는 게이트 전압이 직류 전압으로 장시간 인가되면 게이트 바이어스 스트레스(Gate bias stress)로 인하여 열화될 수 있고 이 경우에 TFT의 문턱 전압이 변동된다. 이러한 게이트 바이어스 스트레스로 인한 방전 제어 TFT(DST)의 열화를 경감하기 위하여, 방전 제어전압(V3D)은 3D 모드에서 주기적으로 게이트 로우 전압(VGL)으로 낮아질 수 있다.

메인 표시부(MP)는 도 5와 같이 2D 모드에서 2D 이미지 데이터를 표시하고, 3D 모드에서 3D 이미지 데이터를 표시한다. 이에 비하여, 보조 표시부(SP)는 도 5와 같이 2D 모드에서 2D 이미지 데이터를 표시하는 반면, 3D 모드에서 블랙 계조를 표시하여 블랙 스트라이프로 동작한다.

패턴 리타더(20)는 표시패널(11)의 상부 편광필름(11a)에 접착된다. 패턴 리타더(20)의 기수 라인들에는 제1 편광 선택 패턴(22)이 형성되고, 패턴 리타더(20)의 우수 라인들에는 제2 편광 선택 패턴(24)이 형성된다. 제1 편광 선택 패턴(22)의 광흡수축과 제2 편광 선택 패턴(24)의 광흡수축은 서로 직교한다. 제1 편광 선택 패턴(22)은 픽셀 어레이의 기수 번째 수평 픽셀라인과 대향하고, 제2 편광 선택 패턴(24)은 픽셀 어레이의 우수 번째 수평 픽셀라인과 대향한다. 제1 편광 선택 패턴(22)는 상부 편광필름(11a)을 통해 입사되는 빛을 지연시켜 제1 편광(예컨대, 좌원편광)의 빛을 통과시킨다. 제2 편광 선택 패턴(24)은 상부 편광필름(11a)을 통해 입사되는 빛을 제2 편광(예컨대, 우원편광)의 빛을 통과시킨다. 제1 편광과 제2 편광의 광축은 서로 직교된다.

콘트롤러(30)는 모드 선택신호(SEL)에 따라 2D 모드 또는 3D 모드로 패널 구동회로(40)의 동작을 제어한다. 콘트롤러(30)는 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller)와 같은 유저 인터페이스를 통해 모드 선택신호(SEL)를 입력받고, 그에 따라 2D 모드 동작과 3D 모드 동작을 전환할 수 있다. 한편, 콘트롤러(30)는 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분할 수도 있다.

콘트롤러(30)는 3D 모드 하에서 비디오 소스로부터 입력되는 3D 영상 데이터를 좌안 영상 데이터와 우안 영상 데이터로 분리한 후, 좌안 영상 데이터와 우안 영상 데이터를 데이터 드라이버(41)에 공급한다. 이를 위해, 콘트롤러(30)는 3D 포맷터(3D formater)를 포함할 수 있다. 콘트롤러(30)는 2D 모드 하에서 비디오 소스로부터 입력되는 2D 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다.

콘트롤러(30)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호들을 이용하여 패널 구동회로(40)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다.

데이터 드라이버(41)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1 수평라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse : SSP), 데이터의 샘플링 타이밍을 제어하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 드라이버(41)의 출력 타이밍을 제어하는 소스 출력 인에이블신호(SOE), 및 표시패널(11)의 액정셀들에 공급될 데이터전압의 극성을 제어하는 극성제어신호(POL) 등을 포함한다.

게이트 드라이버(42)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 드라이버(42) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 드라이버(42)의 출력을 제어하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다.

콘트롤러(30)는 입력 프레임 주파수에 동기되는 타이밍신호들(Vsync,Hsync,DE,DCLK)을 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수)Hz의 프레임 주파수로 패널 구동회로(40)의 동작을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

패널 구동회로(40)는 표시패널(11)의 데이터라인들(DL)을 구동시키기 위한 데이터 드라이버(41)와, 표시패널(11)의 게이트라인들(GL)을 구동시키기 위한 게이트 드라이버(42)를 포함한다.

데이터 드라이버(41)는 콘트롤러(30)의 제어 하에 2D 또는 3D 영상의 디지털 비디오 데이터를 래치한 후에, 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환한다. 데이터 드라이버(41)는 극성제어신호(POL)에 응답하여 데이터라인들(DL)에 공급될 데이터전압의 극성을 반전시킨다. 데이터 드라이버(41)는 게이트 드라이버(42)로부터 출력되는 스캔펄스(또는, 게이트펄스)에 동기하여 데이터전압을 데이터라인들(DL)에 출력한다.

게이트 드라이버(42)는 콘트롤러(30)의 제어 하에 게이트 하이 전압(VGL)과 게이트 로우 전압(VGL) 사이에서 스윙하는 스캔펄스(SCAN)를 게이트라인들(GL)에 순차적으로 공급한다.

패널 구동회로(40)는 도시하지 않은 전원회로와, 방전 제어전압 발생회로 등을 더 포함한다. 전원회로는 공통전압(Vcom), 게이트 하이 전압(VGH), 게이트 로우 전압(VGL), 정극성/부극성 감마기준전압, 슬라이트-온 레벨 전압(Vsol) 등 표시패널(11)에 공급될 패널 구동전압을 발생한다. 전원회로는 직류-직류 변환기(DC-DC Converter)로 구현될 수 있다. 방전 제어전압 발생회로는 콘트롤러(30)의 제어 하에 도 4와 같은 방전 제어전압(V3D)을 출력한다. 이 방전 제어전압 발생회로는 슬라이트-온 레벨 전압(Vsol)과 게이트 로우 전압(Vgl)을 스위칭하는 전원 스위치소자로 구현될 수 있다.

편광 안경(50)은 좌안 편광필터를 갖는 좌안(50L)과 우안 편광필터를 갖는 우안(50R)을 구비한다. 좌안 편광필터는 패턴 리타더(20)의 제1 편광 선택 패턴(22)과 동일한 광흡수축을 가지며, 우안 편광필터는 패턴 리타더(20)의 제2 편광 선택 패턴(24)과 동일한 광흡수축을 가진다. 예들 들면, 편광 안경(50)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(50)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 시청자가 편광 안경(50)을 착용하면, 시청자의 좌안에는 좌안 영상만 보이고, 시청자의 우안에는 우안 영상만 보이게 된다. 그 결과, 시청자는 양안시차를 통해 입체감을 느낄 수 있게 된다.

도 6은 픽셀(PIX)의 등가 회로도이다. 도 7은 픽셀(PIX)의 구현 예를 보여 주는 평면도이다. 도 8a 내지 도 8c는 도 7에서 선 "Ⅰ-Ⅰ'", 선 "Ⅱ-Ⅱ'", 선"Ⅲ-Ⅲ'"을 따라 절취한 단면도들이다. 도 8a 내지 도 8c에서, 'ACT'는 TFT의 소스전극과 드레인전극 사이에 채널을 형성하기 위한 반도체 활성층을, 'N+'는 TFT의 소스전극 및 드레인전극과의 오믹 접촉을 위한 반도체 오믹 접촉층을, 'SUB'는 하부 유리기판을 각각 나타낸다.

도 6 내지 도 8c을 참조하면, 메인 표시부(MP)는 제1 스위치 TFT(ST1)에 연결되고 공통전압(Vcom)이 공급되는 제1 액정셀(Clc1) 및 제1 스토리지 커패시터(Cst1)를 포함한다. 제1 액정셀(Clc1)의 액정분자들은 데이터전압이 공급되는 제1 화소전극(Ep1)과, 공통전압(Vcom)이 공급되는 제1 공통전극(Ec1)과의 전압차에 의해 구동된다. 제1 화소전극(Ep1)은 제1 스위치 TFT(ST1)를 통해 데이터라인(DL)에 연결된다. 제1 공통전극(Ec1)은 제1 및 제2 공통라인(VCL1, VCL2) 중 어느 하나에 연결되어 공통전압(Vcom)을 공급받는다. 제1 스토리지 커패시터(Cst1)는 제1 액정셀(Clc1)의 전압을 일정하게 유지시킨다.

제1 스위치 TFT(ST1)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL)으로부터의 데이터전압(Vdata)을 제1 화소전극(Ep1)에 인가한다. 제1 스위치 TFT(ST1)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극(D)은 데이터라인(DL)에 접속된다. 제1 스위치 TFT(ST1)의 소스전극(S)은 유기 절연막(PAC)과 무기 절연막(PAS)을 관통하는 제1 콘택홀(CH1)을 통해 제1 화소전극(Ep1)에 접속된다.

제1 스토리지 커패시터(Cst1)는 제1 스위치 TFT(ST1)의 소스전극(S)과, 유전층을 사이에 두고 제1 스위치 TFT(ST1)의 소스전극(S)과 중첩된 제1 공통라인(VCL1)으로 구성된다. 제1 스토리지 커패시터(Cst1)의 유전층은 순차적으로 적층된 게이트 절연막(GI), 및 반도체 패턴(ACT, N+)을 포함한다. 반도체 패턴(ACT, N+)은 반도체 활성층(ACT)과, 그 위에 형성된 반도체 오믹 접촉층(N+)을 포함한다.

제1 공통전극(Ec1)은 공통전압(Vcom)이 공급되는 제2 공통라인(VCL2)에 연결된다. 제2 공통라인(VCL2)은 유기 절연막(PAC)과 무기 절연막(PAS) 및 게이트 절연막(GI)을 관통하는 제3 콘택홀(CH3)을 통해 제1 공통라인(VCL1)에 연결된다. 따라서, 제1 및 제2 공통라인(VCL1, VCL2)에는 공통전압(Vcom)이 공급된다.

보조 표시부(SP)는 제2 스위치 TFT(ST2)와 방전제어 TFT(DST)에 연결되고 공통전압(Vcom)이 공급되는 제2 액정셀(Clc2) 및 제2 스토리지 커패시터(Cst2)를 포함한다. 제2 액정셀(Clc2)의 액정분자들은 데이터전압이 공급되는 제2 화소전극(Ep2)과, 공통전압(Vcom)이 공급되는 제2 공통전극(Ec2)과의 전압차에 의해 구동된다. 제2 화소전극(Ep2)은 제2 스위치 TFT(ST2)를 통해 데이터라인(DL)에 연결된다. 제2 공통전극(Ec2)은 제1 및 제2 공통라인(VCL1, VCL2) 중 어느 하나에 연결되어 공통전압(Vcom)을 공급받는다. 제2 스토리지 커패시터(Cst2)는 제2 액정셀(Clc2)의 전압을 일정하게 유지시킨다.

제2 스위치 TFT(ST2)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL)으로부터의 데이터전압(Vdata)을 제2 화소전극(Ep2)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극(D)은 제1 스위치 TFT(ST1)의 드레인전극(D)을 통해 데이터라인(DL)에 접속된다. 제2 스위치 TFT(ST2)의 소스전극(S)은 유기 절연막(PAC)과 무기 절연막(PAS)을 관통하는 제2 콘택홀(CH2)을 통해 제2 화소전극(Ep2)에 접속된다. 이를 위하여, 제2 화소전극(Ep2)의 일단은 유기 절연막(PAC)과 무기 절연막(PAS)을 사이에 두고 게이트라인(GL)을 가로 질러 제2 콘택홀(CH2)을 통해 제2 스위치 TFT(ST2)의 소스전극(S)에 접속된다. 제2 스위치 TFT(ST2)의 소스전극(S)은 제2 화소전극(Ep2)과 제2 콘택홀(CH2)을 통해 스토리지 커패시터(Cst2)에 연결되고, 방전제어TFT(DST)의 소스전극(S)에 직접 연결된다.

제1 및 제2 스위치 TFT들(ST1, ST2)의 게이트전극은 픽셀(PIX)의 개구율 저하를 줄이기 위하여 게이트라인(GL)의 일부로 구현된다. 제1 및 제2 스위치 TFT들(ST1, ST2)의 소스 및 드레인전극(S, D)은 반도체 패턴(ACT, N+)을 사이에 두고 게이트라인(GL)과 중첩된다.

제1 및 제2 스위치 TFT들(ST1, ST2)의 드레인전극은 'U'자가 2 개 나란히 연결된 'W'자 소스/드레인 금속 패턴으로 일체화된다. 제1 및 제2 스위치 TFT(ST1, ST2)는 바로 이웃한다. 방전제어 TFT(DST)의 드레인전극(D)은 'U'자 형태로 패터닝된다. TFT들(ST1, ST2, DST) 각각의 소스전극(S)은 U자 형태의 드레인 전극(D)에 의해 정의된 U자 형태의 채널 내에서 그 일단이 위치한다.

제2 스토리지 커패시터(Cst2)는 제2 스위치 TFT(ST2)의 소스전극(S)과, 유전층을 사이에 두고 제2 스위치 TFT(ST2)의 소스전극(S)과 중첩된 제1 공통라인(VCL1)으로 구성된다. 제2 스토리지 커패시터(Cst2)의 유전층은 순차적으로 적층된 게이트 절연막(GI), 반도체 활성층(ACT), 및 반도체 오믹 접촉층(N+)을 포함한다.

방전제어 TFT(DST)는 방전 제어전압(V3D)에 응답하여 제2 화소전극(Ep2)과 제2 공통라인(VCL2) 사이의 전류 패스를 스위칭한다. 방전제어 TFT(DST)의 게이트전극은 방전 제어라인(V3DL)에 접속되고, 소스전극(S)은 제2 스위치 TFT(ST2)의 소스전극(S)에 연결된다. 방전제어 TFT(DST)의 소스 및 드레인전극(S, D)은 반도체 패턴(ACT, N+)을 사이에 두고 게이트라인(GL)과 나란한 방전제어 라인(V3DL)과 중첩된다. 방전제어 라인(V3DL)의 일부가 방전제어 TFT(DST)의 게이트전극으로 이용된다. 방전제어 TFT(DST)의 소스전극(S)과 제2 스위치 소스전극(S)은 반도체 액티브층(ACT)과 반도체 오믹 접촉층(N+)의 패턴 상에 형성되고 게이트라인(GL)을 가로 지르는 소스/드레인 금속 패턴을 통해 연결된다. 방전제어 TFT(DST)의 드레인전극(D)은 유기 절연막(PAC)을 관통하는 제4 콘택홀(CH4)을 통해 제2 공통라인(VCL2)에 연결된다.

게이트라인(GL), 방전 제어라인(V3DL), 및 제1 공통라인(VCL1)은 도 7 내지 도 8c와 같이 유리 기판(SUB) 상에 형성되는 게이트 금속 패턴으로 형성될 수 있다. TFT들(ST1, ST2, DST)의 소스 및 드레인전극(S,D)은 반도체 패턴(ACT, N+) 상에 형성되어 반도체 패턴(ACT, N+)과 함께 일괄 패터닝되는 소스/드레인 금속 패턴으로 형성될 수 있다. 화소전극들(Ep1,Ep2), 공통전극들(Ec1,Ec2), 및 제2 공통라인(VCL2)은 도 7 내지 도 8c와 같이 유기 절연막(PAC) 상에 형성되는 투명전극 패턴으로 형성될 수 있다.

액정셀들(Clc1, Clc2)에 충전되는 데이터전압은 킥백 전압(ΔVp) 만큼 변동된다. 킥백 전압(ΔVp)은 아래의 수학식 1과 같이 픽셀(PIX)의 기생용량에 의존하여 달라지는 값으로 정의된다.

여기서, Cgs는 TFT(ST1, ST2, DST)의 게이트-소스간 기생용량, Clc는 액정셀(Clc1, Clc2)의 용량, Cst는 스토리지 커패시터(Cst1, Cst2)의 용량, ΔVg는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차를 각각 의미한다.

도 6에서, Cgs1은 제1 스위치 TFT(ST1)의 게이트-소스간 기생용량이고, Cgs2는 제2 스위치 TFT(ST2)의 게이트-소스간 기생용량이다. 도 7 내지 도 8c에서 알 수 있는 바와 같이, Cgs1은 제1 스위치 TFT(ST1) 내에 존재하는 게이트라인(GL)과 소스전극(S)의 중첩부에 형성되어 그 용량이 비교적 작다. Cgs2는 제2 스위치 TFT(ST2) 내에 존재하는 게이트라인(GL)과 소스전극(S)의 중첩부, 제2 스위치 TFT(ST2)의 소스전극(S)에 연결된 제2 화소전극(Ep2)과 게이트라인(GL)의 중첩부, 및 제2 스위치 TFT(ST2)과 방전제어 TFT(DST)에서 소스/드레인 금속 패턴으로 서로 연결된 소스전극(S)과 게이트 라인(GL)의 중첩부를 포함하여 Cgs1에 비하여 더 크다. 이 경우에, 수학식 1에서 알 수 있는 바와 같이 메인 표시부(MP)의 ΔVp에 비하여 보조 표시부(SP)의 ΔVp가 더 커지므로 동일 계조에서 메인 표시부(MP)의 밝기와 보조 표시부(SP)의 밝기가 달라진다. 제2 스위치 TFT(ST2)과 방전제어 TFT(DST)에서 소스/드레인 금속 패턴으로 서로 연결된 소스전극(S)과 게이트 라인(GL)의 중첩부의 용량이 크기 때문에 Cgs2를 Cgs1 보다 크게 한다. 한편, Cgs2에서 방전제어 TFT(DST)의 소스전극(S)과 게이트 라인(GL)의 중첩부 용량은 도 8a와 같이 유전층의 두께가 두껍기 때문에 다른 Cgs2 성분들에 비하여 매우 작다.

메인 표시부(MP)와 보조 표시부(SP) 간의 킥백 전압(ΔVp)의 차이를 동등 수준으로 보상하기 위하여, 수학식1에서 스토리즈 커패시터(Cst)의 용량을 조절할 수 있다. 예컨대, 도 7 내지 도 8c의 구조에서 Cgs2가 Cgs1 보다 크기 때문에 보조 표시부(SP)의 ΔVp가 메인 표시부(SP)의 ΔVp 보다 더 크다. 따라서, 수학식 1에서 알 수 있는 바와 같이, 보조 표시부(SP)의 스토리지 커패시터(Cst2) 용량을 크게 하면 보조 표시부(SP)의 ΔVp를 낮추어 메인 표시부(MP)와 보조 표시부(SP)의 ΔVp를 동등 수준으로 조절할 수 있다. 그런데, 이 방법은 보조 표시부(SP)의 스토리지 커패시터(Cst2)의 용량을 도 7과 같이 메인 표시부(MP)의 스토리지 커패시터(Cst1)의 용량 보다 2 배 이상 크게 하여야 하므로 픽셀(PIX)의 개구율을 떨어 뜨린다.

본 발명은 픽셀(PIX)의 개구율 증가시키지 않고 메인 표시부(MP)와 보조 표시부(SP)의 ΔVp를 동등 수준으로 구현하기 위하여, 도 9 및 도 10과 같은 구조로 Cgs2를 낮추는 방안을 제안한다.

도 9는 본 발명의 실시에에 따른 픽셀을 상세히 보여 주는 평면도이다. 도 10은 도 9에서 선 "Ⅳ-Ⅳ'"를 따라 절취한 단면을 보여주는 단면도이다.

도 9 및 도 10을 참조하면, 제2 스위치 TFT(ST2)의 소스전극(S)은 유기 절연막(PAC)과 무기 절연막(PAS)을 관통하는 제2 콘택홀(CH2)을 통해 링크 패턴(LNK)과 연결된다.

링크 패턴(LNK)은 유기 절연막(PAC)과 무기 절연막(PAS)을 관통하는 제4' 콘택홀(CH4')을 통해 방전제어 TFT(DST)의 소스전극(S)과 제2 화소전극(Ep2)에 공통으로 연결된다. 링크 패턴(LNK)과 제2 화소전극(Ep2)은 유기 절연막(PAC) 상에 동일한 투명전극 패턴으로 동시에 형성된다. 링크 패턴(LNK)은 제2 스위치 TFT(ST2)의 소스전극(S)을 최단거리로 방전제어 TFT(DST)의 소스전극(S) 및 제2 화소전극(Ep2)에 연결한다. 방전제어 TFT(DST)의 소스전극(S)은 도 9와 같이 'U' 자형 드레인전극(D) 내의 반도체 채널(ACT, N+)로부터 좌측으로 휘어진다. 이 경우에, 제2 스위치 TFT(ST2)의 소스전극(S)과 방전제어 TFT(DST)의 소스전극(S) 의 최단거리는 수직 경로이다.

도 7 및 도 8a에서 제2 스위치 TFT(ST2)과 방전제어 TFT(DST)의 소스전극(S)과 게이트 라인(GL)의 중첩부가 제거되므로 Cgs2가 Cgs1과 동등 수준으로 낮아질 수 있다. 따라서, 본 발명은 제2 스토리지 커패시터(Cst2)의 용량을 크게 하는 개구율 증가 없이 메인 표시부(MP)와 보조 표시부(SP)의 ΔVp를 동등 수준으로 구현할 수 있다. 또한, 본 발명은 수학식 1에서 알 수 있는 바와 같이 Cgs2를 낮추면 보조 표시부(SP)의 ΔVp를 낮아지기 때문에 보조 표시부(SP)의 데이터 전압 충전 및유지 특성을 메인 표시부(SP) 수준까지 높일 수 있다.

도 11은 본 발명의 다른 실시예에 따른 픽셀을 상세히 보여 주는 평면도이다. 도 12는 도 11에서 선 "Ⅴ-Ⅴ'"를 따라 절취한 단면을 보여주는 단면도이다.

도 11 및 도 12를 참조하면, TFT들(ST1, ST2, DST)에서 반도체 패턴(ACT, N+)는 소스전극(S)과 드레인전극(D) 사이의 채널 일부에만 형성될 수 있다.

본 발명은 Cgd1과 Cgd2를 줄이기 위하여, 제1 및 제2 스위치 TFT(ST1, ST2)의 드레인전극(D)과 중첩되는 게이트라인(GL)의 일부를 더 제거한다. 게이트라인(GL)에서 역 'L'자 형태로 패터닝되어 제거되는 부분(OP)으로 인하여, 제1 및 제2 스위치 TFT(ST1, ST2)의 드레인전극(D)의 하단 부분은 게이트라인(GL) 즉 게이트전극과 중첩되지 않는다. 여기서, 제1 및 제2 스위치 TFT(ST1, ST2)의 드레인전극(D)의 하단 부분은 제1 및 제2 스위치 TFT(ST1, ST2)의 'W'자 채널의 하단에 해당하며 제1 및 제2 스위치 TFT(ST1, ST2)의 소스전극들(S)의 아래에 위치하고, 반도체 패턴(ACT, N+)이 없는 부분이다. 따라서, 게이트라인(GL)은 제1 및 제2 스위치 TFT의 드레인전극(D)의 상단과 소스전극(S)의 하단에 중첩된다. 반면에, 게이트라인(GL)은 제1 및 제2 스위치 TFT(ST1, ST2)의 드레인전극(D)의 하단과 비중첩되고 또한, 제1 및 제2 스위치 TFT(ST1, ST2)의 소스전극(S)의 상단과 비중첩된다.

본 발명은 도 11 및 도 12와 같은 구조를 이용하여 Cgd1과 Cgd2를 감소시켜 픽셀(PIX)에 충전되는 데이터전압의 지연시간을 줄이므로 픽셀(PIX)의 데이터전압 충전특성을 향상시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시소자 11 : 표시패널
20 : 패턴 리타더 30 : 콘트롤러
40 : 패널 구동회로 41 : 데이터 드라이버
42 : 게이트 드라이버 50 : 편광 안경

Claims (4)

1. 제1 스위치 TFT를 통해 데이터라인에 연결되고 공통전압이 공급되는 공통라인에 연결된 제1 액정셀 및 제1 스토리지 커패시터를 포함한 메인 표시부; 및
   제2 스위치 TFT를 통해 상기 데이터라인에 연결된 상기 데이터라인에 연결되고 방전제어 TFT를 통해 상기 공통라인에 연결된 제2 액정셀 및 제2 스토리지 커패시터, 및 연과를 포함한 보조 표시부를 포함하고,
   상기 메인 표시부와 상기 보조 표시부는 픽셀 내에서 상기 데이터라인과 교차되는 게이트라인을 사이에 두고 분리되고,
   상기 제2 스위치 TFT의 소스전극은 보호막을 관통하는 제1 콘택홀을 통해 링크 패턴과 연결되고,
   상기 링크 패턴은 상기 보호막을 관통하는 제2 콘택홀을 통해 상기 방전제어 TFT의 소스전극 및 상기 제2 액정셀의 화소전극에 공통으로 연결되고,
   상기 링크 패턴과 상기 제2 액정셀의 화소전극은 상기 TFT들을 덮는 상기 보호막 상에 형성되는 투명 전극 패턴인 것을 특징으로 하는 입체 영상 표시장치.
2. 제 1 항에 있어서,
   상기 방전제어 TFT의 소스전극은 상기 방전제어 TFT의 반도체 채널로부터 좌측으로 휘어지고,
   상기 링크 패턴은 상기 제2 스위치 TFT의 소스전극을 최단거리로 상기 방전제어 TFT의 소스전극과 상기 제2 액정셀의 화소전극에 연결하는 것을 특징으로 하는 입체 영상 표시장치.
3. 제 2 항에 있어서,
   상기 공통라인은,
   상기 게이트라인과 나란한 제1 공통라인; 및
   상기 데이터라인과 나란한 제2 공통라인을 포함하고,
   상기 방전제어 TFT의 드레인전극은 상기 보호막을 관통하는 제3 콘택홀을 통해 상기 제2 공통라인에 연결되고,
   상기 방전제어 TFT의 소스 및 드레인전극은 반도체 패턴을 사이에 두고 상기 게이트라인과 나란한 방전제어 라인과 중첩되며,
   상기 제2 공통라인은 상기 보호막 상에 형성되는 투명 전극 패턴인 것을 특징으로 하는 입체 영상 표시장치.
4. 제 2 항에 있어서,
   상기 제1 및 제2 스위치 TFT들의 드레인전극은 'W'자로 패터닝되어 일체화되고,
   상기 제1 및 제2 스위치 TFT들의 드레인전극의 상단만이 상기 반도체 패턴과 중첩되고,
   상기 게이트라인은 상기 제1 및 제2 스위치 TFT의 드레인전극의 상단과 소스 전극의 하단과 중첩되고, 상기 제1 및 제2 스위치 TFT의 드레인전극의 하단과 비중첩되는 것을 특징으로 하는 입체 영상 표시장치.

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