KR20130043816A - 입체영상 표시장치 - Google Patents

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Abstract

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 입체영상 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되고 제1 픽셀과 제2 픽셀을 포함하는 서브픽셀들, 상기 제1 및 제2 픽셀 각각의 공통전극에 접속된 공통전압 라인, 및 상기 제2 픽셀에 접속된 방전 제어라인을 포함하는 표시패널; 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 출력하는 데이터 구동부; 상기 데이터 전압에 동기되고 제1 게이트 로우 전압과 제1 게이트 하이 전압 사이에서 스윙하는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및 상기 방전 제어라인에 방전 제어신호를 공급하는 방전 제어전압 발생부를 포함하고, 상기 방전 제어전압 발생부는 2D 모드에서 제2 게이트 로우 전압의 방전 제어신호를 공급하며, 3D 모드에서 기수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제2 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하고, 상기 3D 모드에서 우수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제3 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하며, 상기 제2 게이트 로우 전압은 상기 제1 게이트 로우 전압과 동일한 레벨 또는 상기 제1 게이트 로우 전압보다 낮은 레벨의 전압이고, 상기 제2 및 제3 게이트 하이 전압은 상기 제1 게이트 하이 전압보다 낮은 레벨의 전압이며, 상기 제2 게이트 하이 전압은 상기 제3 게이트 하이 전압보다 낮은 레벨의 전압인 것을 특징으로 한다.

Description

입체영상 표시장치{STEREOSCOPIC IMAGE DISPLAY DEVICE}
본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다.
입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식 중에서 패턴 리타더(pattern retarder) 방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현한다. 또한, 안경방식 중에서 셔터안경(shutter glass) 방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 배리어(parallax barrier), 렌티큘러 렌즈(lenticular lens) 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.
패턴 리타더 방식의 입체영상 표시장치는 표시패널 상에 배치된 패턴 리타더의 편광특성과, 사용자가 착용한 편광 안경의 편광특성을 이용하여 입체영상을 구현한다. 패턴 리타더 방식의 입체영상 표시장치는 표시패널의 기수(홀수) 라인들에는 좌안 영상을 표시하고, 우수(짝수) 라인들에는 우안 영상을 표시한다. 표시패널의 좌안 영상은 패턴 리타더를 통과하면 좌안 편광으로 변환되고, 우안 영상은 패턴 리타더를 통과하면 우안 편광으로 변환된다. 편광 안경의 좌안 편광필터는 좌안 편광만을 통과시키고, 우안 편광필터는 우안 편광만을 통과시킨다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 되므로, 양안 시차에 의해 입체감을 느낄 수 있다.
패턴 리타더 방식의 입체영상 표시장치는 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(crosstalk)로 인하여 상하 시야각이 좁다는 문제가 있다. 입체영상 시청시 상하 시야각을 넓히기 위해, 패턴 리타더에 블랙 스트라이프(black stripe)를 형성하는 방법이 제안되었다. 하지만, 패턴 리타더에 블랙 스트라이프를 형성하는 경우, 입체영상 표시장치의 휘도가 많이 낮아지게 된다. 또한, 패턴 리타더가 정확히 정렬되지 않으면 블랙 스트라이프가 제 역할을 못하기 때문에, 표시패널에 패턴 리타더를 부착시 정밀한 정렬이 요구되므로 공정 스트레스(stress)가 증가한다.
이러한 문제점들을 해결하기 위해, 본 출원인은 표시패널의 픽셀들 각각을 제1 픽셀과 제2 픽셀로 분할하고, 제2 픽셀을 액티브 블랙 스트라이프(active black stripe)로 제어하는 기술을 제안한바 있다. 액티브 블랙 스트라이프 기술은 2D 모드에서 제1 픽셀과 제2 픽셀 모두 2D 영상을 표시하여 휘도 저하를 방지할 수 있을 뿐만 아니라, 3D 모드에서 제2 픽셀을 블랙 스트라이프로 제어하여 상하 시야각을 개선할 수 있다.
한편, 입체영상 표시장치가 액정표시소자로 구현되는 경우, 제2 픽셀을 블랙 스트라이프로 제어하기 위하여, 제2 픽셀은 방전 제어신호에 의해 온/오프되는 박막 트랜지스터(thin film transistor)를 포함한다. 이때, 게이트 바이어스 스트레스(gate bias stress)로 인한 박막 트랜지스터의 열화를 방지하기 위해, 방전 제어신호는 교류로 공급된다. 하지만, 제2 픽셀의 화소 전극의 전압은 제2 픽셀의 박막 트랜지스터의 기생용량으로 인해 발생되는 킥백 전압(kickback voltage)에 의해 영향을 받는다. 킥백 전압은 수학식 1과 같이 정의된다.
Figure pat00001
수학식 1을 참조하면, 'Cgd'는 게이트 라인에 접속된 박막 트랜지스터의 게이트 전극과 화소 전극에 접속된 박막 트랜지스터의 드레인 전극 사이에 형성되는 기생용량, 'Clc'는 액정셀의 용량, 'Cst'는 스토리지 캐패시터의 용량을 의미한다. △Vg는 방전 제어신호의 스윙폭을 의미한다.
특히, 게이트 바이어스 스트레스로 인한 박막 트랜지스터의 열화를 방지하기 위해 방전 제어신호의 스윙폭을 크게 하는 경우, 킥백 전압은 더욱 커지게 된다. 이 경우, 제2 픽셀의 화소 전극은 킥백 전압에 의해 더욱 큰 영향을 받게 된다. 결국, 킥백 전압으로 인한 제2 픽셀의 화소 전극의 전압 강하로 인해 제2 픽셀의 화소 전극에 공급되는 전압이 부극성의 전압으로 누적되기 때문에, 일명 요고레(yogore)로 알려져 있는 액정의 직류화 잔상(또는 얼룩)이 발생하게 된다. 액정의 직류화 잔상은 직류 구동을 하는 경우 액정분자의 하전입자가 배향막에 쌓이게 되어 액정분자의 프리틸트각(pre-tilt angle)이 변경되는 것을 의미한다.
본 발명은 액티브 블랙 스트라이프 기술에서 액정의 직류화 잔상을 방지할 수 있는 패턴 리타더 방식의 입체영상 표시장치를 제공한다.
본 발명의 입체영상 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되고 제1 픽셀과 제2 픽셀을 포함하는 서브픽셀들, 상기 제1 및 제2 픽셀 각각의 공통전극에 접속된 공통전압 라인, 및 상기 제2 픽셀에 접속된 방전 제어라인을 포함하는 표시패널; 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 출력하는 데이터 구동부; 상기 데이터 전압에 동기되고 제1 게이트 로우 전압과 제1 게이트 하이 전압 사이에서 스윙하는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및 상기 방전 제어라인에 방전 제어신호를 공급하는 방전 제어전압 발생부를 포함하고, 상기 방전 제어전압 발생부는 2D 모드에서 제2 게이트 로우 전압의 방전 제어신호를 공급하며, 3D 모드에서 기수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제2 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하고, 상기 3D 모드에서 우수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제3 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하며, 상기 제2 게이트 로우 전압은 상기 제1 게이트 로우 전압과 동일한 레벨 또는 상기 제1 게이트 로우 전압보다 낮은 레벨의 전압이고, 상기 제2 및 제3 게이트 하이 전압은 상기 제1 게이트 하이 전압보다 낮은 레벨의 전압이며, 상기 제2 게이트 하이 전압은 상기 제3 게이트 하이 전압보다 낮은 레벨의 전압인 것을 특징으로 한다.
본 발명은 3D 모드에서 정극성의 데이터 전압이 인가되는 경우, 방전 제어신호의 스윙폭을 작게 하고, 부극성의 데이터 전압이 인가되는 경우, 방전 제어신호의 스윙폭을 크게 한다. 그 결과, 본 발명은 3D 모드에서 정극성의 전압 공급 기간과 부극성의 전압 공급 기간의 균형을 맞출 수 있으므로, 제2 픽셀의 화소 전극에 공급되는 전압의 극성이 어느 한 방향으로 치우쳐서 누적되는 것을 방지할 수 있다. 그러므로, 본 발명은 액정의 직류화 잔상(또는 얼룩)을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 보여주는 볼록도.
도 2는 도 1에 도시된 표시패널, 패턴 리타더, 및 편광 안경을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 표시패널의 픽셀 일부를 보여주는 회로도.
도 4는 2D 모드에서 게이트 펄스, 데이터 전압, 방전 제어신호, 제1 픽셀의 화소 전극의 전압 변화, 및 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도.
도 5는 2D 모드에서 제1 및 제2 픽셀의 동작을 보여주는 도면.
도 6은 3D 모드에서 게이트 펄스, 데이터 전압, 방전 제어신호, 제1 픽셀의 화소 전극의 전압 변화, 및 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도.
도 7은 3D 모드에서 제1 및 제2 픽셀의 동작을 보여주는 도면.
도 8은 3D 모드에서 게이트 펄스, 방전 제어신호, 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도.
도 9는 방전제어 TFT의 게이트-소스간 전압과 게이트-드레인간 전류의 관계를 보여주는 그래프.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 보여주는 볼록도이다. 도 2는 도 1에 도시된 표시패널, 패턴 리타더, 및 편광 안경을 보여주는 도면이다. 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 입체영상 표시장치는 표시패널(10), 편광안경(20), 패턴 리타더(30), 게이트 구동부(110), 데이터 구동부(120), 방전 제어전압 발생부(130), 타이밍 컨트롤러(140), 및 호스트 시스템(150) 등을 포함한다.
표시패널(10)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.
표시패널(10)은 타이밍 컨트롤러(140)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판상에는 데이터 라인(DL)들과 게이트 라인(GL)들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인(DL)들과 게이트 라인(GL)들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 형성된다. 표시패널(10)의 픽셀(P)들 각각은 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 칭함)에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다.
표시패널(10)의 픽셀(P)들 각각은 제1 내지 제p(p는 2 이상의 자연수) 색의 서브 픽셀들을 포함할 수 있다. 예를 들어, 표시패널(10)의 픽셀(P)들 각각은 제1 내지 제3 색의 서브 픽셀들을 포함할 수 있다. 이 경우, 제1 색의 서브 픽셀은 적색 서브픽셀, 제2 색의 서브 픽셀은 녹색 서브픽셀, 제3 색의 서브 픽셀은 청색 서브픽셀로 구현될 수 있다. 서브픽셀들 각각은 2D 및 3D 모드에서 영상을 표시하는 제1 픽셀과, 2D 모드에서 영상을 표시하고, 2D 모드에서 영상을 표시하나 3D 모드에서 블랙 계조를 표시하는 제2 픽셀을 포함한다. 즉, 제2 픽셀은 액티브 블랙 스트라이프(active black stripe)의 역할을 한다. 표시패널(10)의 픽셀(P)들 각각의 회로도와 동작에 대한 자세한 설명은 도 3 내지 도 8을 결부하여 후술한다.
표시패널(10)의 상부 기판상에는 블랙매트릭스(BM), 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 하부 기판상에 형성된다. 이하에서, 본 발명은 IPS 모드인 경우를 중심으로 설명하였지만, 이에 한정되지 않으며, 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다. 백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 컨트롤러의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다.
표시패널(10)의 상부 기판에는 상부 편광판(11a)이 부착되고, 하부 기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교된다. 또한, 상부 기판과 하부 기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 기판과 하부 기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광판(11a)을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(30)에 입사된다.
패턴 리타더(30)의 기수 라인들에는 제1 리타더(31)가 형성되고, 우수 라인들에는 제2 리타더(32)가 형성된다. 즉, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(30)의 기수 라인들에 형성되는 제1 리타더(31)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(30)의 우수 라인들에 형성되는 제2 리타더(32)와 대향된다.
제1 리타더(31)는 표시패널(10)로부터의 빛의 위상값을 +λ/4(λ는 빛의 파장) 만큼 지연시킨다. 제2 리타더(32)는 표시패널(10)로부터의 빛의 위상값을 -λ/4 만큼 지연시킨다. 제1 리타더(31)의 광축(optic axis)(r3)과 제2 리타더(32)의 광축(r4)은 서로 직교된다. 패턴 리타더(30)의 제1 리타더(31)는 제1 원편광(좌원편광)만을 통과시키도록 구현될 수 있다. 제2 리타더(32)는 제2 원편광(우원편광)만을 통과시키도록 구현될 수 있다. 패턴 리타더(30)는 유리 기판 기반의 글라스 패턴 리타더(glass patterned retarder) 또는, 필름 기판 기반의 필름 패턴 리타더(film patterned retarder)로 구현될 수 있다.
편광 안경(20)의 좌안 편광필터는 패턴 리타더(30)의 제1 리타더(31)와 동일한 광축을 가진다. 편광 안경(20)의 우안 편광필터는 패턴 리타더(30)의 제2 리타더(32)와 동일한 광축을 가진다. 예를 들어, 편광 안경(20)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(20)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경을 쓰고, 2D 영상을 감상할 때 편광 안경을 벗어야 한다.
결국, 패턴 리타더 방식의 입체영상 표시장치에서, 표시패널(10)의 기수 라인들의 픽셀들에 표시되는 좌안 영상은 제1 리타더(31)를 통과하여 제1 원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(32)를 통과하여 제2 원편광으로 변환된다. 제1 원편광은 편광 안경(20)의 좌안 편광필터를 통과하여 사용자의 좌안에 도달하게 되고, 제2 원편광은 편광 안경(20)의 우안 편광필터를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고 우안을 통하여 우안 영상만을 볼 수 있으므로, 양안 시차로 인해 입체감을 느끼게 된다.
데이터 구동부(120)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 컨트롤러(140)로부터 디지털 영상 데이터(RGB)를 입력받는다. 소스 드라이브 IC들은 디지털 영상 데이터(RGB)를 감마전압 발생회로(미도시)로부터 공급되는 정극성/부극성 감마보상전압을 이용하여 정극성/부극성 아날로그 데이터 전압으로 변환한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인(DL)들에 공급된다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.
게이트 구동부(110)는 타이밍 컨트롤러(140)의 제어 하에 데이터 전압에 동기되는 게이트 펄스를 표시패널(10)의 게이트 라인(GL)들에 순차적으로 공급한다. 게이트 구동부(110)는 게이트 스타트 펄스(Gate Start Pulse)를 게이트 쉬프트 클럭(Gate Shift Clock)에 따라 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터, 쉬프트 레지스터의 출력을 화소의 TFT 구동에 적합한 스윙폭으로 변환하는 레벨 쉬프터 등을 포함한다. 게이트 구동부(110)는 TAB 방식으로 표시패널(10)에 부착되거나, GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판상에 형성될 수 있다. GIP 방식의 경우, 레벨 쉬프터는 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판상에 형성될 수 있다.
방전 제어전압 발생부(130)는 타이밍 컨트롤러(140)의 제어 하에 방전 제어신호(V3D)를 발생하여 표시패널(10)의 방전 제어라인(V3D Line)에 공급한다. 방전 제어전압 발생부(130)는 2D 및 3D 모드에서 방전 제어신호(V3D)를 다르게 공급한다. 특히 방전 제어전압 발생부(130)는 3D 모드에서 기수 프레임 기간인지 우수 프레임 기간인지에 따라 방전 제어신호(V3D)를 다르게 공급한다. 방전 제어전압 발생부(130)는 모드 신호(MODE)에 기초하여 2D 및 3D 모드를 구분할 수 있고, 수직동기신호을 카운트하여 해당 프레임 기간이 기수 프레임 기간인지 우수 프레임 기간인지를 판단할 수 있다. 방전 제어신호(V3D)에 대한 자세한 설명은 도 4, 도 6, 및 도 7을 결부하여 후술한다.
타이밍 컨트롤러(140)는 호스트 시스템(150)으로부터 출력된 디지털 영상 데이터(RGB)와 타이밍 신호들에 기초하여 게이트 구동부 제어신호(GCS)를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호(DCS)를 데이터 구동부(120)로 출력한다. 타이밍 신호들은 수직동기신호, 수평동기신호, 데이터 인에이블 신호(Data Enable), 클럭 신호(Clock) 등을 포함한다.
게이트 구동부 제어신호는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 및 게이트 출력 인에이블 신호(Gate Output Enable) 등을 포함한다. 게이트 스타트 펄스는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭은 게이트 스타트 펄스를 쉬프트시키기 위한 클 럭신호이다. 게이트 출력 인에이블 신호는 게이트 구동부(110)의 출력 타이밍을 제어한다.
데이터 구동부 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 소스 출력 인에이블 신호(Source Output Enable), 극성제어신호 등을 포함한다. 소스 스타트 펄스는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭 신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다. 극성제어신호는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블 신호는 데이터 구동부(120)의 출력 타이밍을 제어한다.
한편, 타이밍 컨트롤러(140)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 양의 정수) Hz의 프레임 주파수로 게이트 구동부(110)와 데이터 구동부(120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase Alternating Line) 방식에서 50Hz이다.
호스트 시스템(150)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip, 이하 "SoC"라 함)을 포함하여 외부 비디오 소스 기기로부터 입력된 디지털 영상 데이터를 표시패널(10)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환할 수 있다. 또한, 호스트 시스템(150)은 3D 포맷터를 포함하여 외부 비디오 소스 기기로부터 입력된 디지털 영상 데이터를 3D 모드에서 3D 포맷으로 변환할 수 있다. 호스트 시스템(150)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 디지털 영상 데이터(RGB)를 타이밍 컨트롤러(140)에 공급한다. 또한, 호스트 시스템(150)은 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분하는 모드 신호(MODE)를 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 표시패널의 픽셀들 일부를 보여주는 회로도이다. 도 3을 참조하면, 표시패널(10)의 하부 기판상에 게이트 라인(GLk, k는 1≤k≤n을 만족하는 자연수, n은 표시패널의 게이트 라인 수)과 데이터 라인(DLj, j는 1≤j≤m을 만족하는 자연수, m은 표시패널의 데이터 라인의 수)의 교차로 형성된 셀 영역에 다수의 픽셀(200)을 포함하는 픽셀 어레이가 형성된다. 픽셀 어레이의 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 및 청색 서브 픽셀(B) 각각은 제1 픽셀(210)과 제2 픽셀(220)을 포함한다. 제1 픽셀(210)은 2D 및 3D 모드에서 영상을 표시한다. 제2 픽셀(220)은 2D 모드에서 영상을 표시하는 반면, 3D 모드에서 블랙 계조를 표시한다. 즉, 제2 픽셀(220)은 3D 모드에서 블랙 스트라이프의 역할을 하는 액티브 블랙 스트라이프로 제어된다. 도 3에서, 픽셀(200)들 각각은 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 및 청색 서브 픽셀(B)을 포함하는 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다.
공통전압 라인(Vcom Line)은 데이터 라인(DLj)과 나란한 방향으로 형성된다. 공통전압 라인(Vcom Line)은 제1 및 제2 픽셀(210, 220) 각각의 공통전극들에 접속된다. 방전제어 라인(V3D Line)은 게이트 라인(GLk)과 나란하게 형성되고, 제2 픽셀(220)에 접속된다.
제1 픽셀(210)은 제1 스캔 TFT(211)에 접속되어 제1 화소 전극(240)들과 공통 전극(250)들 사이의 전계에 의해 구동된다. 제1 픽셀(210)의 제1 화소 전극(240)들과 공통 전극(250)들은 수평전계가 형성될 수 있도록 서로 나란하게 형성된다. 제1 화소 전극(240)들은 제1 스캔 TFT(211)의 드레인 전극에 접속되고, 공통 전극(250)들은 공통 라인(Vcom Line)에 접속된다.
제1 스캔 TFT(211)는 제k 게이트 라인(GLk)의 제k 게이트 펄스(GPk)에 응답하여 제j 데이터 라인(DLj)의 데이터 전압을 제1 픽셀(210)의 제1 화소 전극(240)들에 공급한다. 제1 스캔 TFT(211)의 게이트 전극은 제k 게이트 라인(GLk)에 접속되고, 소스 전극은 제j 데이터 라인(DLj)에 접속되며, 드레인 전극은 제1 픽셀(210)의 제1 화소 전극(240)들에 접속된다.
제2 픽셀(220)은 제2 스캔 TFT 및 방전제어 TFT(221, 222)에 접속되어 제2 화소 전극(260)들과 공통 전극(250)들 사이의 전계에 의해 구동된다. 제2 픽셀(220)의 제2 화소 전극(260)들은 제2 스캔 TFT(221)의 드레인 전극과 방전제어 TFT(222)의 드레인 전극에 접속되고, 공통 전극(250)들은 공통전압 라인(Vcom Line)에 접속된다. 제2 픽셀(220)의 제2 화소 전극(260)들과 공통 전극(250)들은 수평전계가 형성될 수 있도록 서로 나란하게 형성된다.
제2 스캔 TFT(221)는 제k 게이트 라인(GLk)의 제k 게이트 펄스(GPk)에 응답하여 제j 데이터 라인(DLj)의 데이터 전압을 제2 픽셀(220)의 제2 화소 전극(260)들에 공급한다. 제2 스캔 TFT(221)의 게이트 전극은 제k 게이트 라인(GLk)에 접속되고, 소스 전극은 제j 데이터 라인(DLj)에 접속되며, 드레인 전극은 제2 픽셀(220)의 제2 화소 전극(260)들에 접속된다. 방전제어 TFT(222)는 방전 제어라인(V3D Line)의 방전 제어신호(V3D)에 응답하여 공통전압 라인(Vcom Line)의 공통전압을 제2 픽셀(220)의 제2 화소 전극(260)들에 공급한다. 방전제어 TFT(222)의 게이트 전극은 방전 제어라인(V3D Line)에 접속되고, 소스 전극은 공통전압 라인(Vcom Line)에 접속되며, 드레인 전극은 제2 픽셀(220)의 제2 화소 전극(260)에 접속된다.
본 발명의 실시예에 따른 표시패널(10)의 적색, 녹색, 및 청색 서브픽셀들(R, G, B) 각각은 IPS 모드로 구현된 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 표시패널(10)의 액정모드는 전술한 IPS 모드 뿐만 아니라 TN 모드, VA 모드, FFS 모드 등의 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 표시패널(10)은 노멀리 블랙(normally black) 모드로 구현된 것을 중심으로 설명하였다. 또한, 본 발명의 실시예에 따른 제1 스캔 TFT(211), 제2 스캔 TFT(221), 및 방전제어 TFT(222) 각각은 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였다. 이하에서, 도 4 내지 도 8을 참조하여 2D 모드 및 3D 모드 각각에서 서브 픽셀들 (R, G, B) 각각에 입력되는 신호 및 서브 픽셀들(R, G, B)의 동작에 대하여 살펴본다.
도 4는 2D 모드에서 게이트 펄스, 데이터 전압, 방전 제어신호, 제1 픽셀의 화소 전극의 전압 변화, 및 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도이다. 도 5는 2D 모드에서 제1 및 제2 픽셀의 동작을 보여주는 도면이다. 도 4에는 도 3의 제k 게이트 라인(GLk)에 공급되는 제k 게이트 펄스(GPk), 제j 데이터 라인(DLj)에 공급되는 데이터 전압(Vdata)이 나타나 있다. 또한, 도 4에는 도 3의 제k 게이트 라인(GLk)과 제j 데이터 라인(DLj)에 접속된 서브픽셀(R)의 제1 픽셀(210)의 제1 화소 전극(240)들 각각의 전압 변화, 및 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압 변화가 나타나 있다.
도 4를 참조하면, 게이트 구동부(110)는 제1 내지 제n 게이트 펄스(GP1~GPn)를 제1 내지 제n 게이트 라인(GL1~GLn)에 순차적으로 출력한다. 예를 들어, 게이트 구동부(110)는 도 4와 같이 제k 게이트 펄스(GPk), 및 제k+1 게이트 펄스(GPk+1)를 순차적으로 출력한다. 게이트 펄스(GPk)는 제1 게이트 하이 전압(VGH)과 제1 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 펄스(GPk)는 소정의 기간 동안 제1 게이트 하이 전압(VGH)으로 발생한다. 예를 들어, 게이트 펄스(GPk)는 1 수평기간(horizontal period) 동안 제1 게이트 하이 전압(VGH)으로 발생할 수 있다. 1 수평기간은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다.
데이터 구동부(120)는 제k 게이트 펄스(GPk)와 동기되는 데이터 전압(Vdata)을 제j 데이터 라인(DLj)에 출력한다. 데이터 전압(Vdata)은 공통전압(Vcom)보다 높은 레벨인 정극성의 전압 또는 공통전압(Vcom)보다 낮은 레벨인 부극성의 전압으로 발생한다. 예를 들어, 정극성의 데이터 전압(Vdata)이 도 4와 같이 제j 데이터 라인(DLj)에 공급될 수 있다. 한편, 표시패널(10)의 서브픽셀들 각각에 데이터 전압 인가 방식은 도트 인버전 방식, 2 수평 인버전 방식, 2 수직 인버전 방식, 라인 인버전 방식, 및 프레임 인버전 방식 등 어떠한 구동 방식으로도 구현될 수 있음에 주의하여야 한다.
방전 제어전압 발생부(130)는 2D 모드에서 제2 게이트 로우 전압(VGL') 레벨의 방전 제어신호(V3D)를 방전 제어라인(V3D Line)에 공급한다. 제2 게이트 로우 전압(VGL')은 제1 게이트 로우 전압(VGL)과 실질적으로 동일한 레벨의 전압 또는 제1 게이트 로우 전압(VGL)보다 낮은 레벨의 전압으로 설정될 수 있다.
이하에서, 도 4 및 도 5를 결부하여 2D 모드에서 서브픽셀들(R, G, B) 각각의 제1 및 제2 픽셀(210, 220)의 동작을 상세히 설명한다. 제1 픽셀(210)의 제1 스캔 TFT(211)는 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 픽셀(210)의 제1 화소 전극(240)들에 공급한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)의 전압(Vp1)은 도 4와 같이 공통전압(Vcom)보다 높은 레벨인 정극성의 데이터 전압으로 충전된다. 제1 픽셀(210)의 제1 화소 전극(240)과 공통 전극(250) 간에 전압 차가 발생하므로, 서브픽셀들(R, G, B) 각각의 제1 픽셀(210)은 도 5와 같이 영상을 표시한다.
제2 픽셀(220)의 제2 스캔 TFT(221)는 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제2 픽셀(220)의 제2 화소 전극(260)들에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 도 4와 같이 공통전압(Vcom)보다 높은 레벨인 정극성의 데이터 전압으로 충전된다.
한편, 제2 픽셀(220)의 방전제어 TFT(222)는 제2 게이트 로우 전압(VGL')의 방전 제어신호(V3D)에 의해 턴-오프된다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)과 공통 전극(250) 간에 전압 차가 발생하므로, 서브픽셀들(R, G, B) 각각의 제2 픽셀(220)은 도 5와 같이 영상을 표시한다.
결국, 2D 모드에서 서브 픽셀들 각각의 제1 및 제2 픽셀(210, 222)은 영상을 표시한다. 따라서, 본 발명은 2D 모드에서 패턴 리타더(30)에 블랙 스트라이프를 형성하지 않을 뿐만 아니라, 서브픽셀들(R, G, B) 각각의 제1 및 제2 픽셀(210, 220)에 영상을 표시하므로, 종래 기술에서 문제되었던 입체영상 표시장치의 휘도 감소 문제를 해결할 수 있다.
도 6은 3D 모드에서 게이트 펄스, 데이터 전압, 방전 제어신호, 제1 픽셀의 화소 전극의 전압 변화, 및 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도이다. 도 7은 3D 모드에서 제1 및 제2 픽셀의 동작을 보여주는 도면이다. 도 6에는 도 3의 제k 게이트 라인(GLk)에 공급되는 제k 게이트 펄스(GPk), 제j 데이터 라인(DLj)에 공급되는 데이터 전압(Vdata)이 나타나 있다. 또한, 도 6에는 도 3의 제k 게이트 라인(GLk)과 제j 데이터 라인(DLj)에 접속된 서브픽셀(R)의 제1 픽셀(210)의 제1 화소 전극(240)들 각각의 전압 변화, 및 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압 변화가 나타나 있다.
도 6을 참조하면, 제k 및 제k+1 게이트 펄스(GPk, GPk+1)와 데이터 전압(Vdata)에 대하여는 도 4에서 설명한 바와 같다.
방전 제어전압 발생부(130)는 3D 모드에서 제2 게이트 하이 전압(VGH')(또는 제3 게이트 하이 전압(VGH") 레벨의 방전 제어신호(V3D)를 방전 제어라인(V3D Line)에 공급한다. 제2 및 제3 게이트 하이 전압(VGH', VGH")은 제1 게이트 하이 전압(VGH)보다 낮은 레벨의 전압으로 설정될 수 있다. 제2 및 제3 게이트 하이 전압(VGH', VGH")에 대한 자세한 설명은 도 8을 결부하여 후술한다.
이하에서, 도 6 및 도 7을 결부하여 3D 모드에서 서브픽셀들(R, G, B) 각각의 제1 및 제2 픽셀(210, 220)의 동작을 상세히 설명한다. 제1 픽셀(210)의 제1 스캔 TFT(211)는 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 픽셀(210)의 제1 화소 전극(240)들에 공급한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)의 전압(Vp1)은 도 6과 같이 공통전압(Vcom)보다 높은 레벨인 정극성의 데이터 전압으로 충전된다. 제1 픽셀(210)의 제1 화소 전극(240)과 공통 전극(250) 간에 전압 차가 발생하므로, 서브픽셀들(R, G, B) 각각의 제1 픽셀(210)은 도 7과 같이 영상을 표시한다.
제2 픽셀(220)의 제2 스캔 TFT(221)는 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제2 픽셀(220)의 제2 화소 전극(260)들에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 도 4와 같이 공통전압(Vcom)보다 높은 레벨인 정극성의 데이터 전압으로 충전된다.
한편, 제2 픽셀(220)의 방전제어 TFT(222)는 제2 게이트 하이 전압(VGH')(또는 제3 게이트 하이 전압(VGH")의 방전 제어신호(V3D)에 응답하여 턴-온되어 공통전압 라인(Vcom Line)과 제2 픽셀(220)의 제2 화소 전극(260)들을 접속시킨다. 다만, 방전제어 TFT(222)의 게이트 전극에 공급되는 제2 게이트 하이 전압(VGH')(또는 제3 게이트 하이 전압(VGH"))은 방전제어 TFT(222)의 채널을 부분 개방하므로, 방전제어 TFT(222)의 소스-드레인 간 채널은 풀 온 레벨(full on level) 보다 낮은 슬라이트 온 레벨(slight on level)로 도통된다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)들의 전압은 도 6과 같이 서서히 공통전압(Vcom)으로 방전된다. 그러므로, 제2 픽셀(220)의 제2 화소 전극(260)과 공통 전극(250) 간에 전압 차가 발생하지 않으므로, 서브픽셀들(R, G, B) 각각의 제2 픽셀(220)은 도 7과 같이 블랙 계조를 표시한다. 한편, 도 7에서 BM은 블랙매트릭스(Black Matrix)를 의미한다.
결국, 3D 모드에서 서브 픽셀들(R, G, B) 각각의 제1 픽셀(210)은 영상을 표시하는 반면, 제2 픽셀(220)은 블랙 계조를 표시한다. 즉, 본 발명은 3D 모드에서 서브 픽셀들(R, G, B) 각각의 제2 픽셀(220)을 블랙 스트라이프로 제어하므로, 3D 크로스토크(crosstalk)로 인한 상하 시야각 감소를 개선할 수 있다.
도 8은 3D 모드에서 게이트 펄스, 방전 제어신호, 제2 픽셀의 화소 전극의 전압 변화를 보여주는 파형도이다. 도 8에는 3D 모드에서 기수 및 우수 프레임 기간 동안 제k 게이트 라인(GLk)에 공급되는 제k 게이트 펄스(GPk), 방전 제어라인(V3D Line)에 공급되는 방전 제어신호(V3D)가 나타나 있다. 또한, 도 8에는 3D 모드에서 기수 및 우수 프레임 기간 동안 제k 게이트 라인(GLk)과 제j 데이터 라인(DLj)에 접속된 서브픽셀(R)의 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압 변화가 나타나 있다. 또한, 도 8에서는 기수 프레임 기간 동안 제k 게이트 펄스(GPk)에 동기되어 정극성의 데이터 전압이 제j 데이터 라인(DLj)에 공급되고, 우수 프레임 기간 동안 제k 게이터 펄스(GPk)에 동기되어 부극성의 데이터 전압이 제j 데이터 라인(DLj)에 공급되는 것, 즉 프레임 인버전 방식으로 구동되는 것을 중심으로 설명하였다.
도 8을 참조하면, 제k 게이트 펄스(GPk)는 1 프레임 기간 동안 한번 발생한다. 방전 제어신호(V3D)는 3D 모드에서 기수 프레임 기간 동안 제2 게이트 하이 전압(VGH')과 제2 게이트 로우 전압(VGL') 사이에서 스윙하고, 우수 프레임 기간 동안 제3 게이트 하이 전압(VGH")과 제2 게이트 로우 전압(VGL') 사이에서 스윙한다. 방전 제어신호(V3D)는 기수 프레임 기간의 액티브 기간(active) 동안 제2 게이트 하이 전압(VGH')으로 발생하고, 버티컬 블랭크 기간(Vertical Blank Interval, VBI) 동안 제2 게이트 로우 전압(VGL')으로 발생한다. 또한, 방전 제어신호(V3D)는 우수 프레임 기간의 액티브 기간(active) 동안 제3 게이트 하이 전압(VGH")으로 발생하고, 버티컬 블랭크 기간(Vertical Blank Interval, VBI) 동안 제2 게이트 로우 전압(VGL')으로 발생한다. 제2 및 제3 게이트 하이 전압(VGH', VGH")은 제1 게이트 하이 전압(VGH)보다 낮은 레벨의 전압으로 설정되고, 제2 게이트 하이 전압(VGH')은 제3 게이트 하이 전압(VGH")보다 낮은 레벨의 전압으로 설정된다. 또한, 제1 내지 제3 게이트 하이 전압(VGH, VGH', VGH")은 제1 및 제2 게이트 로우 전압(VGL, VGL')보다 높은 레벨의 전압으로 설정된다.
한편, 방전제어 TFT(222)의 소스-드레인간 전류(Ids)는 도 9와 같이 게이트-소스간 전압(Vgs)이 커질수록 커지며, 게이트-소스간 전압(Vgs)가 소정의 수치(Vsat) 이상인 경우 포화된다. 도 9에는 방전제어 TFT(222)가 N 타입 MOS-FET으로 형성된 경우를 중심으로 설명하였다. 이 경우, 소스 전압은 공통전압(Vcom)이고 게이트 전압은 제2 게이트 하이 전압(VGH') 또는 제3 게이트 하이 전압(VGH")이고, 제2 게이트 하이 전압(VGH') 및 제3 게이트 하이 전압(VGH")은 소스-드레인간 전류(Ids)가 포화되는 소정의 수치(Vsat)보다 낮은 레벨의 전압이다. 그러므로, 방전제어 TFT(222)의 게이트-소스간 전압(Vgs)은 제2 게이트 하이 전압(VGH')이 공급되는 기수 프레임 기간보다 제3 게이트 하이 전압(VGH")이 공급되는 우수 프레임 기간에 더 커진다. 따라서, 방전제어 TFT(222)의 소스-드레인간 전류(Ids)는 기수 프레임 기간보다 우수 프레임 기간에 더 커진다.
방전제어 TFT(222)의 소스-드레인간 전류(Ids)가 커질수록 제2 화소 전극(260)들 각각의 전압(Vp2)이 공통전압(Vcom) 레벨로 수렴하는 기간이 짧아진다. 제2 화소 전극(260)들 각각의 전압(Vp2)은 기수 프레임 기간에는 t1 기간 동안 서서히 공통전압(Vcom) 레벨로 수렴한다. 제2 화소 전극(260)들 각각의 전압(Vp2)은 우수 프레임 기간에는 t1 기간보다 짧은 t2 기간 동안 공통전압(Vcom) 레벨로 수렴한다. t1 및 t2 기간은 수 내지 수십 수평기간을 설정될 수 있다.
결국, 기수 프레임 기간 동안 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)은 면적 "A" 만큼 정극성을 갖는다. 우수 프레임 기간 동안 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)은 면적 "B1"만큼 부극성을 갖는다. 한편, 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)은 방전제어 TFT(222)의 기생용량으로 인해 발생되는 킥백 전압(kickback voltage)에 의해 영향을 받기 때문에, 면적 "B2"와 "B3" 만큼 부극성을 갖는다. 본 발명은 기수 프레임 기간 동안 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)을 서서히 공통전압(Vcom) 레벨로 수렴시키고, 우수 프레임 기간 동안 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)을 기수 프레임 기간보다 빠르게 공통전압(Vcom) 레벨로 수렴시킨다. 이로 인해 면적 "A"는 면적 "B1"보다 훨씬 넓어지기 때문에, 본 발명은 면적 "A"가 면적 "B1"과 "B2"와 "B3"의 합과 실질적으로 동일하도록 만들 수 있다. 그러므로, 본 발명은 3D 모드에서 제2 픽셀(220)의 제2 화소 전극(260)들 각각의 전압(Vp2)의 극성이 정극성 또는 부극성 중 어느 한 극성으로 치우쳐서 누적되는 것을 방지할 수 있다. 따라서, 본 발명은 액정의 직류화 잔상(또는 얼룩)을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11a: 상부 편광판
11b: 하부 편광판 20: 편광안경
30: 패턴 리타더 31: 제1 리타더
32: 제2 리타더 110: 게이트 구동부
120: 데이터 구동부 130: 방전 제어전압 발생부
140: 타이밍 컨트롤러 150: 호스트 시스템
200: 픽셀 210: 제1 픽셀
211: 제1 스캔 TFT 220: 제2 픽셀
221: 제2 스캔 TFT 222: 방전제어 TFT
240: 제1 화소 전극 250: 공통전극
260: 제2 화소 전극

Claims (5)

  1. 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되고 제1 픽셀과 제2 픽셀을 포함하는 서브픽셀들, 상기 제1 및 제2 픽셀 각각의 공통전극에 접속된 공통전압 라인, 및 상기 제2 픽셀에 접속된 방전 제어라인을 포함하는 표시패널;
    디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 출력하는 데이터 구동부;
    상기 데이터 전압에 동기되고 제1 게이트 로우 전압과 제1 게이트 하이 전압 사이에서 스윙하는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및
    상기 방전 제어라인에 방전 제어신호를 공급하는 방전 제어전압 발생부를 포함하고,
    상기 방전 제어전압 발생부는 2D 모드에서 제2 게이트 로우 전압의 방전 제어신호를 공급하며, 3D 모드에서 기수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제2 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하고, 상기 3D 모드에서 우수 프레임 기간 동안 상기 제2 게이트 로우 전압과 제3 게이트 하이 전압 사이에서 스윙하는 방전 제어신호를 공급하며,
    상기 제2 게이트 로우 전압은 상기 제1 게이트 로우 전압과 동일한 레벨 또는 상기 제1 게이트 로우 전압보다 낮은 레벨의 전압이고,
    상기 제2 및 제3 게이트 하이 전압은 상기 제1 게이트 하이 전압보다 낮은 레벨의 전압이며,
    상기 제2 게이트 하이 전압은 상기 제3 게이트 하이 전압보다 낮은 레벨의 전압인 것을 특징으로 하는 입체영상 표시장치.
  2. 제 1 항에 있어서,
    상기 방전 제어신호는,
    상기 기수 프레임 기간의 액티브 기간 동안 상기 제2 게이트 하이 전압으로 발생되고, 상기 기수 프레임 기간의 버티컬 블랭크 기간 동안 상기 제2 게이트 로우 전압으로 발생되며,
    상기 우수 프레임 기간의 액티브 기간 동안 상기 제3 게이트 하이 전압으로 발생되고, 상기 우수 프레임 기간의 버티컬 블랭크 기간 동안 상기 제2 게이트 로우 전압으로 발생되는 것을 특징으로 하는 입체영상 표시장치.
  3. 제 1 항에 있어서,
    상기 제1 내지 제3 게이트 하이 전압은 상기 제1 및 제2 게이트 로우 전압보다 높은 레벨의 전압인 것을 특징으로 하는 입체영상 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 픽셀은 제k(k는 1≤k≤n을 만족하는 자연수, n은 상기 표시패널의 게이트 라인 수) 게이트 라인의 제k 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 화소 전극에 공급하는 제1 스캔 TFT를 포함하고,
    상기 제2 픽셀은 상기 제k 게이트 펄스에 응답하여 상기 데이터 전압을 제2 화소 전극에 공급하는 제2 스캔 TFT와, 상기 방전 제어라인의 상기 방전 제어신호에 응답하여 상기 공통전압 라인의 공통전압을 상기 제2 화소 전극에 공급하는 방전제어 TFT를 포함하는 것을 특징으로 하는 입체영상 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 스캔 TFT의 게이트 전극은 상기 제k 게이트 라인에 접속되고, 소스 전극은 제j(j는 1≤j≤m을 만족하는 자연수, m은 상기 표시패널의 데이터 라인의 수) 데이터 라인에 접속되며, 드레인 전극은 상기 제1 화소 전극에 접속되고,
    상기 제2 스캔 TFT의 게이트 전극은 상기 제k 게이트 라인에 접속되고, 소스 전극은 제j 데이터 라인에 접속되며, 드레인 전극은 상기 제2 화소 전극에 접속되고,
    상기 방전제어 TFT의 게이트 전극은 상기 방전 제어라인에 접속되고, 소스 전극은 상기 제2 화소 전극에 접속되며, 드레인 전극은 상기 공통전압 라인에 접속되는 것을 특징으로 하는 입체영상 표시장치.
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