KR20130030146A - Array substrate and method of fabricating the same - Google Patents

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KR20130030146A
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유상희
임은정
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엘지디스플레이 주식회사
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Abstract

PURPOSE: An array substrate and a method for fabricating the same are provided to reduce the length of a channel and parasitic capacitance. CONSTITUTION: A third insulating layer(140) is formed in the upper part of an oxide semiconductor layer(135). A first and a second semiconductor contact hole(142,144) are formed in a switching area(TrA). The third insulating layer is formed in the front surface of an array substrate(101). The second and the third insulating layer are used as a passivation layer.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same} [0001] The present invention relates to an array substrate and a manufacturing method thereof,

본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며 채널 길이를 저감시켜 충전 특성이 향상되며 마스크 공정 수를 저감시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate, and more particularly, to an array substrate and a method of manufacturing the same, which have an oxide semiconductor layer excellent in device characteristic stability, which can reduce channel length, improve charging characteristics, and reduce the number of mask processes.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.Recently, the display field for processing and displaying a large amount of information has been rapidly developed as society has entered into a full-fledged information age. Recently, flat panel display devices having excellent performance such as thinning, light weight, and low power consumption have been developed A liquid crystal display or an organic electroluminescent device has been developed to replace a conventional cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor, which is a switching device capable of controlling voltage on and off for each pixel, The ability is excellent and is getting the most attention.

이러한 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다. In such a liquid crystal display device, an array substrate including a thin film transistor, which is essentially a switching element, is configured to remove each of the pixel areas on and off.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다. FIG. 1 is a cross-sectional view of a portion in which one pixel region is cut including a thin film transistor in a conventional array substrate constituting a liquid crystal display.

도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. As shown in the drawing, a gate electrode may be formed in the switching region TrA in the plurality of pixel regions P defined by crossing a plurality of gate lines (not shown) and a plurality of data lines 33 on the array substrate 11. 15) is formed. In addition, a gate insulating film 18 is formed on the entire surface of the gate electrode 15, and a semiconductor layer including an active layer 22 of pure amorphous silicon and an ohmic contact layer 26 of impurity amorphous silicon is sequentially formed thereon. 28 is formed.

또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.In addition, the ohmic contact layer 26 is spaced apart from each other to correspond to the gate electrode 15, and a source electrode 36 and a drain electrode 38 are formed. In this case, the gate electrode 15, the gate insulating layer 18, the semiconductor layer 28, and the source and drain electrodes 36 and 38 sequentially formed in the switching region TrA form a thin film transistor Tr.

또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다. A protective layer 42 is formed on the entire surface of the source and drain electrodes 36 and 38 and the exposed active layer 22 and includes a drain contact hole 45 exposing the drain electrode 38 And a pixel electrode 50 is formed on the passivation layer 42 and is independent of each pixel region P and is in contact with the drain electrode 38 through the drain contact hole 45. At this time, a semiconductor pattern 29 having a double layer structure of a first pattern 27 and a second pattern 23 is formed under the data line 33 with the same material forming the ohmic contact layer 26 and the active layer 22 Is formed.

전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.The active layer 22 of pure amorphous silicon is formed on the upper side of the semiconductor layer 28 of the thin film transistor Tr constituting the switching region TrA in the conventional array substrate 11 having the above- The first thickness t1 of the portion where the ohmic contact layer 26 is formed and the second thickness t2 of the exposed portion where the ohmic contact layer 26 is removed are differently formed. The thickness difference (t1 ≠ t2) of the active layer 22 is due to the manufacturing method, the thickness difference (t1 ≠ t2) of the active layer 22, more precisely the source and drain in which the channel layer is formed therein. As the thickness of the thin film transistor Tr is reduced in the portions exposed between the electrodes, deterioration of the characteristics of the thin film transistor Tr occurs.

따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(61)을 구비한 박막트랜지스터가 개발되었다. Therefore, recently, as shown in Fig. 2 (a cross-sectional view of one pixel region of an array substrate including a conventional thin film transistor having an oxide semiconductor layer), an oxide semiconductor material is used instead of an ohmic contact layer A thin film transistor having an oxide semiconductor layer 61 of a single layer structure has been developed.

이러한 산화물 반도체층(61)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.Since the oxide semiconductor layer 61 does not need to form an ohmic contact layer, the oxide semiconductor layer 61 may be formed of a material similar to that of an array substrate having a semiconductor layer made of a conventional amorphous silicon to form a spaced apart ohmic contact layer made of impurity amorphous silicon It is not necessary to be exposed to the progressive dry etching, so that deterioration of the characteristics of the thin film transistor Tr can be prevented.

하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우, 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 노출에 의해 그 내부 구조가 손상되어 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다. However, when the oxide semiconductor layer is exposed to an etchant for patterning a metal layer made of a metal material, the oxide semiconductor layer is etched away due to no selectivity with the metal layer, or the internal structure is damaged by exposure to the etchant, thereby thin film transistor (Tr). May affect the characteristics of the

따라서, 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 그 상부에 무기절연물질로 이루어진 에치스토퍼(79)를 구비하고 있다.Therefore, the oxide semiconductor layer 77 disposed below the oxide semiconductor layer 77 is not exposed to the etchant reacting with the metal material forming the source and drain electrodes 81 and 83 during patterning for forming the source and drain electrodes 81 and 83. In order to prevent this, an etch stopper 79 made of an inorganic insulating material is provided on the center portion of the oxide semiconductor layer 77.

하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 종래의 어레이 기판(71)을 제조 시에는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되어 총 6회 마스크 공정이 진행되고 있다.However, when manufacturing the conventional array substrate 71 including the oxide semiconductor layer 77 and the thin film transistor Tr having the etch stopper 79 thereon, the etch stopper 79 may be formed. A total of six mask processes are performed with the addition of the meeting mask process.

마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다. The mask process includes five unit processes of photoresist application, exposure using an exposure mask, development of exposed photoresist, etching, and strip, so the process is complicated and many chemicals are used. Increasing the manufacturing time, the production time per unit time is charged, the frequency of occurrence of defects, and the manufacturing cost increases.

따라서, 도 2에 제시된 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)의 경우 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다. Therefore, in the case of the conventional array substrate 71 having the oxide semiconductor layer 77 and the etch stopper 79 shown in FIG. 2, it is required to reduce the manufacturing process by reducing the mask process.

또한, 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)을 제조 시에 에치스토퍼(79) 공정 마진과 에치스토퍼(79), 산화물 반도체층(77), 소스 및 드레인 전극(81, 83)간의 패터닝 시 노광 미스 얼라인 마진을 고려해야 하기 때문에 박막트랜지스터(Tr)의 채널 길이가 증가하고 있다.The conventional array substrate 71 provided with the oxide semiconductor layer 77 and the etch stopper 79 can be manufactured by using the etch stopper 79 process margin and the etch stopper 79, And the drain misalignment margin in patterning between the drain electrodes 81 and 83, the channel length of the thin film transistor Tr is increasing.

그리고, 에치스토퍼(79) 외곽에 위치하는 산화물 반도체층(77)이 소스 및 드레인 전극(81, 83) 패터닝을 위한 식각액에 노출되는 것을 방지하기 위해 소스 및 드레인 전극(81, 83)을 에치스토퍼(79)와 중첩하도록 형성해야 하는데 이를 위해서는 노광 시 미스 얼라인을 고려하여 소스 및 드레인 전극(81, 83)이 상대적으로 큰 면적을 갖도록 형성되어야 하므로 소스 및 드레인 전극(81, 83)과 게이트 전극(73)간의 중첩 면적이 증가하여 기생용량(Cgs)이 증가하게 되어 박막트랜지스터(Tr)의 특성에 악영향을 주고 있는 실정이다.
The source and drain electrodes 81 and 83 may be etched to prevent the oxide semiconductor layer 77 disposed outside the etch stopper 79 from being exposed to the etchant for patterning the source and drain electrodes 81 and 83. The source and drain electrodes 81 and 83 should be formed to have a relatively large area in consideration of misalignment during exposure. As the overlapping area between the 73 increases, the parasitic capacitance Cgs increases, which adversely affects the characteristics of the thin film transistor Tr.

본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 금속물질을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하면서 1회의 마스크 공정을 저감하여 공정 단순화에 의해 제조 비용을 저감시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다. The present invention is to solve the above-described problem, the oxide semiconductor layer which can reduce the manufacturing cost by simplifying the process by reducing the one-time mask process while preventing the oxide semiconductor layer from being damaged by the etching liquid for patterning the metal material It is an object of the present invention to provide an array substrate and a method of manufacturing the same.

나아가 채널 길이를 저감시키며, 소스 및 드레인 전극과 게이트 전극이 중첩하는 면적을 줄여 이에 의한 기생용량을 저감시킴으로서 박막트랜지스터의 특성을 향상시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
Furthermore, the present invention provides an array substrate having an oxide semiconductor layer capable of improving the characteristics of a thin film transistor by reducing the channel length, reducing the area where the source and drain electrodes overlap with the gate electrode, and thereby reducing parasitic capacitance. It is for that purpose.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은, 화소영역이 정의된 기판 상에 일방향으로 연장하며 형성된 데이터 배선과, 상기 데이터 배선과 이격하여 상기 화소영역의 중앙부에 형성된 제 1 공통패턴과; 상기 데이터 배선과 제 1 공통패턴 위로 전면에 형성된 제 1 절연막과; 상기 제 1 절연막 위로 상기 데이터 배선과 교차하여 상기 화소영역의 경계에 형성된 게이트 배선과 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 제 2 절연막과; 상기 제 2 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 전면에 형성된 제 3 절연막과; 상기 제 3 절연막 위로 상기 데이터 배선 및 상기 산화물 반도체층과 동시에 접촉하며 형성된 소스 전극과, 상기 소스 전극과 이격하며 형성된 드레인 전극과; 상기 제 3 절연막 위로 상기 제 1 공통패턴과 접촉하며 상기 화소영역 내에 형성된 다수의 중앙부 공통전극과, 상기 드레인 전극과 연결되며 상기 다수의 중앙부 공통전극과 교대하며 형성된 다수의 화소전극을 포함한다. According to one or more exemplary embodiments, an array substrate for a liquid crystal display device includes a data line formed extending in one direction on a substrate on which a pixel area is defined, and a central portion of the pixel area spaced apart from the data line. A first common pattern formed on the first common pattern; A first insulating film formed on an entire surface of the data line and a first common pattern; A gate line formed on a boundary of the pixel region crossing the data line and crossing the data line, and a gate electrode formed to be connected to the gate line; A second insulating film formed on an entire surface of the gate wiring and the gate electrode; An oxide semiconductor layer formed on the second insulating layer to correspond to the gate electrode; A third insulating film formed on the entire surface of the oxide semiconductor layer; A source electrode formed on and in contact with the data line and the oxide semiconductor layer simultaneously over the third insulating film, and a drain electrode formed to be spaced apart from the source electrode; And a plurality of center common electrodes formed on the third insulating layer in contact with the first common pattern and formed in the pixel area, and a plurality of pixel electrodes connected to the drain electrodes and alternately formed with the plurality of central common electrodes.

이때, 상기 제 1 절연막 상부에는 상기 게이트 배선을 이루는 동일한 물질로 각 화소영역별로 상기 데이터 배선과 인접하여 이와 나란하게 배치되는 최외각 공통전극이 형성된 것이 특징이다.In this case, an outermost common electrode may be formed on the first insulating layer, the same material forming the gate line, and arranged adjacent to the data line in parallel with each other in the pixel area.

또한, 상기 최외각 공통전극은 상기 제 1 공통패턴의 양 끝단과 중첩하며 형성되며, 상기 중앙부 공통전극은 상기 제 1 공통패턴과 더불어 상기 최외각 공통전극과 동시에 접촉하며 형성된 것이 특징이며, 이때, 상기 제 3 절연막에는 상기 산화물 반도체층 상면을 각각 노출시키며 이격하는 제 1 및 제 2 반도체층 콘택홀이 구비되며, 상기 소스 및 드레인 전극은 상기 제 1 및 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 접촉하며, 상기 제 3 절연막과 제 2 절연막 및 제 1 절연막에는 상기 최외각 공통전극을 관통하여 그 측면을 노출시키며 동시에 상기 제 1 공통패턴의 양 끝단 상면을 각각 노출시키는 제 1 및 제 2 콘택홀이 구비되며, 상기 중앙부 공통전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 최외각 공통전극 및 제 1 공통패턴과 동시에 접촉하며, 상기 제 3 절연막과 제 2 절연막 및 제 1 절연막에는 상기 데이터 배선의 상면을 노출시키는 데이터 콘택홀이 구비되며 상기 소스 전극은 상기 데이터 콘택홀을 통해 상기 데이터 배선과 접촉하는 것이 특징이다. In addition, the outermost common electrode overlaps both ends of the first common pattern, and the central common electrode is formed in contact with the outermost common electrode together with the first common pattern. The third insulating layer may include first and second semiconductor layer contact holes exposing and spaced apart from the top surface of the oxide semiconductor layer, respectively, and the source and drain electrodes may be connected to the oxide semiconductor layer through the first and second semiconductor layer contact holes. First and second contacts in contact with the third insulating film, the second insulating film, and the first insulating film, penetrating the outermost common electrode to expose side surfaces thereof, and simultaneously exposing upper surfaces of both ends of the first common pattern. A hole is provided, and the central common electrode contacts the outermost common electrode and the first common pattern at the same time through the first and second contact holes. The third insulating film, the second insulating film, and the first insulating film are provided with a data contact hole exposing an upper surface of the data wire, and the source electrode is in contact with the data wire through the data contact hole.

또한, 상기 제 1 절연막 상부에는 상기 최외각 공통전극의 양끝단을 연결시키는 제 1 공통 보조패턴이 구비되며, 상기 제 3 절연막 상부에는 상기 드레인 전극과 연결되며 상기 다수의 화소전극의 일 끝단을 연결시키는 보조화소패턴이 구비되며, 상기 제 1 공통 보조패턴과 상기 보조화소패턴은 상기 제 2 및 제 3 절연막을 사이에 두고 서로 중첩 형성됨으로써 스토리지 커패시터를 이루는 것이 특징이다. In addition, a first common auxiliary pattern is formed on the first insulating layer to connect both ends of the outermost common electrode. An upper portion of the third insulating layer is connected to the drain electrode and connects one end of the plurality of pixel electrodes. An auxiliary pixel pattern is provided, and the first common auxiliary pattern and the auxiliary pixel pattern overlap each other with the second and third insulating layers interposed therebetween to form a storage capacitor.

그리고, 상기 데이터 배선과 상기 다수의 화소전극과 최외각 및 중앙부 공통전극은 상기 각 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 이룸으로써 각 화소영역이 이중 도메인을 이루는 것이 특징이다. The data line, the plurality of pixel electrodes, the outermost part, and the central common electrode form a symmetrically bent structure with respect to the center of each pixel area, so that each pixel area forms a double domain.

본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 일방향으로 연장하는 데이터 배선과, 상기 데이터 배선과 이격하여 상기 화소영역의 중앙부에 제 1 공통패턴을 형성하는 단계와; 상기 데이터 배선과 제 1 공통패턴 위로 전면에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막 위로 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막 위로 상기 게이트 전극에 대응하여 아일랜드 형태로 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막 위로 상기 데이터 배선 및 상기 산화물 반도체층과 동시에 접촉하는 소스 전극과, 상기 소스 전극과 이격하는 드레인 전극을 형성하고, 동시에 상기 화소영역 내에 상기 제 1 공통패턴과 접촉하는 다수의 중앙부 공통전극과, 상기 드레인 전극과 연결되며 상기 다수의 중앙부 공통전극과 교대하는 다수의 화소전극을 형성하는 단계를 포함한다. A method of manufacturing an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention includes a data wiring extending in one direction on a substrate on which a pixel region is defined, and a first common pattern in a central portion of the pixel region spaced apart from the data wiring. Forming a; Forming a first insulating film over the data line and the first common pattern; Forming a gate line crossing the data line on a boundary of the pixel region over the first insulating layer, and forming a gate electrode connected to the gate line; Forming a second insulating film over the gate wiring and the gate electrode; Forming an oxide semiconductor layer in an island shape on the second insulating layer to correspond to the gate electrode; Forming a third insulating film over the oxide semiconductor layer; A plurality of center parts are formed on the third insulating layer to simultaneously form a source electrode in contact with the data line and the oxide semiconductor layer and a drain electrode spaced apart from the source electrode, and simultaneously contact the first common pattern in the pixel area. And forming a plurality of pixel electrodes connected to the electrodes and the drain electrodes and alternate with the plurality of central common electrodes.

이때, 상기 게이트 배선과 게이트 전극을 형성하는 단계는, 상기 게이트 배선을 이루는 동일한 물질로 상기 화소영역 내부에 상기 데이터 배선과 인접하여 나란하게 배치되는 최외각 공통전극을 상기 제 1 공통패턴의 양 끝단과 각각 중첩하도록 형성하고 동시에 상기 최외각 공통전극의 일 끝단을 연결시키는 제 1 공통 보조패턴을 형성하는 것이 특징이다. The forming of the gate wiring and the gate electrode may include forming an outermost common electrode of the same material forming the gate wiring in parallel with the data wiring in the pixel area, the both ends of the first common pattern. And a first common auxiliary pattern formed to overlap each other and simultaneously connecting one end of the outermost common electrode.

또한, 상기 소스 전극 및 드레인 전극과 중앙부 공통전극 및 화소전극을 형성하는 단계는, 상기 제 3 절연막 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 사이로 노출된 상기 제 3 절연막과 그 하부에 위치하는 상기 제 2 절연막과 최외각 공통전극 및 제 1 절연막을 순차적으로 식각함으로써 상기 제 1 공통패턴의 양 끝단 상면을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하여 상기 제 3 절연막을 노출시키는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 제 3 절연막을 제거함으로써 상기 산화물 반도체층 상면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀을 형성하며, 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 제 3 절연막과 더불어 그 하부에 위치하는 제 2 및 제 1 절연막을 제거함으로써 상기 데이터 배선의 상면을 노출시키는 데이터 콘택홀을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 및 제 2 콘택홀과 제 1 및 제 2 반도체층 콘택홀과 데이터 콘택홀이 구비된 상기 제 3 절연층 위로 도전성 물질층을 형성하고 패터닝하여 상기 데이터 콘택홀과 제 1 반도체층 콘택홀을 통해 상기 데이터 배선과 산화물 반도체층과 동시에 접촉하는 상기 소스 전극과 상기 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 접촉하는 상기 드레인 전극을 형성하고, 동시에 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 공통패턴의 상면과 상기 최외각 공통전극의 측단과 접촉하는 다수의 공통전극을 형성하고, 상기 드레인 전극과 연결되는 상기 다수의 화소전극을 형성하는 단계를 포함한다. The forming of the source electrode, the drain electrode, the central common electrode, and the pixel electrode may include forming a first photoresist pattern having a first thickness and a second photoresist having a second thickness thinner than the first thickness. Forming a pattern; Upper surfaces of both ends of the first common pattern may be sequentially etched by sequentially etching the third insulating layer exposed between the first and second photoresist patterns, the second insulating layer positioned below the second insulating layer, the outermost common electrode, and the first insulating layer. Forming first and second contact holes each exposed; Performing ashing to remove the second photoresist pattern to expose the third insulating film; Removing the third insulating layer exposed by removing the second photoresist pattern to form first and second semiconductor layer contact holes exposing the top surface of the oxide semiconductor layer, respectively, and exposing by removing the second photoresist pattern. Forming a data contact hole exposing an upper surface of the data line by removing the second and first insulating layers disposed below the third insulating layer; Removing the first photoresist pattern; The data contact hole and the first semiconductor layer contact hole are formed by forming and patterning a conductive material layer on the third insulating layer including the first and second contact holes, the first and second semiconductor layer contact holes, and the data contact hole. Through the source electrode and the second semiconductor layer contact hole to simultaneously contact the data line and the oxide semiconductor layer, and to form the drain electrode to contact the oxide semiconductor layer, and simultaneously the first and second contact holes. Forming a plurality of common electrodes in contact with the top surface of the first common pattern and the side ends of the outermost common electrodes, and forming the plurality of pixel electrodes connected to the drain electrodes.

그리고, 상기 소스 전극 및 드레인 전극과 중앙부 공통전극 및 화소전극을 형성하는 단계는, 상기 제 3 절연막 상부에 상기 드레인 전극과 연결되며 상기 다수의 화소전극의 일 끝단을 연결시키는 보조화소패턴을 형성하는 것을 포함하며, 상기 제 1 공통 보조패턴과 상기 보조화소패턴은 상기 제 2 및 제 3 절연막을 사이에 두고 서로 중첩하도록 형성함으로서 스토리지 커패시터를 이루도록 하는 것이 특징이다. The forming of the source electrode, the drain electrode, the central common electrode, and the pixel electrode may include forming an auxiliary pixel pattern connected to the drain electrode on the third insulating layer and connecting one end of the plurality of pixel electrodes. The first common auxiliary pattern and the auxiliary pixel pattern are formed to overlap each other with the second and third insulating layers therebetween to form a storage capacitor.

또한, 상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착 또는 도포하여 형성되는 것이 특징이다. In addition, the oxide semiconductor layer is formed by depositing or applying any one of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), zinc indium oxide (ZIO).

본 발명은, 박막트랜지스터에 있어서 제 3 절연막이 산화물 반도체층의 채널이 형성되는 부분에 대응하여 구비되어 에치스토퍼의 역할을 하는 동시에 보호층의 역할을 함으로써 종래와 같이 산화물 반도체층에 대응하여 아일랜드 형태의 에치스토퍼 형성을 위한 공정을 생략할 수 있으므로 이를 구비한 어레이 기판의 경우 마스크 저감을 통해 공정 단순화의 효과를 갖는다.According to the present invention, the third insulating film is provided in the thin film transistor corresponding to the portion where the channel of the oxide semiconductor layer is formed, and serves as an etch stopper, and also serves as a protective layer. Since the process for forming the etch stopper can be omitted, the array substrate having the same has an effect of simplifying the process by reducing the mask.

또한, 상기 에치스토퍼의 역할을 하는 제 3 절연막은 상기 산화물 반도체층)과 중첩 형성될 뿐 아니라 상기 어레이 기판 전면에 형성됨으로써 이의 하부에 구비되는 제 2 절연막과 더불어 보호층의 역할을 함으로써 게이트 전극과 이와 중첩하는 소스 및 드레인 전극 사이에는 제 1, 2 및 제 3 절연막이 구비되는 구성이 되므로 종래의 단일층 구조의 보호층을 갖는 어레이 기판 대비 소스 및 드레인 전극과 이와 중첩되는 게이트 전극간의 거리가 상대적으로 증가하게 됨으로써 기생용량(Cgs)을 저감시키는 효과를 가지며, 이에 의해 화소전극의 충전 특성을 향상시키는 효과를 갖는다. In addition, the third insulating layer serving as the etch stopper may not only overlap the oxide semiconductor layer) but also may be formed on the entire surface of the array substrate to serve as a protective layer along with the second insulating layer provided below. Since the first, second, and third insulating layers are provided between the overlapping source and drain electrodes, the distance between the source and drain electrodes and the gate electrode overlapping the array substrate having a protective layer having a single layer structure is relatively higher. As a result, the parasitic capacitance Cgs is reduced, thereby improving the charging characteristics of the pixel electrode.

또한, 종래와 같이 에치스토퍼와 소스 및 드레인 전극의 중첩 마진을 필요로 하지 않으므로 채널 길이를 줄일 수 있으므로 각 화소영역 내에서 박막트랜지스터의 크기를 종래대비 작게 형성할 수 있으므로 개구율을 향상시키는 효과가 있다.In addition, since the channel length can be reduced since the overlap margin between the etch stopper and the source and drain electrodes is not required as in the related art, the size of the thin film transistor in each pixel region can be made smaller than before, thereby improving the aperture ratio. .

또한, 데이터 배선과 공통전극 및 화소전극을 각 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구성을 이루도록 하여 멀티 도메인 구조를 이룸으로써 방위각에 따른 색편차를 저감시키는 효과가 있다.
In addition, the data wiring, the common electrode, and the pixel electrode are symmetrically bent with respect to the central portion of each pixel region to form a multi-domain structure, thereby reducing color deviation according to an azimuth angle.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판에 있어, 스위칭 소자를 포함하는 하나의 화소영역에 대한 평면도.
도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드전극이 구비된 게이트 패드부와 데이터 패드전극이 구비된 데이터 패드부에 대한 단면도.
도 7a 내지 도 7k는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 8a 내지 도 8k는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 9a 내지 도 9k는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드전극이 구비된 게이트 패드부(GPA)와 데이터 패드전극이 구비된 데이터 패드부(DPA)에 대한 제조 단계별 공정 단면도.1 is a cross-sectional view of one pixel region including a thin film transistor in a conventional array substrate constituting a liquid crystal display device;
2 is a cross-sectional view of one pixel region of an array substrate with a thin film transistor having a conventional oxide semiconductor layer.
3 is a plan view of one pixel region including a switching element in an array substrate for a liquid crystal display including a thin film transistor having an oxide semiconductor layer according to an embodiment of the present invention.
4 is a cross-sectional view of a portion cut along line IV-IV of FIG. 3;
FIG. 5 is a cross-sectional view of a portion taken along the cutting line VV of FIG. 3. FIG.
6 is a cross-sectional view of a gate pad unit having a gate pad electrode and a data pad unit having a data pad electrode in an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention.
7A to 7K are cross-sectional views of manufacturing steps of the portion cut along the cutting line IV-IV of FIG. 3.
8A to 8K are cross-sectional views of manufacturing steps for a portion cut along the cutting line VV of FIG. 3.
9A to 9K illustrate manufacturing steps of a gate pad unit GPA having a gate pad electrode and a data pad unit DPA having a data pad electrode in an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention. Process section.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

도 3은 본 발명의 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판에 있어, 스위칭 소자를 포함하는 하나의 화소영역에 대한 평면도이다.3 is a plan view of one pixel region including a switching element in an array substrate for a liquid crystal display including a thin film transistor having an oxide semiconductor layer according to an exemplary embodiment of the present invention.

도시한 바와 같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)은 베이스를 이루는 유리 또는 플라스틱 재질의 투명한 절연기판(미도시) 상에 제 1 절연막(미도시)을 사이에 두고 그 하부 및 그 상부로 서로 종횡으로 연장되어 교차함으로서 다수의 화소영역(P)을 정의하는 다수의 데이터 배선(103)과 게이트 배선(114) 이 형성되어 있다. As illustrated, the array substrate 101 for a liquid crystal display device according to an exemplary embodiment of the present invention has a first insulating film (not shown) interposed therebetween on a transparent insulating substrate (not shown) made of glass or plastic that forms a base. A plurality of data lines 103 and a gate line 114 are formed to define a plurality of pixel regions P by extending vertically and intersecting each other below and below them.

또한, 상기 절연기판(미도시) 상에는 각 화소영역(P) 별로 상기 데이터 배선(103)과 동일한 물질로 이루어지며 상기 게이트 배선(114)과 이격하며 각 화소영역(P)의 중앙부에 제 1 공통패턴(105)이 형성되어 있다.In addition, on the insulating substrate (not shown), each pixel region P may be made of the same material as the data line 103, spaced apart from the gate line 114, and may be first common to the center of each pixel region P. FIG. The pattern 105 is formed.

또한, 상기 각 화소영역(P)에 있어 상기 게이트 배선(114)과 데이터 배선(103)의 교차하는 부근에는 이들 게이트 배선(114) 및 데이터 배선(103)과 연결되며 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다. In the pixel region P, the thin film transistor Tr, which is connected to the gate line 114 and the data line 103 and is a switching element, is disposed near the intersection of the gate line 114 and the data line 103. ) Is formed.

이때, 상기 박막트랜지스터(Tr)는 상기 제 1 절연막(미도시) 상부로 순차 적층된 게이트 전극(115), 제 2 절연막(미도시)과, 산화물 반도체층(135)과, 상기 산화물 반도체층(135)을 노출시키는 제 1 및 제 2 콘택홀(148, 149)을 구비한 제 3 절연막(미도시)과, 상기 제 1 및 제 2 콘택홀(148, 149)을 통해 상기 산화물 반도체층(135)과 접촉하며 서로 이격하는 소스 및 드레인 전극(154, 156)으로 구성되고 있다. In this case, the thin film transistor Tr may include a gate electrode 115, a second insulating film (not shown), an oxide semiconductor layer 135, and the oxide semiconductor layer (sequentially stacked on the first insulating film (not shown). A third insulating film (not shown) having first and second contact holes 148 and 149 exposing the first and second contact holes 148 and 149, and the oxide semiconductor layer 135 through the first and second contact holes 148 and 149. And the source and drain electrodes 154 and 156 spaced apart from each other.

따라서 전술한 구성을 갖는 박막트랜지스터(Tr)는 상기 제 3 절연막(미도시)이 상기 산화물 반도체층(135)에 있어 채널이 형성되는 부분에 대응하여 구비되어 에치스토퍼의 역할을 하는 동시에 보호층의 역할을 함으로써 종래와 같이 산화물 반도체층에 대응하여 아일랜드 형태의 에치스토퍼 형성을 위한 공정을 생략할 수 있으므로 이를 구비한 어레이 기판의 경우 마스크 저감을 통해 공정 단순화의 효과를 갖는다.Therefore, the thin film transistor Tr having the above-described configuration is provided with the third insulating film (not shown) corresponding to the portion where the channel is formed in the oxide semiconductor layer 135 to serve as an etch stopper and to provide a protective layer. Since the process for forming an island-type etch stopper can be omitted in accordance with the oxide semiconductor layer as in the prior art, the array substrate having the same has an effect of simplifying the process by reducing the mask.

또한 상기 에치스토퍼의 역할을 하는 상기 제 3 절연막(미도시)은 상기 산화물 반도체층(135)과 중첩 형성될 뿐 아니라 상기 어레이 기판(101) 전면에 형성됨으로써 이의 하부에 구비되는 제 2 절연막(미도시)과 더불어 보호층의 역할을 한다. In addition, the third insulating layer (not shown) serving as the etch stopper is not only overlapped with the oxide semiconductor layer 135 but also formed on the entire surface of the array substrate 101 to form a second insulating layer (not shown). And acts as a protective layer.

따라서, 게이트 전극(115)과 이와 중첩하는 소스 및 드레인 전극(154, 156) 사이에는 제 1, 2 및 제 3 절연막(미도시)이 구비되는 구성이 되므로 종래의 단일층 구조의 보호층을 갖는 어레이 기판 대비 소스 및 드레인 전극(154, 156)과 이와 중첩되는 게이트 전극(115)간의 거리가 상대적으로 증가하게 됨으로써 기생용량(Cgs)이 저감되며 이에 의해 화소전극(165)의 충전 특성을 향상시킬 수 있다. Therefore, since the first, second and third insulating films (not shown) are provided between the gate electrode 115 and the source and drain electrodes 154 and 156 overlapping with the gate electrode 115, the protective layer having a conventional single layer structure is provided. The distance between the source and drain electrodes 154 and 156 and the gate electrode 115 overlapping the array substrate is relatively increased, thereby reducing the parasitic capacitance Cgs, thereby improving the charging characteristics of the pixel electrode 165. Can be.

한편, 상기 각 화소영역(P) 내부에는 상기 제 1 공통패턴(105)과 제 1 및 제 2 콘택홀(148, 149)을 통해 연결되며 상기 게이트 배선(114)이 형성된 동일한 층에 동일한 물질로 이루어지며 상기 데이터 배선(103)과 나란하게 최외각 공통전극(120)이 형성되고 있다. 이때, 상기 최외각 공통전극(120)은 그 일끝단이 제 1 공통 보조패턴(118)에 의해 연결되고 있으며, 상기 최외각 공통전극(120)에서 분기하여 공통연결패턴(123)이 구비되고 있으며 상기 공통연결패턴(123)은 이웃한 화소영역(P) 내에 구비되는 최외각 공통전극(120)과 연결되고 있는 것이 특징이다. In the pixel region P, the first common pattern 105 and the first and second contact holes 148 and 149 are connected to each other, and the same layer may be formed of the same layer on which the gate line 114 is formed. The outermost common electrode 120 is formed in parallel with the data line 103. In this case, one end of the outermost common electrode 120 is connected by the first common auxiliary pattern 118, and the common connection pattern 123 is provided by branching from the outermost common electrode 120. The common connection pattern 123 is connected to the outermost common electrode 120 provided in the neighboring pixel region P. Referring to FIG.

또한, 각 화소영역(P) 내부에는 상기 제 1 및 제 2 콘택홀(148, 149)을 통해 상기 제 1 공통패턴(105) 및 상기 최외각 공통전극(120)과 접촉하며 상기 각 화소영역(P) 내부에서 서로 일정간격 이격하는 다수의 바(bar) 형태를 이루는 중앙부 공통전극(162)이 형성되고 있다.In addition, each pixel region P is in contact with the first common pattern 105 and the outermost common electrode 120 through the first and second contact holes 148 and 149. A central common electrode 162 is formed to form a plurality of bars spaced apart from each other by a predetermined interval.

또한, 각 화소영역(P) 내부에는 상기 드레인 전극(156)과 연결된 보조화소패턴(164)이 구비되고 있으며 상기 보조화소패턴(164)에서 분기하며 다수의 바(bar) 형태를 가지며 상기 바(bar) 형태의 중앙부 공통전극(162)과 교대하며 다수의 화소전극(165)이 형성되고 있다.In addition, an auxiliary pixel pattern 164 connected to the drain electrode 156 is provided in each pixel region P. The auxiliary pixel pattern 164 branches from the auxiliary pixel pattern 164 and has a plurality of bars. A plurality of pixel electrodes 165 are alternately formed with the central common electrode 162 having a bar shape.

이때, 바(bar) 형태를 갖는 상기 최외각 및 중앙부 공통전극(120, 162)과 화소전극(165)은 각 화소영역(P)의 중앙부에 위치하는 상기 게이트 배선(114)과 나란한 가상의 기준선을 기준으로 대칭적으로 소정의 각도를 가지며 꺾여진 구성을 이룸으로써 각 화소영역(P)의 중앙부를 기준으로 이의 상부와 하부는 상기 공통전극(120, 162)과 화소전극(165)의 방향을 달리하여 형성됨으로써 서로 다른 도메인 영역을 이루는 것이 특징이다. In this case, the outermost and central common electrodes 120 and 162 and the pixel electrodes 165 having a bar shape are virtual reference lines parallel to the gate wiring 114 positioned at the center of each pixel region P. FIG. The upper and lower portions of the pixel region P are symmetrically defined at a predetermined angle with respect to the center portion of the pixel region P, and the upper and lower portions of the pixel electrode P are oriented in the directions of the common electrodes 120 and 162 and the pixel electrode 165. It is characterized by forming different domain regions by forming differently.

이렇게 하나의 화소영역(P) 내에서 공통전극(120, 162)과 화소전극(165)이 방향을 달리하여 형성함으로써 이중 도메인을 구현한 것은 사용자의 시야각에 변화에 따른 색차를 억제하여 표시품질을 향상시키기 위함이다. The dual domains are formed by forming the common electrodes 120 and 162 and the pixel electrodes 165 in different directions in one pixel region P. Thus, the display quality is reduced by suppressing the color difference caused by the change in the viewing angle of the user. To improve.

한편, 이들 다수의 화소전극(165) 및 공통전극(116, 173)이 각 화소영역(P) 내에서 꺾인 구성을 가짐으로써 상기 데이터 배선(103) 또한 각 화소영역(P)의 중앙부를 기준으로 대칭적으로 꺾인 구성을 갖는 것이 특징이다.  Meanwhile, the plurality of pixel electrodes 165 and the common electrodes 116 and 173 have a configuration in which they are bent in each pixel region P, so that the data line 103 is also referred to as the center of each pixel region P. FIG. It is characterized by having a symmetrically folded configuration.

이때, 상기 데이터 배선(103)은 각 화소영역(P)별로 분리 형성된 것이 아니라 표시영역 전체에 대해 연결된 구성을 가지므로 상기 데이터 배선(103)은 표시영역에 있어서는 각 화소영역(P)의 중앙부를 기준으로 꺾인 지그재그 형태를 이루는 것이 특징이다.In this case, the data line 103 is not formed separately for each pixel area P, but has a configuration connected to the entire display area. Thus, the data line 103 has a central portion of each pixel area P in the display area. It is characterized by a zigzag shape that is bent by reference.

한편, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)의 경우, 상기 공통전극(120, 162)과 화소전극(165) 및 데이터 배선(103)이 각 화소영역(P)의 중앙부를 기준으로 꺾인 구성을 이룸으로써 이중 도메인 구조를 이루는 것을 일례로 보이고 있지만, 상기 공통전극(120, 162)과 화소전극(165) 및 데이터 배선(103)은 반드시 각 화소영역(P)의 중앙부를 기준으로 꺾인 구조를 이룰 필요는 없으며, 직선 형태를 이룰 수도 있다.
In the liquid crystal display array substrate 101 according to an exemplary embodiment of the present invention, the common electrodes 120 and 162, the pixel electrodes 165, and the data lines 103 are formed at the center of each pixel region P. FIG. Although it is shown as an example to form a dual domain structure by forming a configuration with respect to the reference to the reference, the common electrode (120, 162), the pixel electrode 165 and the data line 103 must be a central portion of each pixel region (P) It is not necessary to form a bent structure as a reference, but may be a straight line.

이후에는 전술한 구성을 갖는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 단면 구성에 대해 설명한다.Hereinafter, a cross-sectional structure of an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention having the above-described configuration will be described.

도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이며, 도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드전극이 구비된 게이트 패드부와 데이터 패드전극이 구비된 데이터 패드부에 대한 단면도이다. 이때 설명의 편의를 위해 각 화소영역(P)에 있어 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 부분을 스위칭 영역(TrA)이라 정의한다. FIG. 4 is a cross-sectional view of a portion cut along the cutting line IV-IV of FIG. 3, FIG. 5 is a cross-sectional view of a portion cut along the cutting line V-V of FIG. 3, and FIG. 6 is an embodiment of the present invention. A cross-sectional view of a gate pad portion having a gate pad electrode and a data pad portion having a data pad electrode in an array substrate for a liquid crystal display according to the present invention. In this case, for convenience of description, a portion in which the thin film transistor Tr, which is a switching element, is formed in each pixel region P is defined as a switching region TrA.

도시한 바와같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)은 베이스를 이루는 투명한 절연기판 예를들면 유리 또는 유연한 특성을 갖는 플라스틱 기판(101) 상에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 갖거나 또는 둘 이상의 물질로 이루어져 다중층 구조를 가지며 일 방향으로 연장하는 하는 데이터 배선(103)이 형성되고 있다. 이때, 상기 데이터 배선(103)은 직선 형태를 이룰 수도 있으며 또는 지그재그 형태를 이룰 수도 있다.As shown, the array substrate 101 for a liquid crystal display device according to an embodiment of the present invention is a low-resistance metal material on a transparent insulating substrate, for example, glass or a plastic substrate 101 having flexible characteristics. For example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo) and molybdenum (MoTi) made of a single layer structure or made of two or more materials to form a multi-layer structure And a data line 103 extending in one direction. In this case, the data line 103 may have a straight line shape or may have a zigzag shape.

또한, 상기 데이터 배선(103)을 이루는 동일한 물질로 이루어진 제 1 공통패턴(105)이 각 화소영역(P)의 중앙부에 대응하여 형성되고 있다. 이때, 상기 데이터 배선(103)과 상기 제 1 공통패턴(105)은 서로 이격하여 형성되고 있다.In addition, a first common pattern 105 made of the same material constituting the data line 103 is formed corresponding to the central portion of each pixel area P. In this case, the data line 103 and the first common pattern 105 are formed to be spaced apart from each other.

그리고, 데이터 패드부(DPA)에 있어서는 상기 데이터 배선(103)과 연결되며 데이터 패드전극(106)이 형성되고 있다.In the data pad unit DPA, the data line 103 is connected to the data pad electrode 106.

다음, 상기 데이터 배선(103)과 제 1 공통패턴(105) 및 데이터 패드전극(106) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 절연막(110)이 상기 기판(101) 전면에 형성되고 있다.Next, a first insulating layer 110 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), on the data line 103, the first common pattern 105, and the data pad electrode 106. The substrate 101 is formed on the entire surface.

상기 제 1 절연막(110) 상부에는 상기 데이터 배선(103)과 교차하여 화소영역(P)을 정의하는 게이트 배선(미도시)이 형성되고 있으며, 각 화소영역(P) 내부에는 상기 제 1 절연막(110) 상부에 상기 데이터 배선(103)과 각각 인접하여 이와 나란하게 배치되며 그 일끝단은 제 1 공통 보조패턴(118)에 의해 서로 연결되며 최외각 공통전극(120)이 형성되고 있다. 이때, 상기 최외각 공통전극(120)은 상기 게이트 배선(미도시)의 길이 방향으로 이웃한 화소영역(P) 간에는 공통연결패턴(123)에 의해 연결되고 되고 있으며, 상기 제 1 공통패턴(105)의 양끝단과 중첩되고 형성되고 있는 것이 특징이다. A gate line (not shown) defining a pixel region P is formed on the first insulating layer 110 to intersect the data line 103, and the first insulating layer 110 is formed inside each pixel region P. 110 and adjacent to the data line 103 are disposed adjacent to each other, and one end thereof is connected to each other by a first common auxiliary pattern 118, and an outermost common electrode 120 is formed. In this case, the outermost common electrode 120 is connected between the pixel regions P adjacent in the length direction of the gate line (not shown) by the common connection pattern 123, and the first common pattern 105 is connected to the outermost common electrode 120. It is characterized by overlapping and being formed at both ends of the).

또한, 각 화소영역(P) 내의 스위칭 영역(TrA)에는 상기 게이트 배선(미도시)과 연결된 게이트 전극(115)이 형성되고 있다. 이때 도면에 있어서는 상기 게이트 배선(미도시)이 상기 스위칭 영역(TrA)과 중첩하도록 형성됨으로써 상기 게이트 배선(미도시)의 일부가 그 자체로서 게이트 전극(115)을 이루고 있는 것을 일례로 보이고 있다. In addition, a gate electrode 115 connected to the gate line (not shown) is formed in the switching region TrA in each pixel region P. In this case, the gate wiring (not shown) is formed to overlap the switching region TrA, so that a part of the gate wiring (not shown) forms the gate electrode 115 as an example.

그리고, 게이트 패드부(GPA)에 있어서는 상기 제 1 절연막(110) 위로 상기 게이트 배선(미도시)과 연결되며 게이트 패드전극(116)이 형성되고 있다.In the gate pad part GPA, a gate pad electrode 116 is formed on the first insulating layer 110 and connected to the gate line (not shown).

다음, 상기 게이트 배선(미도시)과 상기 최외각 공통전극(120) 및 게이트 패드전극(116) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 2 절연막(130)이 상기 기판(101) 전면에 형성되고 있다. 이러한 제 2 절연막(130)은 게이트 절연막의 역할을 하는 것이다.Next, a second insulating layer formed of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), on the gate wiring (not shown), the outermost common electrode 120, and the gate pad electrode 116. 130 is formed on the entire surface of the substrate 101. The second insulating layer 130 serves as a gate insulating layer.

다음, 상기 제 2 절연막(130) 위에는 상기 스위칭 영역(TrA)에 있어 상기 게이트 전극(115)에 대응하여 아일랜드 형태로 산화물 반도체 물질인 징크 옥사이드(ZnO) 계열의 산화물 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 산화물 반도체층(135)이 형성되고 있다. Next, in the switching region TrA, zinc oxide (ZnO) -based oxide, eg, IGZO (Indium Gallium Zinc), which is an oxide semiconductor material in an island shape in the switching region TrA, corresponds to the gate electrode 115. An oxide semiconductor layer 135 formed of any one of oxide, zinc tin oxide (ZTO), and zinc indium oxide (ZIO) is formed.

한편, 상기 산화물 반도체층(135) 상부에는 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어지거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 제 3 절연막(140)이 형성되고 있다.Meanwhile, an inorganic insulating material, such as silicon oxide (SiO 2 ) or silicon nitride (SiNx), or an organic insulating material, such as benzocyclobutene, may be formed on the entire surface of the substrate 101 on the oxide semiconductor layer 135. A third insulating layer 140 made of BCB or photo acryl is formed.

이때, 상기 제 3 절연막(140)은 스위칭 영역(TrA)에 있어 상기 산화물 반도체층(135)의 중앙부를 기준으로 이의 양측을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(142, 144)이 구비되고 있으며, 상기 제 3 절연막(140)과 더불어 제 2 및 제 1 절연막(130, 110)에는 상기 각 화소영역(P)에 있어 상기 데이터 배선(103)을 노출시키는 데이터 콘택홀(146)이 구비되고 있으며, 데이터 패드부(DPA)에는 상기 데이트 패드전극(106)을 노출시키는 데이터 패드 콘택홀(150)이 구비되고 있다.In this case, the third insulating layer 140 has first and second semiconductor layer contact holes 142 and 144 exposing both sides thereof based on the center portion of the oxide semiconductor layer 135 in the switching region TrA. In addition to the third insulating layer 140, the second and first insulating layers 130 and 110 have data contact holes 146 exposing the data lines 103 in the pixel regions P. The data pad part DPA includes a data pad contact hole 150 exposing the data pad electrode 106.

또한, 상기 제 3 및 제 2 절연막(140, 130)과 최외각 공통전극(120) 및 제 1 절연막(110)에는 상기 제 1 공통패턴(105)의 양 끝단 표면을 노출시키는 제 1 및 제 2 콘택홀(148, 149)이 구비되고 있는 것이 특징이다. In addition, the third and second insulating layers 140 and 130, the outermost common electrode 120, and the first insulating layer 110 may expose first and second surfaces of both ends of the first common pattern 105. The contact holes 148 and 149 are provided.

그리고, 게이트 패드부(GPA)에 있어서 상기 제 3 및 제 2 절연막(140, 130)에는 상기 게이트 패드전극(116)을 노출시키는 게이트 패드 콘택홀(151)이 구비되고 있다.In the gate pad part GPA, the third and second insulating layers 140 and 130 are provided with gate pad contact holes 151 exposing the gate pad electrodes 116.

상기 제 1 및 제 2 반도체층 콘택홀(142, 144)과 데이터 콘택홀(146)과 제 1 및 제 2 콘택홀(148, 149)이 구비된 상기 제 3 절연막(140) 상부로 각 스위칭 영역(TrA)에는 상기 제 1 반도체층 콘택홀(142)을 통해 상기 산화물 반도체층(135)과 접촉하며 동시에 상기 데이터 콘택홀(146)을 통해 상기 데이터 배선(103)과 접촉하는 소스 전극(154)이 형성되고 있으며, 상기 소스 전극(154)과 이격하여 상기 제 2 반도체층 콘택홀(144)을 통해 상기 산화물 반도체층(135)과 접촉하는 드레인 전극(156)이 형성되고 있다.Each switching region over the third insulating layer 140 having the first and second semiconductor layer contact holes 142 and 144, the data contact hole 146, and the first and second contact holes 148 and 149. The source electrode 154 is in contact with the oxide semiconductor layer 135 through the first semiconductor layer contact hole 142 and simultaneously with the data line 103 through the data contact hole 146. The drain electrode 156 is formed to be spaced apart from the source electrode 154 and to contact the oxide semiconductor layer 135 through the second semiconductor layer contact hole 144.

또한, 상기 제 3 절연막(140) 상부에는 상기 제 1 및 제 2 콘택홀(148, 149)을 통해 상기 제 1 공통패턴(105)과 접촉하는 동시에 상기 최외각 공통전극(120)의 측면과 접촉하며 그 끝단이 연결되며 일정간격 이격하는 바(bar) 형태를 갖는 다수의 중앙부 공통전극(162)이 형성되고 있다.In addition, the third insulating layer 140 is in contact with the first common pattern 105 through the first and second contact holes 148 and 149 and at the same time with the side surface of the outermost common electrode 120. A plurality of central common electrodes 162 having end bars connected to each other and having a bar shape spaced apart from each other are formed.

한편, 상기 제 3 절연막(140) 상부에는 각 화소영역(P) 내에 상기 드레인 전극(156)으로부터 분기하여 보조화소패턴(164)이 구비되고 있으며, 상기 보조화소패턴(164)에서 분기하여 상기 중앙부 공통전극(162)과 교대하며 바(bar) 형태를 갖는 다수의 화소전극(165)이 형성되고 있다.Meanwhile, an auxiliary pixel pattern 164 is provided on the third insulating layer 140 by branching from the drain electrode 156 in each pixel area P, and branched from the auxiliary pixel pattern 164 to the center portion. A plurality of pixel electrodes 165 alternately with the common electrode 162 and having a bar shape are formed.

이때, 상기 보조화소패턴(164)은 최외각 공통전극(120)의 일끝단을 연결시키는 제 1 공통 보조패턴(118)과 중첩 형성됨으로써 이들 두 구성요소(164, 118) 사이에 재개되고 있는 제 2 및 제 3 절연막(130, 140)과 더불어 스토리지 커패시터(StgC)를 이루고 있다. In this case, the auxiliary pixel pattern 164 is formed to overlap with the first common auxiliary pattern 118 connecting one end of the outermost common electrode 120 to be restarted between the two components 164 and 118. The storage capacitor StgC is formed together with the second and third insulating layers 130 and 140.

그리고, 상기 데이터 패드부(DPA)에는 상기 제 3 절연막(140) 위로 상기 데이터 패드 콘택홀(150)을 통해 상기 데이터 패드 전극(106)과 접촉하는 보조 데이터 패드전극(170)이 구비되고 있으며, 상기 게이트 패드부(GPA)에는 상기 제 3 절연막(140) 위로 상기 게이트 패드 콘택홀(151)을 통해 상기 게이트 패드 전극(116)과 접촉하는 보조 게이트 패드전극(172)이 구비됨으로써 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)을 이루고 있다. The data pad part DPA includes an auxiliary data pad electrode 170 that contacts the data pad electrode 106 through the data pad contact hole 150 on the third insulating layer 140. The gate pad part GPA is provided with an auxiliary gate pad electrode 172 contacting the gate pad electrode 116 through the gate pad contact hole 151 over the third insulating layer 140. The array substrate 101 for a liquid crystal display device according to the example is formed.

한편, 바(bar) 형태를 갖는 다수의 화소전극(165)과 공통전극(120, 162)은 직선 형태를 이룰 수도 있으며 또는 각 화소영역(P)의 중앙부에 구비된 상기 제 1 공통패턴(105)을 기준으로 대칭적으로 꺾인 구성을 이룰 수도 있다. Meanwhile, the plurality of pixel electrodes 165 having a bar shape and the common electrodes 120 and 162 may form a straight line shape or the first common pattern 105 provided at the center of each pixel area P. FIG. It can also be configured to symmetrically bent with respect to).

이러한 구성을 갖는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)은 상기 산화물 반도체층(135)에 있어 채널이 형성되는 부분에 대응하여 에치스토퍼의 역할을 하는 동시에 보호층의 역할을 하는 상기 제 3 절연막(140)이 구비됨으로써 종래와 같이 산화물 반도체층(135)에 대응하여 아일랜드 형태의 에치스토퍼 형성을 위한 공정을 생략할 수 있으므로 이를 구비한 어레이 기판(101)의 경우 마스크 저감을 통해 공정 단순화의 효과를 갖는다.The array substrate 101 for a liquid crystal display device according to the embodiment of the present invention having such a configuration serves as an etch stopper corresponding to a portion where a channel is formed in the oxide semiconductor layer 135, and at the same time serves as a protective layer. Since the third insulating layer 140 is provided, a process for forming an island-type etch stopper corresponding to the oxide semiconductor layer 135 can be omitted as in the related art, and thus, in the case of the array substrate 101 having the same, mask reduction can be achieved. Through the effect of the process simplification.

또한 에치스토퍼의 역할을 하는 상기 제 3 절연막(140)은 상기 산화물 반도체층(135)과 중첩 형성될 뿐 아니라 상기 어레이 기판(101) 전면에 형성됨으로써 이의 하부에 구비되는 제 2 절연막(130)과 더불어 보호층의 역할을 한다. In addition, the third insulating layer 140 serving as an etch stopper may not only overlap the oxide semiconductor layer 135, but also may be formed on the entire surface of the array substrate 101, so that the third insulating layer 140 may be disposed below the second insulating layer 130. It also acts as a protective layer.

따라서, 상기 게이트 전극(115)과 이와 중첩하는 소스 및 드레인 전극(154, 156) 사이에는 제 1, 2 및 제 3 절연막(110, 130, 140)이 구비되는 구성이 되므로 종래의 단일층 구조의 보호층을 갖는 어레이 기판(101) 대비 소스 및 드레인 전극(154, 156)과 이와 중첩되는 게이트 전극(115)간의 거리가 상대적으로 증가하게 됨으로써 기생용량(Cgs)이 저감되는 장점이 있다.
Therefore, since the first, second and third insulating layers 110, 130, and 140 are provided between the gate electrode 115 and the source and drain electrodes 154 and 156 overlapping with the gate electrode 115, the conventional single layer structure Compared to the array substrate 101 having the protective layer, the distance between the source and drain electrodes 154 and 156 and the gate electrode 115 overlapping with each other is relatively increased, thereby reducing the parasitic capacitance Cgs.

이후에는 전술한 구성을 갖는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention having the above-described configuration will be described.

도 7a 내지 도 7k는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 8a 내지 도 8k는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 9a 내지 도 9k는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드전극이 구비된 게이트 패드부(GPA)와 데이터 패드전극이 구비된 데이터 패드부(DPA)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다. 7A to 7K are step-by-step process cross-sectional views of parts cut along the cutting line IV-IV of FIG. 3, and FIGS. 8A to 8K are step-by-step manufacturing steps of the cut part along the cutting line V-V of FIG. 3. 9A to 9K illustrate a gate pad part GPA including a gate pad electrode and a data pad part DPA including a data pad electrode in an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention. Step by step process for manufacturing. In this case, for convenience of description, a portion in which the thin film transistor Tr is to be formed in each pixel region P is defined as a switching region TrA.

우선, 도 7a, 8a, 9a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제 1 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다. First, as shown in FIGS. 7A, 8A, and 9A, a first metal material such as copper (Cu) and a copper alloy (AlNd) is formed on a transparent insulating substrate 101, for example, a substrate 101 made of glass or plastic. ), A first metal layer (not shown) having a single layer or double layer structure is deposited by depositing one or more materials selected from among aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), and molybdenum alloy (MoTi). .

이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일 방향으로 연장하는 데이터 배선(103)을 형성하고, 동시에 각 화소영역(P)의 중앙부에 대응하여 그 양끝단이 상기 데이터 배선(103)과 이격하도록 제 1 공통패턴(105)을 형성한다. Thereafter, the first metal layer (not shown) is patterned by performing a mask process including a series of unit processes such as application of a photoresist, exposure using an exposure mask, development and etching of the exposed photoresist, and the pixel region P. The first common pattern 105 is formed so as to form a data line 103 extending in one direction at a boundary thereof, and at both ends thereof to be spaced apart from the data line 103 in correspondence to a central portion of each pixel area P. Form.

그리고, 데이터 패드부(DPA)에 있어서 상기 데이터 배선(103)의 일끝단과 연결된 데이터 패드전극(106)을 형성한다.In the data pad part DPA, a data pad electrode 106 connected to one end of the data line 103 is formed.

다음, 도 7b, 8b, 9b에 도시한 바와 같이, 상기 데이터 배선(103)과 제 1 공통패턴(105) 및 데이터 패드전극(106) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘을 증착하여 상기 기판(101) 전면에 제 1 절연막(110)을 형성한다. Next, as shown in FIGS. 7B, 8B, and 9B, an inorganic insulating material such as silicon oxide (SiO 2 ) or nitride is formed on the data line 103, the first common pattern 105, and the data pad electrode 106. Silicon is deposited to form a first insulating layer 110 on the entire surface of the substrate 101.

이후, 상기 제 1 절연막(110) 위로 상기 제 2 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 2 금속층(미도시)을 형성한다.Thereafter, the second metal material, for example, copper (Cu), copper alloy (AlNd), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), and molybdenum alloy (MoTi) on the first insulating layer 110. A second metal layer (not shown) having a single layer or double layer structure is formed by depositing one or two or more selected materials.

다음, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 상기 데이터 배선(103)과 교차하여 상기 화소영역(P)을 정의하는 게이트 배선(미도시)을 형성하고, 각 화소영역(P) 내부에 상기 데이터 배선(103)과 각각 인접하여 이와 나란하게 배치되는 최외각 공통전극(120)과, 각 화소영역(P) 내에서 상기 최외각 공통전극(120)의 일끝단을 연결시키는 제 1 공통 보조패턴(118)을 형성하고 동시에 상기 게이트 배선(미도시)의 길이방향으로 이웃한 화소영역(P) 간의 상기 최외각 공통전극(120)을 연결시키는 공통연결패턴(123)을 형성한다. 이때 상기 최외각 공통전극(120)은 상기 제 1 공통패턴(105)의 양끝단과 중첩하도록 형성하는 것이 특징이다. 이때 상기 게이트 배선(미도시)은 스위칭 영역(TrA)을 관통하도록 형성함으로써 상기 스위칭 영역(TrA)에는 상기 게이트 배선(미도시)의 일부가 게이트 전극(115)을 이루도록 한다.Next, the second metal layer (not shown) is patterned by performing a mask process to form a gate line (not shown) that crosses the data line 103 to define the pixel area P, and to form each pixel area ( An outermost common electrode 120 disposed adjacent to the data line 103 in parallel with each other and connected to one end of the outermost common electrode 120 in each pixel region P; A common connection pattern 123 is formed to form a first common auxiliary pattern 118 and to simultaneously connect the outermost common electrode 120 between pixel regions P adjacent in the longitudinal direction of the gate line (not shown). do. In this case, the outermost common electrode 120 may be formed to overlap both ends of the first common pattern 105. In this case, the gate line (not shown) is formed to penetrate the switching region TrA so that a part of the gate line (not shown) forms the gate electrode 115 in the switching region TrA.

또한, 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(미도시)과 연결된 게이트 패드전극(116)을 형성한다.In the gate pad part GPA, a gate pad electrode 116 connected to the gate line (not shown) is formed.

다음, 도 7c, 8c, 9c에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(115)과 최외각 공통전극(120)과 제 1 공통패턴(105) 및 게이트 패드전극(116) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 제 2 절연막(130)을 형성한다. Next, as illustrated in FIGS. 7C, 8C, and 9C, the gate wiring (not shown), the gate electrode 115, the outermost common electrode 120, the first common pattern 105, and the gate pad electrode 116 are provided. The second insulating layer 130 is formed on the entire surface by depositing an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx).

다음, 도 7d, 8d, 9d에 도시한 바와 같이, 상기 제 2 절연막(130) 위로 산화물 반도체 물질로서 징크 옥사이드(ZnO) 계열의 산화물 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착하거나 또는 도포하여 산화물 반도체 물질층(미도시)을 형성한다.Next, as illustrated in FIGS. 7D, 8D, and 9D, zinc oxide (ZnO) -based oxides, for example, indium gallium zinc oxide (IGZO) and zinc tin oxide (ZTO) are formed on the second insulating layer 130 as an oxide semiconductor material. ) Or any one of zinc indium oxide (ZIO) is deposited or applied to form an oxide semiconductor material layer (not shown).

이후, 상기 산화물 반도체 물질층(미도시)에 대해 포토레지스트의 도포, 노광, 현상 및 식각 등의 단위 공정을 포함하는 마스크 공정을 실시하여 패터닝함으로써 각 스위칭 영역(TrA)의 상기 게이트 전극(115)과 대응하여 산화물 반도체층(135)을 형성한다. Subsequently, the gate electrode 115 of each switching region TrA is patterned by performing patterning on the oxide semiconductor material layer (not shown) by performing a mask process including a unit process such as application, exposure, development, and etching of a photoresist. In response to this, the oxide semiconductor layer 135 is formed.

다음, 도 7e, 8e, 9e에 도시한 바와 같이, 상기 산화물 반도체층(135) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)를 도포함으로써 상기 기판(101) 전면에 제 3 절연막(140)을 형성한다.Next, as shown in FIGS. 7E, 8E, and 9E, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is deposited on the oxide semiconductor layer 135, or an organic insulating material example For example, the third insulating layer 140 is formed on the entire surface of the substrate 101 by applying benzocyclobutene (BCB) or photo acryl.

다음, 도 7f, 8f, 9f에 도시한 바와 같이, 상기 제 3 절연막(140) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한 후, 빛의 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크(미도시)를 이용한 회절노광 또는 하프톤 노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다.Next, as shown in FIGS. 7F, 8F, and 9F, after the photoresist is formed on the third insulating layer 140 to form a photoresist layer (not shown), a light transmission region, a blocking region, and a transflective region A first photoresist pattern 191a having a first thickness and a first thickness by performing diffraction exposure or halftone exposure using an exposure mask (not shown) having a thickness and developing the exposed photoresist layer (not shown). A second photoresist pattern 191b having a second thickness smaller than the thickness is formed.

이때, 상기 제 2 포토레지스트 패턴(191a)은 추후 상기 산화물 반도체층(135)을 노출시키는 제 1 및 제 2 반도체층 콘택홀(미도시)과, 데이터 배선(103)을 노출시키는 데이터 콘택홀(미도시) 그리고 게이트 및 데이터 패드전극(116, 106)을 각각 노출시키는 게이트 및 데이터 패드 콘택홀(미도시)이 형성될 부분에 대응하여 형성되도록 하며, 상기 최외각 공통전극(120)의 측단을 포함하여 제 1 공통패턴(105)의 양끝단을 노출시키는 제 1 및 제 2 콘택홀(미도시)이 형성될 부분에 대응해서는 제 1 및 제 2 포토레지스트 패턴(191a, 191b)이 모두 제거되어 상기 제 3 절연막(140)이 노출되도록 하고, 그 이외의 영역에 대해서는 제 1 포토레지스트 패턴(191a)이 형성되도록 한다.In this case, the second photoresist pattern 191a may include first and second semiconductor layer contact holes (not shown) for exposing the oxide semiconductor layer 135 and data contact holes for exposing the data line 103. Not shown) and a gate and data pad contact hole (not shown) exposing the gate and data pad electrodes 116 and 106, respectively, to correspond to a portion to be formed. The first and second photoresist patterns 191a and 191b are removed to correspond to a portion where the first and second contact holes (not shown) are formed to expose both ends of the first common pattern 105. The third insulating layer 140 is exposed, and the first photoresist pattern 191a is formed in other areas.

다음, 도 7g, 8g, 9g에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 사이로 노출된 상기 제 3 절연막(140)과 그 하부에 위치하는 제 2 절연막(130)과 최외각 공통전극(120)과 제 1 절연막(110)을 순차적으로 식각하여 제거함으로써 각 화소영역(P) 내에 상기 최외각 공통전극(120)의 측단이 노출되며 상기 제 1 공통패턴(105)의 양끝단 상면을 각각 노출시키는 제 1 및 제 2 콘택홀(148, 149)을 형성한다. Next, as illustrated in FIGS. 7G, 8G, and 9G, the third insulating layer 140 exposed between the first and second photoresist patterns 191a and 191b and the second insulating layer 130 disposed below the third insulating layer 140 are disposed. And the outermost common electrode 120 and the first insulating layer 110 are sequentially etched and removed to expose side ends of the outermost common electrode 120 in each pixel region P, and to expose the first common pattern 105. First and second contact holes 148 and 149 are formed to expose the top surfaces of both ends thereof.

다음, 도 7h, 8h, 9h에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 7g, 8g 및 9g의 191b)을 제거함으로써 새롭게 상기 제 3 절연막(140)을 노출시킨다. Next, as shown in FIGS. 7H, 8H, and 9H, ashing is performed to remove the second photoresist pattern (191b of FIGS. 7G, 8G, and 9G) having the second thickness, thereby newly renewing the third insulating film. Expose 140.

이러한 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(191a) 또한 그 두께가 얇아지지만 여전히 상기 제 3 절연막(140) 상에 남아있게 된다.As a result of ashing, the thickness of the first photoresist pattern 191a is also reduced, but still remains on the third insulating layer 140.

다음, 도 7i, 8i, 9i에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(191a) 사이로 노출된 상기 제 3 절연막(140)과 그 하부에 위치하는 제 2 및 제 1 절연막(130, 110)을 순차적으로 선택적으로 식각하여 제거한다. 이때 이러한 식각은 각 절연막(140, 130, 110)을 이루는 재료만을 선택적으로 제거할 수 있는 반응가스를 이용한 건식시각이 되는 것이 특징이다. 상기 반응가스는 상기 산화물 반도체층(135)과 금속물질로 이루어진 구성요소와는 전혀 반응하지 않으므로 이러한 반응가스를 이용한 건식식각 진행에 의해 그 표면이 상기 반응가스에 노출된다 하더라도 산화물 반도체층(135)과 금속물질로 이루어진 구성요소는 식각되거나 또는 표면 손상없이 그 상태를 유지한 채로 남아있게 된다. Next, as illustrated in FIGS. 7I, 8I, and 9I, the third insulating layer 140 exposed between the first photoresist pattern 191a and the second and first insulating layers 130 and 110 disposed below the third insulating layer 140 are disposed. Selectively etch sequentially to remove. At this time, the etching is characterized by a dry time using a reaction gas that can selectively remove only the material constituting the insulating film (140, 130, 110). Since the reaction gas does not react at all with the oxide semiconductor layer 135 and the metal material, the oxide semiconductor layer 135 may be exposed to the reaction gas by dry etching using the reaction gas. Components made of and metallic materials remain etched or left intact without surface damage.

이러한 공정 진행에 의해 함으로써 각 화소영역(P)에는 상기 산화물 반도체층(135)에 대응하여 이를 상면을 노출시키는 제 1 및 제 2 반도체층 콘택홀(142, 144)이 형성되며, 나아가 상기 데이터 배선(103)의 표면을 노출시키는 데이터 콘택홀(146)과, 상기 데이터 패드전극(106)을 노출시키는 데이터 패드 콘택홀(150) 및 게이트 패드전극(116)을 노출시키는 게이트 패드 콘택홀(151)이 형성된다.As a result of this process, first and second semiconductor layer contact holes 142 and 144 are formed in each pixel region P to expose an upper surface of the oxide semiconductor layer 135. The data contact hole 146 exposing the surface of the 103, the data pad contact hole 150 exposing the data pad electrode 106, and the gate pad contact hole 151 exposing the gate pad electrode 116. Is formed.

다음, 도 7j, 8j, 9j에 도시한 바와 같이, 스트립(strip)을 진행하거나 또는 애싱(ashing)을 진행하여 상기 제 3 절연막(140) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 7i, 8i 및 9i의 191a)을 완전히 제거한다. Next, as illustrated in FIGS. 7J, 8J, and 9J, the first photoresist pattern (FIG. 7I, remaining on the third insulating layer 140) may be stripped or ashed. Completely remove 191a) of 8i and 9i.

이후, 도 7k, 8k, 9k에 도시한 바와 같이, 다수의 각 콘택홀(142, 144, 146, 148, 149, 150, 151)이 구비된 제 3 절연막(140) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하거나 또는 몰리티타늄(MoTi)를 증착함으로써 도전성 물질층(미도시)을 형성한다.Subsequently, as illustrated in FIGS. 7K, 8K, and 9K, a transparent conductive material may be disposed on the third insulating layer 140 provided with the plurality of contact holes 142, 144, 146, 148, 149, 150, and 151. A conductive material layer (not shown) is formed by depositing indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) or by depositing molybdenum (MoTi).

다음, 상기 도전성 물질층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭 영역(TrA)에 상기 제 1 반도체층 콘택홀(142)을 통해 상기 산화물 반도체층(135)과 접촉하며 동시에 상기 데이터 콘택홀(146)을 통해 상기 데이터 배선(103)과 접촉하는 소스 전극(154)을 형성하고, 동시에 상기 소스 전극(154)과 이격하여 상기 제 2 반도체층 콘택홀(144)을 통해 상기 산화물 반도체층(135)과 접촉하는 드레인 전극(144)을 형성한다. 이때, 상기 스위칭 영역(TrA)에 순차 적층 형성된 상기 게이트 전극(115)과 제 2 절연막(130)과 산화물 반도체층(135)과 제 3 절연막(140)과 서로 이격하는 소스 및 드레인 전극(154, 156)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.Next, the conductive material layer (not shown) is patterned by performing a mask process to contact the oxide semiconductor layer 135 in the switching region TrA through the first semiconductor layer contact hole 142 and simultaneously the data. A source electrode 154 is formed to contact the data line 103 through a contact hole 146, and is simultaneously spaced apart from the source electrode 154 to pass through the oxide semiconductor through the second semiconductor layer contact hole 144. A drain electrode 144 is formed in contact with the layer 135. In this case, the source and drain electrodes 154, which are spaced apart from the gate electrode 115, the second insulating layer 130, the oxide semiconductor layer 135, and the third insulating layer 140, which are sequentially stacked in the switching region TrA. 156 forms a thin film transistor Tr which is a switching element.

한편, 상기 도전성 물질층(미도시)의 패터닝에 의해 상기 각 화소영역(P)에는 상기 제 1 및 제 2 콘택홀(148, 149)을 통해 상기 제 1 공통패턴(105)과 접촉하는 동시에 상기 최외각 공통전극(120)의 측면과 접촉하며 그 일끝단이 연결되며 일정간격 이격하는 바(bar) 형태를 갖는 다수의 중앙부 공통전극(162)이 형성된다. In the meantime, the pixel region P is contacted with the first common pattern 105 through the first and second contact holes 148 and 149 by patterning the conductive material layer (not shown). A plurality of central common electrodes 162 having a bar shape contacting the outermost side of the common electrode 120 and having one end connected thereto and spaced apart from each other by a predetermined interval are formed.

또한, 동시에 각 화소영역(P) 내부에는 상기 제 3 절연막(140) 상부로 상기 드레인 전극(156)과 연결되며 보조화소패턴(164)이 형성되며, 상기 보조화소패턴(164)에서 분기하여 상기 중앙부 공통전극(162)과 교대하며 바(bar) 형태를 갖는 다수의 화소전극(165)이 형성된다.At the same time, an auxiliary pixel pattern 164 is formed on the third insulating layer 140 and connected to the drain electrode 156, and branches from the auxiliary pixel pattern 164. A plurality of pixel electrodes 165 alternately with the central common electrode 162 and having a bar shape are formed.

이때 상기 보조화소패턴(164)은 상기 최외각 공통전극(120)의 일끝단을 연결시키는 제 1 공통 보조패턴(118)과 중첩하도록 형성됨으로써 이들 두 구성요소가 중첩하는 부분은 스토리지 커패시터(StgC)를 이룬다.In this case, the auxiliary pixel pattern 164 is formed to overlap with the first common auxiliary pattern 118 connecting one end of the outermost common electrode 120 so that the two components overlap with each other and the storage capacitor StgC. To achieve.

그리고, 상기 데이터 패드부(DPA)에는 상기 데이터 패드 콘택홀(150)을 통해 상기 데이터 패드전극(106)과 접촉하는 보조 데이터 패드전극(170)이 형성되며, 게이트 패드부(GPA)에는 상기 게이트 패드 콘택홀(151)을 통해 상기 게이트 패드 전극(116)과 접촉하는 보조 게이트 패드전극(172)이 형성됨으로써 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(101)을 완성한다. In addition, an auxiliary data pad electrode 170 is formed in the data pad part DPA to contact the data pad electrode 106 through the data pad contact hole 150, and the gate is formed in the gate pad part GPA. An auxiliary gate pad electrode 172 is formed to contact the gate pad electrode 116 through a pad contact hole 151 to complete the array substrate 101 for a liquid crystal display device according to an exemplary embodiment of the present invention.

전술한 방법대로 제조된 어레이 기판(101)은 산화물 반도체층(135)을 구비한 박막트랜지스터(Tr) 포함해서 총 5회의 마스크 공정 진행에 의해 완성됨을 알 수 있으며, 종래의 산화물 반도체층(135)의 금속물질의 식각액과의 접촉에 의한 손상 방지를 위해 아일랜드 형상의 에치스토퍼를 구비한 박막트랜지스터를 구성한 어레이 기판의 제조 방법대비 1회의 마스크 공정이 생략될 수 있으므로 공정 단순화 및 제조 비용 절감의 측면에서 월등히 효과적이라 할 수 있다. It can be seen that the array substrate 101 manufactured according to the above-described method is completed by a total of five mask processes including the thin film transistor Tr having the oxide semiconductor layer 135 and the conventional oxide semiconductor layer 135. In order to simplify the process and reduce manufacturing costs, one-time mask process can be omitted compared to the method of manufacturing an array substrate having a thin film transistor having an island-shaped etch stopper to prevent damage caused by contact with an etchant of a metal material. It is much more effective.

101 : 기판 103 : 데이터 배선
110 : 제 1 절연막 115 : 게이트 전극
118 : 제 1 공통 보조패턴 120 : 최외각 공통전극
130 : 제 2 절연막 135 : 산화물 반도체층
140 : 제 3 절연막 142, 144 : 제 1 및 제 2 반도체층 콘택홀
146 : 데이터 콘택홀 154 : 소스 전극
156 : 드레인 전극 162 : 중앙부 공통전극
StgC : 스토리지 커패시터 Tr : 박막트랜지스터
TrA : 스위칭 영역 101: substrate 103: data wiring
110: first insulating film 115: gate electrode
118: first common auxiliary pattern 120: outermost common electrode
130: second insulating film 135: oxide semiconductor layer
140: third insulating layer 142, 144: first and second semiconductor layer contact holes
146: data contact hole 154: source electrode
156: drain electrode 162: central common electrode
StgC: Storage Capacitor Tr: Thin Film Transistor
TrA: switching area

Claims (11)

화소영역이 정의된 기판 상에 일방향으로 연장하며 형성된 데이터 배선과, 상기 데이터 배선과 이격하여 상기 화소영역의 중앙부에 형성된 제 1 공통패턴과;
상기 데이터 배선과 제 1 공통패턴 위로 전면에 형성된 제 1 절연막과;
상기 제 1 절연막 위로 상기 데이터 배선과 교차하여 상기 화소영역의 경계에 형성된 게이트 배선과 상기 게이트 배선과 연결되며 형성된 게이트 전극과;
상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 제 2 절연막과;
상기 제 2 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과;
상기 산화물 반도체층 위로 전면에 형성된 제 3 절연막과;
상기 제 3 절연막 위로 상기 데이터 배선 및 상기 산화물 반도체층과 동시에 접촉하며 형성된 소스 전극과, 상기 소스 전극과 이격하며 형성된 드레인 전극과;
상기 제 3 절연막 위로 상기 제 1 공통패턴과 접촉하며 상기 화소영역 내에 형성된 다수의 중앙부 공통전극과, 상기 드레인 전극과 연결되며 상기 다수의 중앙부 공통전극과 교대하며 형성된 다수의 화소전극
을 포함하는 액정표시장치용 어레이 기판.
A data line formed extending in one direction on the substrate on which the pixel area is defined, and a first common pattern formed at a center portion of the pixel area spaced apart from the data line;
A first insulating film formed on an entire surface of the data line and a first common pattern;
A gate line formed on a boundary of the pixel region crossing the data line and crossing the data line, and a gate electrode formed to be connected to the gate line;
A second insulating film formed on an entire surface of the gate wiring and the gate electrode;
An oxide semiconductor layer formed on the second insulating layer to correspond to the gate electrode;
A third insulating film formed on the entire surface of the oxide semiconductor layer;
A source electrode formed on and in contact with the data line and the oxide semiconductor layer simultaneously over the third insulating film, and a drain electrode formed to be spaced apart from the source electrode;
A plurality of center common electrodes formed on the third insulating layer in contact with the first common pattern and formed in the pixel region, and a plurality of pixel electrodes connected to the drain electrodes and alternately formed with the plurality of central common electrodes;
Array substrate for a liquid crystal display device comprising a.
제 1 항에 있어서,
상기 제 1 절연막 상부에는 상기 게이트 배선을 이루는 동일한 물질로 각 화소영역별로 상기 데이터 배선과 인접하여 이와 나란하게 배치되는 최외각 공통전극이 형성된 것이 특징인 액정표시장치용 어레이 기판.
The method of claim 1,
And an outermost common electrode formed on the first insulating layer, the outermost common electrode being disposed adjacent to the data line in parallel with the data line by the same material forming the gate line.
제 2 항에 있어서,
상기 최외각 공통전극은 상기 제 1 공통패턴의 양 끝단과 중첩하며 형성되며, 상기 중앙부 공통전극은 상기 제 1 공통패턴과 더불어 상기 최외각 공통전극과 동시에 접촉하며 형성된 것이 특징인 액정표시장치용 어레이 기판.
The method of claim 2,
Wherein the outermost common electrode overlaps both ends of the first common pattern, and the central common electrode is formed in contact with the outermost common electrode together with the first common pattern. Board.
제 3 항에 있어서,
상기 제 3 절연막에는 상기 산화물 반도체층 상면을 각각 노출시키며 이격하는 제 1 및 제 2 반도체층 콘택홀이 구비되며, 상기 소스 및 드레인 전극은 상기 제 1 및 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 접촉하며,
상기 제 3 절연막과 제 2 절연막 및 제 1 절연막에는 상기 최외각 공통전극을 관통하여 그 측면을 노출시키며 동시에 상기 제 1 공통패턴의 양 끝단 상면을 각각 노출시키는 제 1 및 제 2 콘택홀이 구비되며, 상기 중앙부 공통전극은 상기 제 1 및 제 2 콘택홀을 통해 상기 최외각 공통전극 및 제 1 공통패턴과 동시에 접촉하며,
상기 제 3 절연막과 제 2 절연막 및 제 1 절연막에는 상기 데이터 배선의 상면을 노출시키는 데이터 콘택홀이 구비되며 상기 소스 전극은 상기 데이터 콘택홀을 통해 상기 데이터 배선과 접촉하는 것이 특징인 액정표시장치용 어레이 기판.
The method of claim 3, wherein
The third insulating layer may include first and second semiconductor layer contact holes exposing and spaced apart from the top surface of the oxide semiconductor layer, respectively, and the source and drain electrodes may be connected to the oxide semiconductor layer through the first and second semiconductor layer contact holes. In contact with
The third insulating film, the second insulating film and the first insulating film are provided with first and second contact holes penetrating the outermost common electrode and exposing side surfaces thereof and simultaneously exposing upper surfaces of both ends of the first common pattern. The central common electrode contacts the outermost common electrode and the first common pattern at the same time through the first and second contact holes.
The third insulating film, the second insulating film, and the first insulating film are provided with a data contact hole exposing an upper surface of the data line, and the source electrode is in contact with the data line through the data contact hole. Array substrate.
제 3 항에 있어서,
상기 제 1 절연막 상부에는 상기 최외각 공통전극의 양끝단을 연결시키는 제 1 공통 보조패턴이 구비되며,
상기 제 3 절연막 상부에는 상기 드레인 전극과 연결되며 상기 다수의 화소전극의 일 끝단을 연결시키는 보조화소패턴이 구비되며,
상기 제 1 공통 보조패턴과 상기 보조화소패턴은 상기 제 2 및 제 3 절연막을 사이에 두고 서로 중첩 형성됨으로써 스토리지 커패시터를 이루는 것이 특징인 액정표시장치용 어레이 기판.
The method of claim 3, wherein
A first common auxiliary pattern is formed on the first insulating layer to connect both ends of the outermost common electrode.
An auxiliary pixel pattern is provided on the third insulating layer to connect one end of the plurality of pixel electrodes to the drain electrode.
And the first common auxiliary pattern and the auxiliary pixel pattern overlap each other with the second and third insulating layers interposed therebetween to form a storage capacitor.
제 3 항에 있어서,
상기 데이터 배선과 상기 다수의 화소전극과 최외각 및 중앙부 공통전극은 상기 각 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 이룸으로써 각 화소영역이 이중 도메인을 이루는 것이 특징인 액정표시장치용 어레이 기판.
The method of claim 3, wherein
The data line, the plurality of pixel electrodes, the outermost part, and the central common electrode form a symmetrically bent structure with respect to the center of each pixel area, so that each pixel area forms a double domain. Board.
화소영역이 정의된 기판 상에 일방향으로 연장하는 데이터 배선과, 상기 데이터 배선과 이격하여 상기 화소영역의 중앙부에 제 1 공통패턴을 형성하는 단계와;
상기 데이터 배선과 제 1 공통패턴 위로 전면에 제 1 절연막을 형성하는 단계와;
상기 제 1 절연막 위로 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하고, 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와;
상기 게이트 배선 및 게이트 전극 위로 제 2 절연막을 형성하는 단계와;
상기 제 2 절연막 위로 상기 게이트 전극에 대응하여 아일랜드 형태로 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층 위로 제 3 절연막을 형성하는 단계와;
상기 제 3 절연막 위로 상기 데이터 배선 및 상기 산화물 반도체층과 동시에 접촉하는 소스 전극과, 상기 소스 전극과 이격하는 드레인 전극을 형성하고, 동시에 상기 화소영역 내에 상기 제 1 공통패턴과 접촉하는 다수의 중앙부 공통전극과, 상기 드레인 전극과 연결되며 상기 다수의 중앙부 공통전극과 교대하는 다수의 화소전극을 형성하는 단계
를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
Forming a first common pattern in a central portion of the pixel area, the data line extending in one direction on the substrate on which the pixel area is defined, and spaced apart from the data line;
Forming a first insulating film over the data line and the first common pattern;
Forming a gate line crossing the data line on a boundary of the pixel region over the first insulating layer, and forming a gate electrode connected to the gate line;
Forming a second insulating film over the gate wiring and the gate electrode;
Forming an oxide semiconductor layer in an island shape on the second insulating layer to correspond to the gate electrode;
Forming a third insulating film over the oxide semiconductor layer;
A plurality of center parts are formed on the third insulating layer to simultaneously form a source electrode in contact with the data line and the oxide semiconductor layer and a drain electrode spaced apart from the source electrode, and simultaneously contact the first common pattern in the pixel area. Forming a plurality of pixel electrodes connected to the electrodes and the drain electrodes and alternate with the plurality of central common electrodes;
Method of manufacturing an array substrate for a liquid crystal display device comprising a.
제 7 항에 있어서,
상기 게이트 배선과 게이트 전극을 형성하는 단계는, 상기 게이트 배선을 이루는 동일한 물질로 상기 화소영역 내부에 상기 데이터 배선과 인접하여 나란하게 배치되는 최외각 공통전극을 상기 제 1 공통패턴의 양 끝단과 각각 중첩하도록 형성하고 동시에 상기 최외각 공통전극의 일 끝단을 연결시키는 제 1 공통 보조패턴을 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
The method of claim 7, wherein
The forming of the gate line and the gate electrode may include an outermost common electrode disposed in parallel with the data line in the pixel area, the same material forming the gate line, with both ends of the first common pattern, respectively. And a first common auxiliary pattern formed to overlap each other and simultaneously connecting one end of the outermost common electrode.
제 8 항에 있어서,
상기 소스 전극 및 드레인 전극과 중앙부 공통전극 및 화소전극을 형성하는 단계는,
상기 제 3 절연막 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 사이로 노출된 상기 제 3 절연막과 그 하부에 위치하는 상기 제 2 절연막과 최외각 공통전극 및 제 1 절연막을 순차적으로 식각함으로써 상기 제 1 공통패턴의 양 끝단 상면을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계와;
애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하여 상기 제 3 절연막을 노출시키는 단계와;
상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 제 3 절연막을 제거함으로써 상기 산화물 반도체층 상면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀을 형성하며, 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 제 3 절연막과 더불어 그 하부에 위치하는 제 2 및 제 1 절연막을 제거함으로써 상기 데이터 배선의 상면을 노출시키는 데이터 콘택홀을 형성하는 단계와;
상기 제 1 포토레지스트 패턴을 제거하는 단계와;
상기 제 1 및 제 2 콘택홀과 제 1 및 제 2 반도체층 콘택홀과 데이터 콘택홀이 구비된 상기 제 3 절연층 위로 도전성 물질층을 형성하고 패터닝하여 상기 데이터 콘택홀과 제 1 반도체층 콘택홀을 통해 상기 데이터 배선과 산화물 반도체층과 동시에 접촉하는 상기 소스 전극과 상기 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 접촉하는 상기 드레인 전극을 형성하고, 동시에 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 공통패턴의 상면과 상기 최외각 공통전극의 측단과 접촉하는 다수의 공통전극을 형성하고, 상기 드레인 전극과 연결되는 상기 다수의 화소전극을 형성하는 단계
를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
The method of claim 8,
Forming the source electrode and the drain electrode and the central common electrode and the pixel electrode,
Forming a first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness thinner than the first thickness over the third insulating film;
Upper surfaces of both ends of the first common pattern may be sequentially etched by sequentially etching the third insulating layer exposed between the first and second photoresist patterns, the second insulating layer positioned below the second insulating layer, the outermost common electrode, and the first insulating layer. Forming first and second contact holes each exposed;
Performing ashing to remove the second photoresist pattern to expose the third insulating film;
Removing the third insulating layer exposed by removing the second photoresist pattern to form first and second semiconductor layer contact holes exposing the top surface of the oxide semiconductor layer, respectively, and exposing by removing the second photoresist pattern. Forming a data contact hole exposing an upper surface of the data line by removing the second and first insulating layers disposed below the third insulating layer;
Removing the first photoresist pattern;
The data contact hole and the first semiconductor layer contact hole are formed by forming and patterning a conductive material layer on the third insulating layer including the first and second contact holes, the first and second semiconductor layer contact holes, and the data contact hole. Through the source electrode and the second semiconductor layer contact hole to simultaneously contact the data line and the oxide semiconductor layer, and to form the drain electrode to contact the oxide semiconductor layer, and simultaneously the first and second contact holes. Forming a plurality of common electrodes in contact with an upper surface of the first common pattern and side ends of the outermost common electrode, and forming the plurality of pixel electrodes connected to the drain electrodes
Method of manufacturing an array substrate for a liquid crystal display device comprising a.
제 9 항에 있어서,
상기 소스 전극 및 드레인 전극과 중앙부 공통전극 및 화소전극을 형성하는 단계는,
상기 제 3 절연막 상부에 상기 드레인 전극과 연결되며 상기 다수의 화소전극의 일 끝단을 연결시키는 보조화소패턴을 형성하는 것을 포함하며,
상기 제 1 공통 보조패턴과 상기 보조화소패턴은 상기 제 2 및 제 3 절연막을 사이에 두고 서로 중첩하도록 형성함으로서 스토리지 커패시터를 이루도록 하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
The method of claim 9,
Forming the source electrode and the drain electrode and the central common electrode and the pixel electrode,
Forming an auxiliary pixel pattern connected to the drain electrode on the third insulating layer and connecting one end of the plurality of pixel electrodes;
And forming the storage capacitor by forming the first common auxiliary pattern and the auxiliary pixel pattern so as to overlap each other with the second and third insulating layers interposed therebetween.
제 7 항에 있어서,
상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착 또는 도포하여 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.The method of claim 7, wherein
The oxide semiconductor layer is formed by depositing or applying any one of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), zinc indium oxide (ZIO).
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