KR101961724B1 - Array substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 상에 위치하며 상기 게이트 배선과 교차하고 상기 소스 전극으로부터 연장되는 데이터 배선과; 상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층과; 상기 드레인 전극에 연결되는 화소전극을 포함하고, 상기 소스 전극 및 드레인 전극 각각은 구리, 구리 합금, 몰리브덴 및 몰리브덴 합금 중 어느 하나로 이루어지는 하부층과, 상기 하부층의 상부면 및 측면을 덮고 니켈 또는 금으로 이루어지는 상부층을 포함하는 것을 특징으로 하는 어레이 기판을 제공한다. The present invention provides a semiconductor device comprising: a gate wiring; A gate electrode connected to the gate wiring; A gate insulating film covering the gate wiring and the gate electrode; A source electrode and a drain electrode located on the gate insulating film and spaced apart from each other corresponding to the gate electrode; A data line disposed on the gate insulating film and intersecting the gate line and extending from the source electrode; An oxide semiconductor layer located on the source electrode and the drain electrode corresponding to the gate electrode; And a pixel electrode connected to the drain electrode, wherein each of the source electrode and the drain electrode comprises a lower layer made of one of copper, a copper alloy, a molybdenum and a molybdenum alloy, and a lower layer made of nickel or gold And an upper layer.

Description

어레이 기판 및 이의 제조방법 {Array substrate and method of fabricating the same}[0001] The present invention relates to an array substrate and a manufacturing method thereof,

본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 이용하고 게이트 전극과 소스 전극 간의 중첩에 기인하는 기생용량을 줄임으로써 박막트랜지스터의 특성을 향상시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
The present invention relates to an array substrate, and more particularly, to an array substrate capable of improving the characteristics of a thin film transistor by using an oxide semiconductor layer excellent in stability of a device characteristic and reducing a parasitic capacitance caused by overlapping between a gate electrode and a source electrode, ≪ / RTI >

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다. Recently, the display field for processing and displaying a large amount of information has been rapidly developed as society has entered into a full-fledged information age. Recently, flat panel display devices having excellent performance such as thinning, light weight, and low power consumption have been developed A liquid crystal display or an organic electroluminescent device has been developed to replace a conventional cathode ray tube (CRT).

예를 들어, 액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 주목받고 있다. For example, among liquid crystal display devices, an active matrix type liquid crystal display device including an array substrate having a thin film transistor, which is a switching device capable of controlling voltage on and off for each pixel, Resolution and video-embedding capability.

이러한 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.　 유기전계발광소자에서는 스위칭 소자 외에 구동 소자가 구성된다.In such a liquid crystal display device, an array substrate including a thin film transistor, which is a switching element, is essentially constituted in order to turn on / off each pixel region. In the organic electroluminescent device, a driving element is constituted in addition to the switching element.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.　 1 is a cross-sectional view of a portion of a conventional array substrate constituting a liquid crystal display device in which one pixel region is cut including a thin film transistor.

도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. As shown in the figure, in the switching region TrA in a plurality of pixel regions P in which a plurality of gate lines (not shown) and a plurality of data lines 33 are defined in the array substrate 11, gate electrodes 15 are formed. A gate insulating layer 18 is formed on the entire surface of the gate electrode 15 and sequentially formed thereon an active layer 22 of pure amorphous silicon and an ohmic contact layer 26 of impurity amorphous silicon. (28) are formed.

또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다. A source electrode 36 and a drain electrode 38 are formed on the ohmic contact layer 26 to correspond to the gate electrode 15. The gate electrode 15, the gate insulating film 18, the semiconductor layer 28, and the source and drain electrodes 36 and 38, which are sequentially stacked in the switching region TrA, constitute a thin film transistor Tr.

또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다. A protective layer 42 is formed on the entire surface of the source and drain electrodes 36 and 38 and the exposed active layer 22 and includes a drain contact hole 45 exposing the drain electrode 38 And a pixel electrode 50 is formed on the passivation layer 42 and is independent of each pixel region P and is in contact with the drain electrode 38 through the drain contact hole 45. At this time, a semiconductor pattern 29 having a double layer structure of a first pattern 27 and a second pattern 23 is formed under the data line 33 with the same material forming the ohmic contact layer 26 and the active layer 22 Is formed.

전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다. The active layer 22 of pure amorphous silicon is formed on the upper side of the semiconductor layer 28 of the thin film transistor Tr constituting the switching region TrA in the conventional array substrate 11 having the above- The first thickness t1 of the portion where the ohmic contact layer 26 is formed and the second thickness t2 of the exposed portion where the ohmic contact layer 26 is removed are differently formed. The difference in thickness (t1? T2) of the active layer 22 is due to the manufacturing method, and the difference in thickness (t1? T2) of the active layer 22, more precisely the source and drain And the thickness of the exposed portion between the electrodes is reduced, thereby deteriorating the characteristics of the thin film transistor Tr.

따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하는 박막트랜지스터가 개발되었다. Therefore, recently, as shown in Fig. 2 (sectional view of one pixel region of an array substrate including a conventional thin film transistor having an oxide semiconductor layer), a thin film using an oxide semiconductor material without requiring an ohmic contact layer Transistors have been developed.

산화물 반도체 물질을 이용한 박막트랜지스터(Tr)는 게이트 전극(73)과, 게이트 절연막(75)과, 산화물 반도체층(77)과, 소스 전극(81) 및 드레인 전극(83)을 포함하여 이루어진다. 또한, 상기 드레인 전극(83)과 연결되는 화소전극(89)이 구비되며, 상기 드레인 전극(83)과 상기 화소전극(89) 사이에는 보호층(85)이 형성될 수 있다.The thin film transistor Tr using the oxide semiconductor material includes a gate electrode 73, a gate insulating film 75, an oxide semiconductor layer 77, a source electrode 81 and a drain electrode 83. In addition, a pixel electrode 89 connected to the drain electrode 83 may be provided, and a passivation layer 85 may be formed between the drain electrode 83 and the pixel electrode 89.

이러한 산화물 반도체층(77)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다. Since the oxide semiconductor layer 77 does not need to form an ohmic contact layer, the oxide semiconductor layer 77 may be formed on the oxide semiconductor layer 77 in order to form a spaced apart ohmic contact layer made of impurity amorphous silicon, which is similar in material to an array substrate having a semiconductor layer made of a conventional amorphous silicon It is not necessary to be exposed to the progressive dry etching, so that deterioration of the characteristics of the thin film transistor Tr can be prevented.

하지만, 이러한 산화물 반도체층(77)은 소스 전극(81) 및 드레인 전극(83)을 형성하기 위한 금속층의 패터닝에 이용되는 식각액에 노출되는 경우, 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 의해 손상됨으로써 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다. However, when the oxide semiconductor layer 77 is exposed to the etchant used for patterning the metal layer for forming the source electrode 81 and the drain electrode 83, the oxide semiconductor layer 77 is etched and removed without the selective ratio with respect to the metal layer, The characteristics of the thin film transistor Tr can be affected.

따라서, 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되는 것을 방지하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 에치스토퍼(79)를 형성한다. Therefore, when patterning for forming the source and drain electrodes 81 and 83, the oxide semiconductor layer 77 located under the oxide semiconductor layer 77 is exposed to the etching solution reacting with the metal material forming the source and drain electrodes 81 and 83 The etch stopper 79 is formed corresponding to the central portion of the oxide semiconductor layer 77. [

하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 종래의 어레이 기판(71)을 제조하기 위해서는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가로 필요하게 된다. However, in order to manufacture the conventional array substrate 71 including the oxide semiconductor layer 77 and the thin film transistor Tr having the etch stopper 79 on the oxide semiconductor layer 77, An additional mask masking process is required.

마스크 공정은 포토레지스트의 도포 공정, 노광 마스크를 이용한 노광 공정, 노광된 포토레지스트의 현상 공정, 식각 공정 및 스트립 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생산성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.　 Since the mask process is performed including a coating process of a photoresist, an exposure process using an exposure mask, a development process of an exposed photoresist, an etching process, and a strip process, the process is complicated and many chemical solutions are used. The longer the manufacturing time is, the higher the productivity per unit time, the higher the occurrence frequency of defects, and the higher the manufacturing cost.

그리고, 에치스토퍼(79)를 외곽에 위치하는 산화물 반도체층(77)이 소스 및 드레인 전극(81, 83) 패터닝을 위한 식각액에 노출되는 것을 방지하기 위해 소스 및 드레인 전극(81, 83)을 에치스토퍼(79)와 중첩하도록 형성해야 하므로 소스 및 드레인 전극(81, 83)과 게이트 전극(73) 간의 중첩 면적이 증가하여 기생용량(Cgs)이 증가하게 되어 박막트랜지스터(Tr)의 특성에 악영향을 주고 있는 실정이다.　　The source and drain electrodes 81 and 83 are etched to prevent the oxide semiconductor layer 77 located outside the etch stopper 79 from being exposed to the etchant for patterning the source and drain electrodes 81 and 83 The overlapping area between the source and drain electrodes 81 and 83 and the gate electrode 73 increases and the parasitic capacitance Cgs increases to adversely affect the characteristics of the thin film transistor Tr It is the present situation.

또한, 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)을 제조 시에 에치스토퍼(79) 공정 마진과 에치스토퍼(79), 산화물 반도체층(77), 소스 및 드레인 전극(81, 83)간의 패터닝 시 노광 미스 얼라인 마진을 고려해야 하기 때문에 박막트랜지스터(Tr)의 채널 길이가 증가하고 있다. 이에 따라 박막트랜지스터(Tr)의 크기가 증가하고 개구율이 저하되는 문제가 발생한다.
The conventional array substrate 71 provided with the oxide semiconductor layer 77 and the etch stopper 79 can be manufactured by using the etch stopper 79 process margin and the etch stopper 79, And the drain misalignment margin in patterning between the drain electrodes 81 and 83, the channel length of the thin film transistor Tr is increasing. As a result, the size of the thin film transistor Tr increases and the aperture ratio decreases.

본 발명은 산화물 반도체 물질을 이용하여 형성되는 박막트랜지스터에 있어서, 산화물 반도체층의 손상 방지를 위해 형성되는 에치스토퍼에 의한 마스크 공정 증가 문제를 방지하고자 한다.The present invention relates to a thin film transistor formed using an oxide semiconductor material to prevent an increase in mask process due to an etch stopper formed for preventing damage to an oxide semiconductor layer.

또한, 에치스토퍼에 의한 채널 길이 증가 및 기생 용량 증가에 의한 박막트랜지스터의 특성 저하 및 개구율 저하의 문제를 방지하고자 한다.
It is also intended to prevent the problem of deterioration of the characteristics of the thin film transistor and lowering of the aperture ratio due to an increase in channel length and an increase in parasitic capacitance caused by the etch stopper.

위와 같은 과제의 해결을 위해, 본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 상에 위치하며 상기 게이트 배선과 교차하고 상기 소스 전극으로부터 연장되는 데이터 배선과; 상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층과; 상기 드레인 전극에 연결되는 화소전극을 포함하고, 상기 소스 전극 및 드레인 전극 각각은 구리, 구리 합금, 몰리브덴 및 몰리브덴 합금 중 어느 하나로 이루어지는 하부층과, 상기 하부층의 상부면 및 측면을 덮고 니켈 또는 금으로 이루어지는 상부층을 포함하는 것을 특징으로 하는 어레이 기판을 제공한다.In order to solve the above problems, the present invention provides a semiconductor device comprising: a gate wiring; A gate electrode connected to the gate wiring; A gate insulating film covering the gate wiring and the gate electrode; A source electrode and a drain electrode located on the gate insulating film and spaced apart from each other corresponding to the gate electrode; A data line disposed on the gate insulating film and intersecting the gate line and extending from the source electrode; An oxide semiconductor layer located on the source electrode and the drain electrode corresponding to the gate electrode; And a pixel electrode connected to the drain electrode, wherein each of the source electrode and the drain electrode comprises a lower layer made of one of copper, a copper alloy, a molybdenum and a molybdenum alloy, and a lower layer made of nickel or gold And an upper layer.

본 발명의 어레이 기판에 있어, 상기 데이터 배선은 구리, 구리 합금, 몰리브덴 및 몰리브덴 합금 중 어느 하나로 이루어지는 하부층과, 상기 하부층의 상부면 및 측면을 덮고 니켈 또는 금으로 이루어지는 상부층을 포함하는 것을 특징으로 한다.In the array substrate of the present invention, the data wiring may include a lower layer made of one of copper, a copper alloy, a molybdenum and a molybdenum alloy, and an upper layer covering nickel and gold on an upper surface and a side surface of the lower layer .

본 발명의 어레이 기판에 있어, 상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 한다.In the array substrate of the present invention, the oxide semiconductor layer may include indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO) (Zinc-indium-oxide, ZIO).

본 발명의 어레이 기판에 있어, 상기 산화물 반도체층을 덮으며 상기 드레인 전극을 노출하는 드레인 콘택홀을 갖는 보호층을 포함하고, 상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 한다.
In the array substrate of the present invention, a protective layer having a drain contact hole that covers the oxide semiconductor layer and exposes the drain electrode, the pixel electrode is located on the protective layer, Drain electrode.

다른 관점에서, 본 발명은 게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 제 1 금속물질을 증착하고 마스크 공정을 진행하여 데이터 배선 하부층, 소스 전극 하부층 및 드레인 전극 하부층을 형성하는 단계와; 상기 데이터 배선 하부층, 상기 소스 전극 하부층 및 상기 드레인 전극 하부층에 대하여 도금 공정을 진행하여 니켈 또는 금으로 이루어지며 상기 데이터 배선 하부층, 상기 소스 전극 하부층 및 상기 드레인 전극 하부층 각각을 덮는 데이터 배선 상부층, 소스 전극 상부층 및 드레인 전극 상부층을 형성하는 단계와; 상기 소스 전극 상부층 및 상기 드레이 전극 상부층 상에 산화물 반도체층을 형성하는 단계와; 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.In another aspect, the present invention provides a method of manufacturing a semiconductor device, comprising: forming a gate wiring and a gate electrode connected to the gate wiring; Forming a gate insulating film covering the gate wiring and the gate electrode; Depositing a first metal material on the gate insulating layer and performing a mask process to form a data wiring lower layer, a source electrode lower layer, and a drain electrode lower layer; The data wiring lower layer, the source electrode lower layer, and the drain electrode lower layer, and the data wiring upper layer, the source wiring lower layer, the source electrode upper layer, and the drain electrode lower layer, Forming an upper layer and a drain electrode upper layer; Forming an oxide semiconductor layer on the source electrode upper layer and the drain electrode upper layer; And forming a pixel electrode connected to the drain electrode.

본 발명의 어레이 기판의 제조 방법에 있어, 상기 도금 공정은 촉매 흡착 공정을 포함하는 것을 특징으로 한다.In the method of manufacturing an array substrate of the present invention, the plating process includes a catalyst adsorption process.

본 발명의 어레이 기판에 있어, 상기 촉매 흡착 공정 전에 세정 공정을 포함하는 것을 특징으로 한다.In the array substrate of the present invention, a cleaning step is included before the catalyst adsorption step.

본 발명의 어레이 기판에 있어, 상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 한다.In the array substrate of the present invention, the oxide semiconductor layer may include indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO) (Zinc-indium-oxide, ZIO).

본 발명의 어레이 기판에 있어, 상기 산화물 반도체층을 덮으며 상기 드레인 전극을 노출하는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하고, 상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 한다.
In the array substrate of the present invention, a step of forming a protective layer covering the oxide semiconductor layer and having a drain contact hole exposing the drain electrode, wherein the pixel electrode is located on the protective layer, And is connected to the drain electrode through a hole.

본 발명은 산화물 반도체층을 이용하면서 에치스토퍼를 필요로 하지 않기 때문에, 마스크 공정의 증가를 방지할 수 있다. 따라서, 제조 공정이 단순해지고 제조 원가를 절감할 수 있다.Since the present invention does not require an etch stopper while using the oxide semiconductor layer, it is possible to prevent an increase in the mask process. Therefore, the manufacturing process can be simplified and the manufacturing cost can be reduced.

또한, 종래 에치스토퍼를 포함하는 구조에서 발생하는 채널 길이의 증가 및 기생 용량의 증가 문제를 방지함으로써, 박막트랜지스터의 특성 저하와 기생용량에 기인한 수직 크로스 토크와 잔상을 억제하여 화상 품질을 향상시키는 효과가 있으며 개구율 저하를 방지할 수 있다.Further, by preventing the increase of the channel length and the increase of the parasitic capacitance occurring in the structure including the conventional etch stopper, it is possible to suppress the vertical crosstalk and the residual image due to the characteristic deterioration of the thin film transistor and the parasitic capacitance, And it is possible to prevent a decrease in the aperture ratio.

또한, 데이터 배선과 소스 전극 및 드레인 전극을 저저항 금속물질인 구리로 형성하고 니켈을 도금함으로써 산화물 반도체층이 저저항 금속물질이 아닌 니켈과 접촉하도록 함으로써, 산화물 반도체층과 저저항 금속물질의 접촉에 의한 접촉 저항 증가 문제를 방지할 수 있다.Further, the data wiring, the source electrode, and the drain electrode are formed of copper, which is a low-resistance metal material, and nickel is plated, so that the oxide semiconductor layer is in contact with nickel rather than low resistance metal material. It is possible to prevent the problem of increased contact resistance caused by the contact.

또한, 산화물 반도체층과의 접촉 특성이 좋은 몰리브덴으로 데이터 배선과 소스 전극 및 드레인 전극을 형성하는 경우 몰리브덴층의 에지 테이퍼를 니켈 도금에 의해 완만하게 함으로써, 몰리브덴층의 에지 테이퍼에 의한 산화물 반도체층의 단선 문제를 방지할 수 있다.
Further, in the case of forming the data line, the source electrode and the drain electrode with molybdenum having good contact properties with the oxide semiconductor layer, by making the edge taper of the molybdenum layer gentle by nickel plating, the edge of the oxide semiconductor layer The disconnection problem can be prevented.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판일부의 단면도.
도 4는 도 3의 A 부분에 대한 확대 단면도.
도 5는 본 발명의 제 2 실시예에 따른 에레이 기판 일부의 단면도.
도 6a 내지 도 6f는 도 5에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a conventional array substrate constituting a liquid crystal display device, in which one pixel region is cut including a thin film transistor; Fig.
2 is a cross-sectional view of a pixel region of an array substrate including a conventional thin film transistor having an oxide semiconductor layer.
3 is a cross-sectional view of a portion of an array substrate according to a first embodiment of the present invention;
4 is an enlarged cross-sectional view of part A of Fig. 3;
5 is a cross-sectional view of a portion of an array substrate according to a second embodiment of the present invention.
6A to 6F are cross-sectional views showing a manufacturing process of the array substrate shown in FIG. 5;

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다. Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

도 3은 본 발명의 제 1 실시예에 따른 어레이 기판일부의 단면도이다.3 is a cross-sectional view of a part of an array substrate according to the first embodiment of the present invention.

도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판은 기판(110)과, 상기 기판(110) 상에 형성되는 게이트 배선(미도시)과, 데이터 배선(120)과, 박막트랜지스터(Tr) 및 화소전극(150)을 포함한다.As shown, the array substrate according to the first embodiment of the present invention includes a substrate 110, a gate wiring (not shown) formed on the substrate 110, a data wiring 120, a thin film transistor Tr and a pixel electrode 150 are formed.

상기 게이트 배선과 상기 데이터 배선(120)은 서로 교차하여 화소영역(P)을 정의하며, 상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선(120)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다. The gate line and the data line 120 intersect with each other to define a pixel region P and the thin film transistor Tr is connected to the gate line and the data line 120, And is located in the switching region TrA.

상기 박막트랜지스터(Tr)는 상기 기판(110) 상의 게이트 전극(112)과, 상기 게이트 전극(112)을 덮는 게이트 절연막(114)과, 상기 게이트 절연막(114) 상에서 서로 이격하는 소스 전극(122) 및 드레인 전극(124)과, 상기 소스 및 드레인 전극(122, 124) 상에서 상기 게이트 전극(112)과 중첩하는 산화물 반도체층(130)으로 이루어진다. 이때, 상기 게이트 전극(112)은 상기 게이트 배선에 연결되고, 상기 소스 전극(122)은 상기 데이터 배선(120)에 연결된다. 상기 게이트 전극(112)은 상기 게이트 배선에 연결되고, 상기 소스 전극(122)은 상기 데이터 배선(120)에 연결된다. 상기 산화물 반도체층(130)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질로 이루어진다.The thin film transistor Tr includes a gate electrode 112 on the substrate 110, a gate insulating film 114 covering the gate electrode 112, a source electrode 122 spaced from the gate insulating film 114 on the gate insulating film 114, And a drain electrode 124 and an oxide semiconductor layer 130 overlapping the gate electrode 112 on the source and drain electrodes 122 and 124. At this time, the gate electrode 112 is connected to the gate wiring, and the source electrode 122 is connected to the data wiring 120. The gate electrode 112 is connected to the gate line, and the source electrode 122 is connected to the data line 120. The oxide semiconductor layer 130 may be formed of indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO), or zinc- indium-oxide, ZIO).

상기 박막트랜지스터(Tr)를 덮으며 보호층(140)이 형성된다. 상기 보호층(140)은 상기 박막트랜지스터(Tr)의 드레인 전극(124)을 노출시키는 드레인 콘택홀(142)을 갖는다.A protective layer 140 is formed to cover the thin film transistor Tr. The passivation layer 140 has a drain contact hole 142 exposing the drain electrode 124 of the thin film transistor Tr.

상기 보호층(140) 상에는 판 형상의 화소전극(150)이 형성된다. 상기 화소전극(150)은 상기 드레인 콘택홀(142)을 통해 상기 드레인 전극(124)에 연결된다. 상기 화소전극(150)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어질 수 있다.A plate-shaped pixel electrode 150 is formed on the passivation layer 140. The pixel electrode 150 is connected to the drain electrode 124 through the drain contact hole 142. The pixel electrode 150 may be formed of a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

도 3에서 판 형상의 화소전극(150)이 화소영역(P)에 형성되는 것을 보이고 있다. 그러나, 바 형상의 화소전극과 공통전극이 서로 교대로 형성되는 횡전계형 어레이 기판이 될 수도 있다.In FIG. 3, a plate-shaped pixel electrode 150 is formed in the pixel region P. FIG. However, it may be a transverse electric field type array substrate in which the bar-shaped pixel electrode and the common electrode are alternately formed.

이러한 구조의 어레이 기판에서는, 산화물 반도체 물질을 이용하기 때문에 박막트랜지스터(Tr)의 특성이 향상시키고 소스 전극(124) 및 드레인 전극(126)의 패턴 후에 산화물 반도체층(130)이 형성되기 때문에 에치스토퍼 없이도 산화물 반도체층(130)의 손상을 방지할 수 있다. 따라서, 에치스토퍼에 의한 마스크 공정 수의 증가, 채널 길이의 증가 및 기생 용량 증가의 문제를 방지할 수 있다.In the array substrate having such a structure, since the oxide semiconductor material is used, the characteristics of the thin film transistor Tr are improved and the oxide semiconductor layer 130 is formed after the pattern of the source electrode 124 and the drain electrode 126. Therefore, It is possible to prevent the oxide semiconductor layer 130 from being damaged. Therefore, it is possible to prevent an increase in the number of mask processes by the etch stopper, an increase in channel length, and an increase in parasitic capacitance.

이때, 상기 소스 전극(122) 및 상기 드레인 전극(124)은 산화물 반도체층(130)과의 접촉 특성 향상을 위해 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성될 수 있다. 그러나, 소스 전극(122) 및 드레인 전극(124)을 몰리브덴 또는 몰리브덴 합금으로 형성하는 경우, 그 상부에 형성되는 산화물 반도체층(130)의 끊김 문제가 발생한다.At this time, the source electrode 122 and the drain electrode 124 may be formed of molybdenum (Mo) or molybdenum alloy for improving the contact property with the oxide semiconductor layer 130. However, when the source electrode 122 and the drain electrode 124 are formed of molybdenum or a molybdenum alloy, the oxide semiconductor layer 130 formed on the source electrode 122 and the drain electrode 124 may be broken.

보다 자세히 설명하면, 소스 전극(122) 및 드레인 전극(124)은 수천 Å 두께, 예를 들어 2000~3000 Å 두께를 갖는 반면, 그 상부의 산화물 반도체층(130)은 수백 Å 두께, 예를 들어 200~500 Å 두께를 갖게 된다. 또한, 몰리브덴의 경우 기둥 형상의 입자 구조를 갖고 있다.More specifically, the source electrode 122 and the drain electrode 124 have a thickness of several thousand angstroms, for example, 2000 to 3000 angstroms, while the oxide semiconductor layer 130 thereon has a thickness of several hundred angstroms, 200 ~ 500 Å thick. In the case of molybdenum, it has a columnar particle structure.

따라서, 도 3의 A 부분 확대도인 도 4를 참조하면, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 소스 전극(122)은 그 측면의 상측이 상부면으로부터 수직하게 절곡된 후 테이퍼 형상을 갖게 된다. 이때, 산화물 반도체층(130)은 소스 전극(122)에 비해 매우 얇은 두께를 갖기 때문에, 수직한 부분에서 끊김이 발생하게 된다.4, the source electrode 122 made of molybdenum or molybdenum alloy has a taper shape after the upper side of the source electrode 122 is bent perpendicularly from the upper surface. At this time, since the oxide semiconductor layer 130 has a much thinner thickness than the source electrode 122, the oxide semiconductor layer 130 is broken at the vertical portion.

한편, 이러한 문제를 방지하고 소스 전극(122), 드레인 전극(124) 및 데이터 배선(120)의 저항을 낮추기 위해 구리(Cu) 또는 구리 합금을 이용하는 경우, 산화물 반도체층(130)과의 접촉 저항이 크게 증가하거나 오믹 콘택(ohmic contact)이 이루어지지 않아 스위칭 소자로서 기능하지 못하게 되는 문제가 발생한다.
On the other hand, when copper (Cu) or a copper alloy is used to prevent such a problem and lower the resistance of the source electrode 122, the drain electrode 124 and the data wiring 120, the contact resistance with the oxide semiconductor layer 130 The ohmic contact is not made and the switching device can not function as a switching device.

이하에서는, 위와 같은 문제를 방지할 수 있는 어레이 기판에 대하여 설명한다.Hereinafter, an array substrate capable of preventing the above problems will be described.

도 5는 본 발명의 제 2 실시예에 따른 에레이 기판 일부의 단면도.5 is a cross-sectional view of a portion of an array substrate according to a second embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판은 기판(210)과, 상기 기판(210) 상에 형성되는 게이트 배선(미도시)과, 데이터 배선(224)과, 박막트랜지스터(Tr) 및 화소전극(250)을 포함한다.5, the array substrate according to the second embodiment of the present invention includes a substrate 210, a gate wiring (not shown) formed on the substrate 210, a data wiring 224, A thin film transistor (Tr) and a pixel electrode (250).

상기 게이트 배선과 상기 데이터 배선(224)은 서로 교차하여 화소영역(P)을 정의한다. 즉, 상기 게이트 배선은 제 1 방향으로 연장되고, 상기 데이터 배선(224)은 상기 제 1 방향과 다른 제 2 방향으로 연장된다. 상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선(224)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다. The gate wiring and the data wiring 224 intersect with each other to define a pixel region P. That is, the gate wiring extends in the first direction, and the data wiring 224 extends in the second direction different from the first direction. The thin film transistor Tr is connected to the gate line and the data line 224 and is located in the switching region TrA in the pixel region P. [

상기 박막트랜지스터(Tr)는 상기 기판(210) 상의 게이트 전극(212)과, 상기 게이트 전극(212)을 덮는 게이트 절연막(214)과, 상기 게이트 절연막(214) 상에서 서로 이격하는 소스 전극(226) 및 드레인 전극(228)과, 상기 소스 및 드레인 전극(226, 228) 상에서 상기 게이트 전극(212)과 중첩하는 산화물 반도체층(230)으로 이루어진다. 상기 게이트 전극(212)은 상기 게이트 배선에 연결되고, 상기 소스 전극(226)은 상기 데이터 배선(224)에 연결된다.The thin film transistor Tr includes a gate electrode 212 on the substrate 210, a gate insulating film 214 covering the gate electrode 212, a source electrode 226 spaced from the gate insulating film 214 on the gate insulating film 214, And a drain electrode 228 and an oxide semiconductor layer 230 overlapping the gate electrode 212 on the source and drain electrodes 226 and 228. The gate electrode 212 is connected to the gate line, and the source electrode 226 is connected to the data line 224.

상기 산화물 반도체층(240)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질로 이루어진다.The oxide semiconductor layer 240 may be formed of indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO), or zinc- indium-oxide, ZIO).

또한, 상기 소스 전극(226) 및 상기 드레인 전극(228) 각각은 구리, 구리합금, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 하부층(221, 222)과 니켈(Ni) 또는 금(Au)으로 이루어지는 상부층(225, 227)으로 이루어진다. 예를 들어, 상기 소스 전극(226) 및 상기 드레인 전극(228)은 구리, 구리합금, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 하부층(221, 222)과 니켈 또는 금으로 이루어지는 상부층(225, 227)이 적층된 이중층 구조일 수 있다. 이와 달리, 상기 하부층(221, 222)이 이중층 이상의 적층 구조를 갖는 경우, 상기 소스 전극(226) 및 상기 드레인 전극(228)은 삼중층 이상의 적층 구조를 가질 수 있다.Each of the source electrode 226 and the drain electrode 228 may include a lower layer 221 or 222 made of copper, a copper alloy, a molybdenum or a molybdenum alloy, an upper layer 225 made of nickel (Ni) or gold (Au) 227). For example, the source electrode 226 and the drain electrode 228 may be formed by stacking lower layers 221 and 222 made of copper, copper alloy, molybdenum or molybdenum alloy and upper layers 225 and 227 made of nickel or gold Layer structure. Alternatively, when the lower layers 221 and 222 have a stacked structure of two or more layers, the source electrode 226 and the drain electrode 228 may have a stacked structure of three or more layers.

또한, 상기 데이터 배선(224) 역시 구리, 구리합금, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 하부층(220)과 니켈 또는 금으로 이루어지는 상부층(223)으로 이루어지는 이중층 구조를 갖는다.The data line 224 also has a double-layer structure including a lower layer 220 made of copper, a copper alloy, a molybdenum or a molybdenum alloy, and an upper layer 223 made of nickel or gold.

이때, 상기 데이터 배선(224), 상기 소스 전극(226) 및 상기 드레인 전극(228) 각각의 상부층(223, 225, 227)은 니켈 또는 금으로 이루어지며 도금(plating)에 의해 형성된다. 이하, 니켈 도금을 예로 설명한다.The upper layers 223, 225 and 227 of the data line 224, the source electrode 226 and the drain electrode 228 are formed of nickel or gold by plating. Hereinafter, nickel plating will be described as an example.

상기 소스 전극(226) 및 상기 드레인 전극(228)의 하부층(221, 222)이 구리 또는 구리 합금으로 이루어지는 경우, 도금에 의해 형성되는 니켈층은 구리 또는 구리 합금으로 이루어지는 하부층(221, 222)과 산화물 반도체층(230)의 접촉 저항을 낮추고 오믹 콘택을 형성하여 스위칭 소자의 특성을 향상시킨다. 특히, 니켈로 이루어지는 상부층(225, 227)은 도금에 의해 형성되기 때문에, 소스 전극(226)과 드레인 전극(228) 각각의 하부층(221, 222)의 상부면 뿐만 아니라 측면까지도 상부층(225, 227)에 의해 덮여진다. 따라서, 구리 또는 구리 합금으로 이루어지는 하부층(221, 222)과 산화물 반도체층(230)의 접촉이 완전히 차단되고, 접촉 저항 증가 또는 오믹 콘택이 이루어지지 못함으로써 발생하는 박막트랜지스터(Tr)의 특성 저하를 최대한 방지할 수 있다.In the case where the lower layers 221 and 222 of the source electrode 226 and the drain electrode 228 are made of copper or a copper alloy, the nickel layer formed by plating includes lower layers 221 and 222 made of copper or a copper alloy, The contact resistance of the oxide semiconductor layer 230 is lowered and the ohmic contact is formed to improve the characteristics of the switching device. Particularly, since the upper layers 225 and 227 made of nickel are formed by plating, not only the upper surfaces of the lower layers 221 and 222 of the source electrode 226 and the drain electrode 228 but also the upper layers 225 and 227 ). Therefore, the contact between the lower layers 221 and 222 made of copper or a copper alloy and the oxide semiconductor layer 230 is completely blocked, and the deterioration of the characteristics of the thin film transistor Tr, which is caused by an increase in contact resistance or inability to make ohmic contact, As much as possible.

또한, 상기 소스 전극(226) 및 상기 드레인 전극(228)의 하부층(221, 222)이 몰리브덴 또는 몰리브덴 합금으로 이루어지는 경우, 도금에 의해 형성되는 니켈층은 도 4에서 보여진 몰리브덴층 또는 몰리브덴 합금층의 단차를 보완하여 전체적으로 테이퍼 형상의 측면을 이룸으로써, 산화물 반도체층의 끊김 문제를 방지한다. 즉, 몰리브덴층 또는 몰리브덴 합금층의 측면에서 수직한 부분을 매워줌으로써 전체적으로 테이퍼 형상을 이루게 되고, 산화물 반도체층이 테이퍼 형상의 측면을 타고 적층되므로 끊김 문제는 발생하지 않는다.In the case where the lower layers 221 and 222 of the source electrode 226 and the drain electrode 228 are made of molybdenum or a molybdenum alloy, the nickel layer formed by plating may be a molybdenum layer or a molybdenum alloy layer By complementing the stepped portion to form the tapered side surface as a whole, the problem of breakage of the oxide semiconductor layer is prevented. That is, the molybdenum layer or the molybdenum alloy layer is vertically tapered at the side surfaces thereof, thereby forming a tapered shape as a whole, and the oxide semiconductor layer is laminated on the side surface of the tapered shape.

상기 박막트랜지스터(Tr)를 덮으며 보호층(240)이 형성된다. 상기 보호층(240)은 상기 박막트랜지스터(Tr)의 드레인 전극(228)을 노출시키는 드레인 콘택홀(242)을 갖는다.A protective layer 240 is formed to cover the thin film transistor Tr. The passivation layer 240 has a drain contact hole 242 exposing the drain electrode 228 of the thin film transistor Tr.

상기 보호층(240) 상에는 판 형상의 화소전극(250)이 형성된다. 상기 화소전극(250)은 상기 드레인 콘택홀(242)을 통해 상기 드레인 전극(224)에 연결된다. 상기 화소전극(250)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어질 수 있다.A plate-shaped pixel electrode 250 is formed on the passivation layer 240. The pixel electrode 250 is connected to the drain electrode 224 through the drain contact hole 242. The pixel electrode 250 may be formed of a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

도 5에서 판 형상의 화소전극(150)이 화소영역(P)에 형성되는 것을 보이고 있으나, 바 형상의 화소전극과 공통전극이 서로 교대로 형성되는 횡전계형 (in-plane switching mode) 어레이 기판이 될 수도 있다. 또는 화소전극과 공통전극이 판 형상을 갖고, 이 중 어느 하나가 개구를 가져 프린지 필드를 형성하는 프린지 필드형 (fringe field switching mode) 어레이 기판이 될 수도 있다.5, a plate-shaped pixel electrode 150 is formed in the pixel region P, but an in-plane switching mode array substrate in which bar-shaped pixel electrodes and common electrodes are alternately formed . Or a fringe field switching mode array substrate in which the pixel electrode and the common electrode have a plate shape, one of which has an opening to form a fringe field.

이러한 구조의 어레이 기판에서는, 산화물 반도체층(230)을 이용함으로써 박막트랜지스터(Tr)의 특성을 향상시킬 수 있으며 오믹콘택층을 필요로 하지 않기 때문에 오믹 콘택층의 형성 시에 발생할 수 있는 반도체층의 두께 불균일 문제를 방지할 수 있다.In the array substrate having such a structure, the characteristics of the thin film transistor Tr can be improved by using the oxide semiconductor layer 230, and since the ohmic contact layer is not required, The thickness irregularity problem can be prevented.

또한, 산화물 반도체 물질을 이용하기 때문에 박막트랜지스터(Tr)의 특성이 향상시키고 소스 전극(226) 및 드레인 전극(228)의 패턴 후에 산화물 반도체층(230)이 형성되기 때문에 에치스토퍼 없이도 산화물 반도체층(230)의 손상을 방지할 수 있다. 따라서, 에치스토퍼에 의한 마스크 공정 수의 증가, 채널 길이의 증가 및 기생 용량 증가의 문제를 방지할 수 있다.In addition, since the oxide semiconductor material is used, the characteristics of the thin film transistor Tr are improved and the oxide semiconductor layer 230 is formed after the pattern of the source electrode 226 and the drain electrode 228, 230 can be prevented from being damaged. Therefore, it is possible to prevent an increase in the number of mask processes by the etch stopper, an increase in channel length, and an increase in parasitic capacitance.

또한, 소스 전극(226)과 드레인 전극(228)이 구리, 구리 합금, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 경우 니켈 또는 금을 도금함으로써, 그 상부에 형성되는 산화물 반도체층과의 접촉 문제 또는 산화물 반도체층의 끊김 문제를 방지할 수 있다.
When the source electrode 226 and the drain electrode 228 are made of copper, a copper alloy, a molybdenum, or a molybdenum alloy, nickel or gold is plated to cause a problem of contact with the oxide semiconductor layer formed thereon, It is possible to prevent a breakage problem.

이하, 도 5에서 보여지는 어레이 기판의 제조 공정을 보여주는 단면도인 도 6a 내지 도 6f를 참조하여, 어레이 기판의 제조 공정을 설명한다. 설명의 편의를 위해, 화소영역(P)과 화소영역(P) 내에 박막트랜지스터(Tr)가 위치하는 스위칭 영역(TrA)을 기판(210) 상에 정의한다.Hereinafter, a manufacturing process of the array substrate will be described with reference to FIGS. 6A to 6F, which are cross-sectional views illustrating the manufacturing process of the array substrate shown in FIG. The switching region TrA in which the thin film transistor Tr is located in the pixel region P and the pixel region P is defined on the substrate 210 for convenience of explanation.

도 6a에 도시된 바와 같이, 기판(201) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하여 제 1 금속물질층(미도시)을 형성하고, 마스크 공정을 진행하여 패터닝함으로써 게이트 배선(미도시)과 게이트 전극(212)을 형성한다. 상기 게이트 배선의 화소영역(P)의 경계를 따라 연장되고, 상기 게이트 전극(212)은 상기 게이트 배선으로부터 연장되어 상기 스위칭 영역(TrA)에 위치한다.(Al), aluminum alloy (AlNd), molybdenum (Mo), titanium (Ti), or molybdenum-titanium alloy (Not shown) is formed by depositing a low-resistance metal material such as MoTi to form a first metal material layer (not shown), and a mask process is performed and patterned to form a gate wiring (not shown) and a gate electrode 212. Extends along the boundary of the pixel region P of the gate wiring, and the gate electrode 212 extends from the gate wiring and is located in the switching region TrA.

다음, 상기 게이트 배선과 상기 게이트 전극(212) 위로 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 게이트 절연막(214)을 형성한다.Next, an inorganic insulating material such as silicon oxide or silicon nitride is deposited on the gate wiring and the gate electrode 212 to form a gate insulating film 214.

다음, 도 6b에 도시된 바와 같이, 구리, 구리합금, 몰리브덴 또는 몰리브덴을 증착하여 제 2 금속물질층(미도시)을 형성하고, 마스크 공정을 진행하여 패터닝함으로써 데이터 배선(도 5의 224), 소스 전극(도 5의 226) 및 드레인 전극(도 5의 228) 각각의 하부층(220, 221, 222)을 형성한다. 상기 하부층(220, 221, 222)은 수천 Å 두께, 예를 들어 2000~3000 Å 두께를 갖는다.Next, as shown in FIG. 6B, a second metal material layer (not shown) is formed by depositing copper, copper alloy, molybdenum, or molybdenum, The lower layers 220, 221 and 222 of the source electrode (226 in FIG. 5) and the drain electrode (228 in FIG. 5), respectively, are formed. The lower layers 220, 221 and 222 have a thickness of several thousand angstroms, for example 2000 to 3000 angstroms.

상기 하부층(220, 221, 222)이 몰리브덴 또는 몰리브덴 합금으로 이루어지는 경우, 몰리브덴이 기둥 형상의 입자 구조를 갖기 때문에 상기 하부층(220, 221, 222)의 측면은 상부면으로부터 수직하게 절곡된 후 테이퍼 형상을 갖게 된다.In the case where the lower layers 220, 221 and 222 are made of molybdenum or a molybdenum alloy, since the molybdenum has a columnar particle structure, the side surfaces of the lower layers 220, 221 and 222 are vertically bent from the upper surface, .

다음, 도 6c에 도시된 바와 같이, 데이터 배선(도 5의 224), 소스 전극(도 5의 226) 및 드레인 전극(도 5의 228) 각각의 하부층(220, 221, 222)이 형성된 기판(210)에 대하여 니켈 또는 금 도금 공정을 진행함으로써, 데이터 배선(도 5의 224), 소스 전극(도 5의 226) 및 드레인 전극(도 5의 228) 각각의 하부층(220, 221, 222)의 상부면 및 측면을 덮는 상부층(223, 225, 227)을 형성한다. 따라서, 적층된 구조의 데이터 배선(224)과 소스 전극(226) 및 드레인 전극(228)이 형성된다. 상기 데이터 배선(224)은 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하며 상기 소스 전극(226)으로부터 연장된다. 또한, 상기 소스 전극(226)과 상기 드레인 전극(228)은 상기 게이트 전극(212)과 중첩하며 서로 이격되어 있다.Next, as shown in FIG. 6C, a substrate (not shown) having lower layers 220, 221 and 222 of each of the data lines (224 in FIG. 5), the source electrodes (226 in FIG. 5) and the drain electrodes The lower layers 220, 221 and 222 of the data lines (224 in FIG. 5), the source electrodes (226 in FIG. 5) and the drain electrodes (228 in FIG. 5) And upper layers 223, 225 and 227 covering the upper surface and the side surface are formed. Thus, the data line 224, the source electrode 226, and the drain electrode 228 of a stacked structure are formed. The data line 224 intersects the gate line (not shown) to define the pixel region P and extends from the source electrode 226. The source electrode 226 and the drain electrode 228 are overlapped with the gate electrode 212 and are spaced apart from each other.

상기 상부층(223, 225, 227)은 약 5~30 nm의 두께를 갖는다. The upper layers 223, 225 and 227 have a thickness of about 5 to 30 nm.

보다 자세히 설명하면, 상기 데이터 배선(224)과, 상기 소스 전극(226) 및 상기 드레인 전극(228) 각각은 구리, 구리합금, 몰리브덴 또는 몰리브덴 합금으로 이루어지는 하부층(220, 221, 222)과 니켈(Ni) 또는 금(Au)으로 이루어지는 상부층(223, 225, 227)으로 이루어진다. 이때, 상기 상부층(223, 225, 227)은 도금 공정에 의해 형성되며 상기 하부층(220, 221, 222)의 상부면 뿐만 아니라 측면까지 덮는다.The data line 224 and the source electrode 226 and the drain electrode 228 are formed of a lower layer 220, 221, or 222 made of copper, a copper alloy, a molybdenum or a molybdenum alloy, And upper layers 223, 225 and 227 made of gold (Ni) or gold (Au). At this time, the upper layers 223, 225 and 227 are formed by a plating process and cover not only the upper surface but also the side surfaces of the lower layers 220, 221 and 222.

상기 상부층(223, 225, 227)의 형성 공정은, 데이터 배선(224), 소스 전극(226) 및 드레인 전극(228) 각각의 하부층(220, 221, 222)에 촉매를 흡착하는 공정 및 도금 공정이 인라인으로 진행된다. 상기 도금 공정은 전기 도금(electro-plating) 또는 비전기도금(electroless-plating) 공정일 수 있다.The process of forming the upper layers 223, 225 and 227 is a process of adsorbing the catalyst to the lower layers 220, 221 and 222 of the data line 224, the source electrode 226 and the drain electrode 228, Is inline. The plating process may be an electro-plating or electroless-plating process.

또한, 촉매 흡착 공정 전에 데이터 배선(224), 소스 전극(226) 및 드레인 전극(228) 각각의 하부층(220, 221, 222)이 형성된 기판(210)에 대하여 세정 공정을 진행함으로써, 촉매 흡착 및 도금 공정의 효율을 향상시킬 수 있다.The cleaning process is performed on the substrate 210 on which the lower layers 220, 221 and 222 of the data line 224, the source electrode 226 and the drain electrode 228 are formed before the catalyst adsorption process, The efficiency of the plating process can be improved.

이때, 촉매는 전도도를 갖는 물질에만 흡착되고, 촉매가 흡착된 부분에 도금 공정이 진행된다. 즉, 데이터 배선(224), 소스 전극(226) 및 드레인 전극(228) 각각의 하부층(220, 221, 222)이 형성된 기판(210)에 촉매 흡착 및 도금 공정을 진행하면, 데이터 배선(224), 소스 전극(226) 및 드레인 전극(228) 각각의 하부층(220, 221, 222)에만 촉매가 흡착되기 때문에 마스크 공정 없이 데이터 배선(224), 소스 전극(226) 및 드레인 전극(228) 각각의 하부층(220, 221, 222)을 덮는 상부층(223, 225, 227)을 형성할 수 있다.At this time, the catalyst is adsorbed only to the substance having conductivity, and the plating process proceeds on the portion where the catalyst is adsorbed. That is, when the catalyst adsorption and plating processes are performed on the substrate 210 on which the lower layers 220, 221 and 222 of the data line 224, the source electrode 226 and the drain electrode 228 are formed, The source electrode 226 and the drain electrode 228 without the mask process because the catalyst is adsorbed only to the lower layers 220, 221 and 222 of the source electrode 226 and the drain electrode 228, The upper layers 223, 225 and 227 covering the lower layers 220, 221 and 222 can be formed.

스퍼터를 이용하여 증착하고 마스크 공정을 진행하여 니켈로 이루어지는 상부층(223, 225, 227)을 형성할 수도 있으나, 니켈의 경우 대면적 증착이 어렵고 니켈을 전면에 증착하는 경우 기판에 스트레스가 작용하여 기판이 변형될 수 있다. 또한, 증착 및 마스크 공정에 의해 제조 원가가 상승하고 및 제조 공정이 복잡해지는 문제가 발생한다.The upper layers 223, 225, and 227 made of nickel may be formed by depositing using a sputter and conducting a mask process. However, in the case of nickel, it is difficult to deposit a large area. When nickel is deposited on the entire surface, stress acts on the substrate, Can be deformed. Further, there arises a problem that the manufacturing cost increases and the manufacturing process becomes complicated by the vapor deposition and mask process.

다음, 도 6d에 도시된 바와 같이, 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질을 증착하여 산화물 반도체 물질층(미도시)을 형성하고 마스크 공정에 의해 패터닝함으로써, 상기 스위칭 영역(TrA)에 상기 게이트 전극(212)에 대응하는 산화물 반도체층(230)을 형성한다. Next, as shown in FIG. 6D, an indium-gallium-zinc-oxide (IGZO), a zinc-tin-oxide (ZTO) or a zinc- corresponding to the gate electrode 212 is formed in the switching region TrA by depositing an oxide semiconductor material layer (not shown) by depositing an oxide semiconductor material such as zinc-indium-oxide (ZIO) An oxide semiconductor layer 230 is formed.

상기 게이트 전극(212), 게이트 절연막(214), 소스 전극(226), 드레인 전극(228) 및 산화물 반도체층(230)은 박막트랜지스터(Tr)를 구성한다.The gate electrode 212, the gate insulating film 214, the source electrode 226, the drain electrode 228 and the oxide semiconductor layer 230 constitute a thin film transistor Tr.

상기 산화물 반도체층(230)은 니켈 또는 금으로 이루어지는 소스 전극(226) 및 드레인 전극(228)의 상부층(225, 227)과 접촉하기 때문에, 소스 전극(226) 및 드레인 전극(228)의 하부층(221, 222)이 저저항 금속물질인 구리 또는 구리 합금으로 이루어지더라도 오믹 콘택이 이루어진다.Since the oxide semiconductor layer 230 is in contact with the source and drain electrodes 226 and 227 formed of nickel or gold and the upper layers 225 and 227 of the drain and source electrodes 226 and 228, 221, and 222 are made of copper or a copper alloy, which is a low-resistance metal material, an ohmic contact is formed.

또한, 소스 전극(226) 및 드레인 전극(228)의 하부층(221, 222)이 몰리브덴 또는 몰리브덴 합금으로 이루어지는 경우에, 도금 공정에 의해 형성되는 상부층(225, 227)에 의해 하부층(221, 222) 측면의 수직한 부분이 보완되어 전체적으로 테이퍼 형상을 갖기 때문에 수백 Å 두께의 산화물 반도체층(230)이 단선되는 문제가 방지된다.In the case where the lower layers 221 and 222 of the source electrode 226 and the drain electrode 228 are made of molybdenum or a molybdenum alloy, the lower layers 221 and 222 are formed by the upper layers 225 and 227 formed by the plating process, Since the vertical portion of the side surface is complementary and has a tapered shape as a whole, the problem that the oxide semiconductor layer 230 having a thickness of several hundred angstroms is cut off is prevented.

또한, 소스 전극(226) 및 드레인 전극(228) 형성 후에 산화물 반도체층(230)을 형성하기 때문에, 소스 전극(226) 및 드레인 전극(228)을 식각하기 위한 식각액에 산화물 반도체층(230)이 노출되어 손상되는 문제가 방지된다.Since the oxide semiconductor layer 230 is formed after the source electrode 226 and the drain electrode 228 are formed, the oxide semiconductor layer 230 is formed in the etchant for etching the source electrode 226 and the drain electrode 228 The problem of being exposed and damaged is prevented.

또한, 에치스토퍼를 형성하지 않기 때문에, 에치스토퍼로 인한 채널 길이의 증가를 방지할 수 있다. 그리고, 에치스토퍼를 덮기 위하여 소스 전극 및 드레인 전극의 면적이 증가하여 발생하는 기생 용량의 증가 역시 발지된다.In addition, since the etch stopper is not formed, an increase in the channel length due to the etch stopper can be prevented. An increase in the parasitic capacitance caused by an increase in the area of the source electrode and the drain electrode in order to cover the etch stopper is also provided.

다음, 도 6e에 도시된 바와 같이, 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 보호층(240)을 형성하고, 마스크 공정을 진행하여 상기 보호층(240)을 패터닝함으로써 상기 드레인 전극(228)을 노출시키는 드레인 콘택홀(242)을 형성한다. 즉, 상기 보호층(240)은 상기 산화물 반도체층(230)을 덮으며 상기 드레인 전극(228)을 노출시키는 드레인 콘택홀(242)을 갖는다. Next, as shown in FIG. 6E, an inorganic insulating material such as silicon oxide or silicon nitride is deposited to form a passivation layer 240, and the passivation layer 240 is patterned by performing a mask process, 228 are exposed. That is, the passivation layer 240 has a drain contact hole 242 covering the oxide semiconductor layer 230 and exposing the drain electrode 228.

다음, 도 6f에 도시된 바와 같이, ITO, IZO와 같은 투명 도전성 물질을 증착하여 투명 도전성 물질층을 형성하고 마스크 공정을 진행함으로써, 상기 보호층(240) 상에 화소전극(250)을 형성한다. 상기 화소전극(250)은 판 형상을 가지며 상기 드레인 콘택홀(242)을 통해 상기 드레인 전극(228)에 연결된다.Next, as shown in FIG. 6F, a transparent conductive material such as ITO or IZO is deposited to form a transparent conductive material layer and a mask process is performed to form the pixel electrode 250 on the protective layer 240 . The pixel electrode 250 has a plate shape and is connected to the drain electrode 228 through the drain contact hole 242.

위와 같은 공정을 통해 어레이 기판을 얻을 수 있다.An array substrate can be obtained through the above process.

본 발명에서는, 산화물 반도체층을 이용하면서 에치스토퍼를 필요로 하지 않기 때문에, 박막트랜지스터의 특성 향상 및 제조 공정을 단순화할 수 있다.In the present invention, since the oxide stopper is not required while using the oxide semiconductor layer, the characteristics of the thin film transistor and the manufacturing process can be simplified.

또한, 추가적인 마스크 공정 없이 소스 전극 및 드레인 전극 하부층의 상부면과 측면을 덮도록 도금 공정에 의해 니켈 또는 금으로 이루어지는 상부층을 형성함으로써, 구리 또는 구리합금으로 이루어지는 하부층과 산화물 반도체층이 오믹 콘택을 이루지 못하는 문제를 해결하거나 몰리브덴 또는 몰리브덴 합금으로 이루어지는 상부층의 측면 형상에 의해 산화물 반도체층이 단선되는 문제를 해결할 수 있다.
Further, an upper layer made of nickel or gold is formed by a plating process so as to cover the upper surface and the side surface of the lower layer of the source electrode and the drain electrode without an additional mask process so that the lower layer made of copper or copper alloy and the oxide semiconductor layer make ohmic contact And it is possible to solve the problem that the oxide semiconductor layer is broken due to the side surface shape of the upper layer made of molybdenum or molybdenum alloy.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

110, 210 : 기판　　　　　　　　　　　　　　　　　　 112, 212: 게이트 전극
114, 214 : 게이트 절연막 120, 224: 데이터 배선
122, 226: 소스 전극 124, 228: 드레인 전극
130, 230: 산화물 반도체층 140, 240: 보호층
150, 250: 화소전극110, 210: substrate 112, 212: gate electrode
114, 214: gate insulating film 120, 224: data wiring
122 and 226: source electrodes 124 and 228: drain electrodes
130, 230: an oxide semiconductor layer 140, 240: a protection layer
150, 250: pixel electrode

Claims (11)

게이트 배선과;
상기 게이트 배선과 연결되는 게이트 전극과;
상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과;
상기 게이트 절연막 바로 위에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과;
상기 게이트 절연막 상에 위치하며 상기 게이트 배선과 교차하고 상기 소스 전극으로부터 연장되는 데이터 배선과;
상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층과;
상기 드레인 전극에 연결되는 화소전극을 포함하고,
상기 소스 전극 및 드레인 전극 각각은 몰리브덴 및 몰리브덴 합금 중 어느 하나로 이루어지는 하부층과, 상기 하부층의 상부면 및 측면을 덮고 니켈 또는 금으로 이루어지는 상부층을 포함하는 것을 특징으로 하는 어레이 기판.
A gate wiring;
A gate electrode connected to the gate wiring;
A gate insulating film covering the gate wiring and the gate electrode;
A source electrode and a drain electrode positioned directly above the gate insulating film and spaced apart from each other corresponding to the gate electrode;
A data line disposed on the gate insulating film and intersecting the gate line and extending from the source electrode;
An oxide semiconductor layer located on the source electrode and the drain electrode corresponding to the gate electrode;
And a pixel electrode connected to the drain electrode,
Wherein each of the source electrode and the drain electrode comprises a lower layer made of one of molybdenum and molybdenum alloy and an upper layer covering nickel and gold on the upper and side surfaces of the lower layer.
제 1 항에 있어서,
상기 데이터 배선은 몰리브덴 및 몰리브덴 합금 중 어느 하나로 이루어지는 하부층과, 상기 하부층의 상부면 및 측면을 덮고 니켈 또는 금으로 이루어지는 상부층을 포함하는 것을 특징으로 하는 어레이 기판.
The method according to claim 1,
Wherein the data wiring comprises a lower layer made of one of molybdenum and molybdenum alloy and an upper layer covering nickel and gold on the upper and side surfaces of the lower layer.
제 1 항에 있어서,
상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 하는 어레이 기판.
The method according to claim 1,
The oxide semiconductor layer may include at least one of indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO), or zinc- , ZIO). ≪ / RTI >
제 1 항에 있어서,
상기 산화물 반도체층을 덮으며 상기 드레인 전극을 노출하는 드레인 콘택홀을 갖는 보호층을 포함하고,
상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 하는 어레이 기판.
The method according to claim 1,
And a protective layer covering the oxide semiconductor layer and having a drain contact hole exposing the drain electrode,
Wherein the pixel electrode is located on the protective layer and is connected to the drain electrode through the drain contact hole.
게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와;
상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 바로 위에 몰리브덴 또는 몰리브덴 합금인 제 1 금속물질을 증착하고 마스크 공정을 진행하여 데이터 배선 하부층, 소스 전극 하부층 및 드레인 전극 하부층을 형성하는 단계와;
상기 데이터 배선 하부층, 상기 소스 전극 하부층 및 상기 드레인 전극 하부층에 대하여 도금 공정을 진행하여 니켈 또는 금으로 이루어지며 상기 데이터 배선 하부층, 상기 소스 전극 하부층 및 상기 드레인 전극 하부층 각각을 덮는 데이터 배선 상부층, 소스 전극 상부층 및 드레인 전극 상부층을 형성하는 단계와;
상기 소스 전극 상부층 및 상기 드레인 전극 상부층 상에 산화물 반도체층을 형성하는 단계와;
상기 드레인 전극에 연결되는 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
Forming a gate wiring and a gate electrode connected to the gate wiring;
Forming a gate insulating film covering the gate wiring and the gate electrode;
Depositing a first metal material, which is a molybdenum or molybdenum alloy, directly on the gate insulating layer and performing a mask process to form a data wiring lower layer, a source electrode lower layer, and a drain electrode lower layer;
The data wiring lower layer, the source electrode lower layer, and the drain electrode lower layer, and the data wiring upper layer, the source wiring lower layer, the source electrode upper layer, and the drain electrode lower layer, Forming an upper layer and a drain electrode upper layer;
Forming an oxide semiconductor layer on the source electrode upper layer and the drain electrode upper layer;
Forming a pixel electrode connected to the drain electrode
Wherein the substrate is a substrate.
제 5 항에 있어서,
상기 도금 공정은 촉매 흡착 공정을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
6. The method of claim 5,
Wherein the plating process comprises a catalyst adsorption process.
제 6 항에 있어서,
상기 촉매 흡착 공정 전에 세정 공정을 포함하는 것을 특징으로 하는어레이 기판의 제조 방법.
The method according to claim 6,
Wherein the cleaning step includes a cleaning step before the catalyst adsorption step.
제 5 항에 있어서,
상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
6. The method of claim 5,
The oxide semiconductor layer may include at least one of indium-gallium-zinc-oxide (IGZO), zinc-tin-oxide (ZTO), or zinc- , ZIO). ≪ / RTI >
제 5 항에 있어서,
상기 산화물 반도체층을 덮으며 상기 드레인 전극을 노출하는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하고,
상기 화소전극은 상기 보호층 상에 위치하며 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 것을 특징으로 하는 어레이 기판이 제조 방법.6. The method of claim 5,
And forming a protective layer covering the oxide semiconductor layer and having a drain contact hole exposing the drain electrode,
Wherein the pixel electrode is located on the passivation layer and is connected to the drain electrode through the drain contact hole. 제 1 항에 있어서,
상기 소스 전극과 상기 드레인 전극 각각의 상기 상부층은 5~30nm의 두께를 갖는 어레이 기판.
The method according to claim 1,
And the upper layer of each of the source electrode and the drain electrode has a thickness of 5 to 30 nm.
제 5 항에 있어서,
상기 소스 전극 상부층 및 상기 드레인 전극 상부층 각각은 5~30nm의 두께를 갖는 어레이 기판의 제조 방법.6. The method of claim 5,
Wherein the source electrode upper layer and the drain electrode upper layer each have a thickness of 5 to 30 nm.
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