KR20130029194A - 어레이 기판의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 154
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 16
- 239000000460 chlorine Substances 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 11
- 229910052750 molybdenum Inorganic materials 0.000 claims description 11
- 239000011733 molybdenum Substances 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical group Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 10
- 229910052801 chlorine Inorganic materials 0.000 claims description 8
- 238000009832 plasma treatment Methods 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 7
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- 229910016027 MoTi Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 3
- 239000011787 zinc oxide Substances 0.000 claims description 3
- 125000001309 chloro group Chemical group Cl* 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 7
- 239000010409 thin film Substances 0.000 description 46
- 239000011810 insulating material Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000004148 unit process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
- G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
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Abstract
본 발명은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 전면에 제 1 금속층과 제 2 금속층을 순차 적층하는 단계와; 상기 제 2 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층 및 그 하부의 제 1 금속층을 패터닝함으로써 상기 게이트 배선과 교차하는 이중층 구조의 데이터 배선을 형성하고, 동시에 상기 스위칭 영역에 상부층과 하부층의 이중층 구조를 갖는 소스 드레인 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하여 상기 소스 드레인 패턴의 상부층 중앙부를 노출시키는 단계와; 플라즈마 처리를 실시하여 노출된 상기 소스 드레인 패턴의 상부층을 재질 변경시키는 단계와; 상기 재질 변경된 상기 소스 드레인 패턴의 상부층을 제거하는 단계와; 재질 변경된 상기 소스 드레인 패턴의 상부층이 제거됨으로써 노출된 상기 소스 드레인 패턴의 하부층을 건식식각 처리하여 제거함으로써 상기 산화물 반도체층 상에서 서로 이격하는 이중층 구조의 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함하는 것이 특징인 어레이 기판의 제조방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며 숏 채널을 구현할 수 있는 박막트랜지스터를 포함하는 어레이 기판의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 최근에는 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(61)을 구비한 박막트랜지스터가 개발되었다. 이러한 산화물 반도체층(61)은 오믹콘택층을 형성하지 않아도 되므로 상기 산화물 반도체층(61)이 건식식각에 노출되지 않으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 노출에 의해 그 내부 구조가 손상되어 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다.
따라서 소스 및 드레인 전극(57, 59)을 형성한 후, 이의 상부에 산화물 반도체층(61)을 형성한 것을 특징으로 하는 박막트랜지스터(Tr)를 구비한 어레이 기판(51)이 제안되고 있다.
하지만, 산화물 반도체층(61)이 소스 및 드레인 전극(57, 59) 상부에 위치하는 구성을 갖는 박막트랜지스터(Tr)의 경우, 금속물질로 이루어진 소스 및 드레인 전극(57, 59) 상부에 형성됨으로써 접착력 등에 문제가 있다.
또한, 상기 소스 전극(57)과 드레인 전극(59) 사이의 이격영역으로 노출된 게이트 절연막(55)과 상기 소스 및 드레인 전극(57, 59)의 단차로 인해 서로 마주하는 상기 소스 및 드레인 전극(57, 59)의 측면에서 끊김이 발생하거나, 또는 끊김이 발생하지 않더라도 매우 얇은 두께를 가지며 형성됨으로써 산화물 반도체층(61)의 두께가 일정치 못하므로 박막트랜지스터(Tr)의 특성이 저하되고 있는 실정이다.
따라서, 최근에는 도 3(또 다른 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 산화물 반도체층(77) 중앙부가 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 상기 산화물 반도체층(77)이 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부 상부에 무기절연물질로 이루어진 에치스토퍼(79)를 구비한 것을 특징으로 하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)이 제안되었다.
하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)을 제조 시에는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되어 총 6회 마스크 공정이 진행되고 있다.
마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 도 3에 제시된 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)의 경우 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다.
또한 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)을 제조 시에 에치스토퍼(79) 공정 마진과 에치스토퍼(79), 산화물 반도체층(77), 소스 및 드레인 전극(81, 83)간의 패터닝 시 노광 미스 얼라인 마진을 고려해야 하기 때문에 박막트랜지스터(Tr)의 채널 길이가 증가하고 있다.
그리고, 에치스토퍼(79) 외곽에 위치하는 산화물 반도체층(77)이 소스 및 드레인 전극(81, 83) 패터닝을 위한 식각액에 노출되는 것을 방지하기 위해 소스 및 드레인 전극(81, 83)을 에치스토퍼(79)와 중첩하도록 형성해야 하는데 이를 위해서는 노광시 미스 얼라인을 고려하여 소스 및 드레인 전극(81, 83)이 상대적으로 큰 면적을 갖도록 형성되어야 하므로 소스 및 드레인 전극(81, 83)과 게이트 전극(73)간의 중첩 면적이 증가하여 기생용량(Cgs)이 증가하게 되어 박막트랜지스터(Tr)의 특성에 악영향을 주고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 금속물질을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하면서 1회의 마스크 공정을 저감하여 공정 단순화에 의해 제조 비용을 저감시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
나아가 숏채널을 구현하면서, 소스 및 드레인 전극과 게이트 전극이 중첩하는 면적을 줄여 이에 의한 기생용량을 저감시킴으로서 박막트랜지스터의 특성을 향상시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 전면에 제 1 금속층과 제 2 금속층을 순차 적층하는 단계와; 상기 제 2 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층 및 그 하부의 제 1 금속층을 패터닝함으로써 상기 게이트 배선과 교차하는 이중층 구조의 데이터 배선을 형성하고, 동시에 상기 스위칭 영역에 상부층과 하부층의 이중층 구조를 갖는 소스 드레인 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하여 상기 소스 드레인 패턴의 상부층 중앙부를 노출시키는 단계와; 플라즈마 처리를 실시하여 노출된 상기 소스 드레인 패턴의 상부층을 재질 변경시키는 단계와; 상기 재질 변경된 상기 소스 드레인 패턴의 상부층을 제거하는 단계와; 재질 변경된 상기 소스 드레인 패턴의 상부층이 제거됨으로써 노출된 상기 소스 드레인 패턴의 하부층을 건식식각 처리하여 제거함으로써 상기 산화물 반도체층 상에서 서로 이격하는 이중층 구조의 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계를 포함한다.
상기 플라즈마 처리는 염소(Cl2) 플라즈마 처리이며, 상기 제 2 금속층은 상기 염소 플라즈마에 의해 염화물로 재질 변경되는 금속물질인 것이 특징이며, 상기 제 2 금속층은 구리로 이루어지는 것이 특징이다.
그리고, 상기 염화물은 상기 염산과 반응하여 식각되는 염화구리인 것이 특징이다.
또한, 상기 제 1 금속층은 상기 염산에 반응하지 않으며 건식식각이 가능한 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지는 것이 특징이다.
또한, 상기 보호층을 형성하기 이전에 상기 데이터 배선과 소스 및 드레인 전극 상부에 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 산화물 반도체층은 상기 건식식각에 영향을 받지 않는 것을 특징으로 하는 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착 또는 도포하여 형성되는 것이 특징이다.
본 발명은 소스 및 드레인 전극 패터닝 시 이중층 구조를 이루도록 하고, 산화물 반도체층을 노출시키지 않도록 연결된 상태의 소스 드레인 패턴을 이룬 상태에서 소스 및 드레인 전극 사이로 노출되어야 하는 채널 영역에 대응되는 소스 드레인 패턴의 상부층에 대해 선택적으로 소정의 표면처리를 실시하여 재질 변경을 한 후 상기 소스 드레인 패턴의 하부층 및 상부층과 반응하지 않고 표면처리에 의해 재질 변경된 부분과 반응하는 식각액을 이용하여 제거하고, 하부층은 건식식각을 이용하여 제거하여 서로 이격하는 소스 및 드레인 전극을 형성함으로 별도의 에치스토퍼 없이 산화물 반도체층을 포함하는 박막트랜지스터를 형성하면서도 산화물 반도체층이 소스 및 드레인 전극 패터닝 시 영향을 받지 않도록 함으로써 산화물 반도체층의 손상이 발생하지 않으므로 박막트랜지스터의 특성 저하를 억제하는 효과가 있다.
또한, 본 발명은 에치스토퍼를 생략할 수 있으므로 종래의 에치스토퍼를 구비한 어레이 기판의 제조 공정 대비 1회의 마스크 공정을 생략할 수 있다. 따라서 마스크 공정 수를 줄여 공정을 단순화하고 제조 비용을 저감시키는 효과가 있다.
또한, 에치스토퍼를 생략함으로써 이와 중첩하여 형성되는 소스 및 드레인 전극의 면적을 줄일 수 있으며, 소스 및 드레인 패터닝 시 재질 변경된 부분과만 반응하는 식각액을 이용하여 패터닝함으로서 에치바이어스가 발생되지 않으므로 채널 길이를 줄여 숏 채널을 구현할 수 있으며, 나아가 소스 및 드레인 전극의 면적이 저감됨으로써 게이트 전극과의 중첩 면적이 줄어들어 기생용량(Cgs)를 저감시킬 수 있으므로 박막트랜지스터의 특성을 향상시키는 효과가 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 또 다른 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 본 발명의 실시예에 따른 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도와 비교예로서 에치스토퍼를 형성하는 것을 특징으로 하는 종래의 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도를 함께 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 또 다른 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 본 발명의 실시예에 따른 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도와 비교예로서 에치스토퍼를 형성하는 것을 특징으로 하는 종래의 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도를 함께 도시한 도면.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(111) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(111) 상에 제 1 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(115)을 형성한다. 이때, 상기 게이트 배선(미도시)과 게이트 전극(115)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.
다음, 도 4b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(118)을 형성한다.
다음, 상기 게이트 절연막(118) 위로 산화물 반도체 물질 징크 옥사이드(ZnO)) 계열의 산화물 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착하거나 또는 도포하여 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)에 대해 포토레지스트의 도포, 노광, 현상 및 식각 등의 단위 공정을 포함하는 마스크 공정을 실시하여 패터닝함으로써 각 스위칭 영역(TrA)의 상기 게이트 전극(115)과 대응하여 산화물 반도체층(122)을 형성한다.
다음, 도 4c에 도시한 바와 같이, 상기 산화물 반도체층(122) 위로 건식식각이 가능한 금속물질 예를들면 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 100Å 내지 500Å 정도의 두께를 갖도록 증착함으로써 제 2 금속층(131)을 형성하고, 연속하여 상기 제 2 금속층(131) 상부에 저저항 금속물질인 구리를 1000Å 내지 6000Å 정도의 두께를 갖도록 증착하여 제 3 금속층(132)을 형성한다.
이후, 상기 제 3 금속층(132) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한 후, 빛의 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크를 이용한 회절노광 또는 하프톤 노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다.
이때, 상기 제 1 포토레지스트 패턴(191a)은 추후 소스 및 드레인 전극과 데이터 배선(미도시)이 형성될 부분에 대응하도록 형성하며, 상기 제 2 포토레지스트 패턴(191b)은 추후 상기 소스 및 드레인 전극 사이의 이격영역 즉, 채널영역에 대응되도록 형성한다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외측으로 노출된 상기 제 3 금속층(도 4c의 132)을 식각을 진행하여 제거하고, 연속하여 상기 제 3 금속층(도 4c의 132)이 제거됨으로서 노출된 상기 제 2 금속층(도 4c의 131)을 제거함으로서 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 이중층 구조의 데이터 배선(미도시)을 형성하고, 동시에 각 스위칭 영역(TrA)에 있어서는 상기 데이터 배선(미도시)과 연결되며 하부층(133a)과 상부층(133b)의 이중층 구조를 갖는 소스 드레인 패턴(133)을 형성한다.
다음, 도 4e에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 드레인 패턴(133)이 형성된 기판(111)에 대해 애싱(ashing)을 실시함으로써 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 4d의 191b)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 이중층 구조를 갖는 상기 소스 드레인 패턴(133)의 상부층(133b)을 노출시킨다.
이러한 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(191a) 또한 그 두께가 얇아지지만 여전히 상기 소스 드레인 패턴(133) 상부에 남아있게 된다.
다음, 도 4f에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(191a) 사이로 상기 소스 드레인 패턴(133)의 상부층(133b)이 노출된 기판(111)에 대해 염소(Cl2) 플라즈마 처리를 진행한다.
이러한 염소(Cl2) 플라즈마 처리에 의해 상기 제 1 포토레지스트 패턴(191a) 사이로 노출된 부분의 구리(쳐) 재질의 소스 드레인 패턴(133)의 상부층(133b)은 염소(Cl2)와 반응하여 염화구리(CuClx) 재질로 변형되어 염화구리 패턴(135)을 이루게 된다.
한편, 염화구리(CuClx)는 구리(Cu)와는 전혀 다른 화학적 특성을 갖는 것이 특징이다. 즉, 염화구리(CuClx)의 경우 염산(HCl)에 노출되면 반응하여 녹는 성질을 갖는 반면 구리(Cu)는 염산(HCl)과는 전혀 반응하지 않으므로 염산(HCl)에 노출된다 하더라도 아무런 변화없이 그 상태를 유지하게 된다.
다음, 도 4g에 도시한 바와 같이, 상기 염소(Cl2) 플라즈마 처리에 의해 상기 염화구리 패턴(도 4f의 135)이 형성된 기판(111)을 염산(HCl)에 노출시킴으로써 상기 제 1 포토레지스트 패턴(191a) 사이의 이격영역에 형성된 상기 염화구리 패턴(도 4f의 135)을 제거한다.
이렇게 상기 염화구리 패턴(도 4f의 135)이 제거됨으로써 상기 소스 드레인 패턴(133)의 상부층(도 4f의 133b)은 이격하는 형태를 이루게 됨으로써 각각 서로 이격하는 부분이 소스 전극의 상부층(136a)과 드레인 전극의 상부층(138a)을 이루게 된다.
이때, 상기 염산에 의해 상기 구리는 반응하지 않으므로 상기 구리로 이루어진 상기 소스 및 드레인 전극의 상부층(136a, 138a)은 상기 제 1 포토레지스트 패턴(191a)에 의해 가려지지 않는 측면이 상기 염산에 노출되더라도 식각되지 않는다. 따라서 식각 진행에 의해서 통상적으로 발생되는 에치 바이어스가 발생하지 않으므로 숏 채널 구현이 가능한 장점을 갖는다.
다음, 도 4h에 도시한 바와같이, 상기 염화구리 패턴(도 4f의 135)이 제거됨으로써 상기 소스 전극의 상부층(136a)과 드레인 전극의 상부층(138a) 사이로 노출된 상기 소스 드레인 패턴(도 4g의 133)의 하부층(도 4g의 133a)에 대해 몰리브덴(Mo) 또는 몰리티타늄(MoTi)과 반응하는 반응가스를 이용한 건식식각을 진행함으로써 제거함으로써 상기 산화물 반도체층(122)의 중앙부를 노출시킨다. 이때, 상기 산화물 반도체층(122)은 상기 몰리브덴(Mo) 또는 몰리티타늄(MoTi)과 반응하여 이를 제거시키는 반응가스에 대해서는 전혀 반응하지 않으므로 식각되는 일이 없으므로 표면 손상이 발생되지 않는다.
한편, 각 스위칭 영역(TrA)에는 전술한 도 4g와 도 4h의 제시된 공정진행에 의해 상기 산화물 반도체층(122) 상부에서 각각 상부층(136a, 138a)과 하부층(136b, 138b)으로 이루어지며 서로 이격하는 이중층 구조의 소스 전극(136) 및 드레인 전극(138)이 형성된다.
이때, 각 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(115)과 게이트 절연막(118)과 산화물 반도체층(122)과 이중층 구조의 서로 이격하는 소스 및 드레인 전극(136, 138)은 박막트랜지스터(Tr)를 이룬다.
한편, 전술한 바와같은 공정 진행에 의해 본 발명의 실시예에 따른 어레이 기판(111)은 상기 산화물 반도체층(122) 상부에 별도의 에치스토퍼를 형성하지 않아도 상기 산화물 반도체층(122)이 금속물질의 패터닝을 위한 식각액에 전혀 노출되지 않으므로 표면 손상이 발생되지 않으며, 이에 의해 박막트랜지스터(Tr)의 특성이 저하되는 문제는 원천적으로 억제될 수 있다.
그리고, 본 발명에 따른 어레이 기판(111)의 제조 방법은 에치스토퍼 형성을 위한 마스크 공정을 진행할 필요가 없으므로 마스크 공정수를 줄일 수 있다.
또한, 에치스토퍼를 생략함으로써 이와 중첩하여 형성되는 소스 및 드레인 전극(136, 138)의 면적을 줄일 수 있으므로 채널 길이를 줄여 숏 채널을 구현할 수 있으며, 나아가 소스 및 드레인 전극(136, 138)의 면적이 저감됨으로써 게이트 전극(115)과의 중첩 면적이 줄어들어 기생용량(Cgs)을 저감시킬 수 있으므로 박막트랜지스터(Tr)의 특성을 향상시키는 효과가 있다.
다음, 도 4i에 도시한 바와 같이, 이중층 구조를 이루는 상기 데이터 배선(미도시)과 소스 및 드레인 전극(136, 138) 상부에 남아있는 제 1 포토레지스트 패턴(4h의 191a)을 스트립(strip)을 진행하여 제거함으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)을 노출시킨다.
다음, 도 4j에 도시한 바와같이, 이중층 구조를 이루는 상기 데이터 배선(미도시)과 소스 및 드레인 전극(136, 138) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 상기 기판(111) 전면에 보호층(142)을 형성한다.
도면에 있어서는 상기 보호층(142)이 무기절연물질로서 증착되어 형성됨으로써 하부의 구성요소의 단차가 반영된 것을 보이고 있지만, 유기절연물질로 이루어지는 경우 그 표면이 평탄한 상태를 이루게 된다.
이후, 상기 보호층(142)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 스위칭 영역(TrA)에 상기 드레인 전극(138)을 노출시키는 드레인 콘택홀(145)을 형성한다.
다음, 도 4k에 도시한 바와 같이, 상기 보호층(142) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(145)을 통해 상기 드레인 전(138)극과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(111)을 완성한다.
전술한 방법대로 제조된 어레이 기판(111)은 산화물 반도체층(122)을 구비한 박막트랜지스터(Tr) 포함해서 총 5회의 마스크 공정 진행에 의해 완성됨을 알 수 있으며, 종래의 산화물 반도체층(122)의 금속물질의 식각액과의 접촉에 의한 손상 방지를 위해 에치스토퍼를 구비한 박막트랜지스터를 구성한 어레이 기판의 제조 방법대비 1회의 마스크 공정이 생략될 수 있으므로 공정 단순화 및 제조 비용 절감의 측면에서 월등히 효과적이라 할 수 있다.
도 5는 본 발명의 실시예에 따른 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도와 비교예로서 에치스토퍼를 형성하는 것을 특징으로 하는 종래의 어레이 기판의 제조 방법에 의해 제조되는 어레이 기판의 박막트랜지스터의 평면도를 함께 도시한 도면이다.
도시한 바와같이 비교예에 따른 박막트랜지스터(Tr1)의 경우 에치스토퍼(79)가 형성되는 것이 특징이며, 이 경우 서로 마주하는 끝단이 노광 공정과 에치 바이어스 등의 공정 오차가 발생한다 하더라도 각각 상기 에치스토퍼(79)와 중첩하도록 하기 위해 소스 전극(81) 및 드레인 전극(83)의 폭을 각각 a 만큼 더 크게 형성함으로서 박막트랜지스터(Tr1)의 면적이 증가됨을 알 수 있다.
하지만, 본 발명의 실시예의 경우 박막트랜지스터(Tr2)는 에치스토퍼를 형성하지 않음으로써 이와 반드시 중첩하도록 소스 및 드레인 전극(136, 138)을 형성할 필요가 없으므로 비교예에 따른 어레이 기판 제조 시 필요로 하는 에치스토퍼와 소스 및 드레인 전극을 중첩시키기 위한 폭 마진을 생략할 수 있다.
따라서, 도시한 바와같이 소스 및 드레인 전극(136, 138)의 면적을 상대적으로 각각 a폭만큼 비교예에 따른 박막트랜지스터(Tr1) 대비 작게 형성할 수 있으므로 상대적으로 박막트랜지스터(Tr2)의 면적을 줄일 수 있는 것이 특징이다.
또한, 이러한 공정 진행에 의해 소스 및 드레인 전극(136, 138)의 면적이 줄어듦으로써 게이트 전극(미도시)과의 중첩 면적도 상대적으로 작아지게 되므로 소스 전극(136)과 게이트 전극(미도시), 드레인 전극(138)과 게이트 전극(미도시)이 중첩됨으로써 발생되는 기생용량을 저감시킬 수 있으므로 박막트랜지스터(Tr2)의 스위칭 특성 등을 향상시킬 수 있다.
111 : 기판
115 : 게이트 전극
118 : 게이트 절연막
122 : 산화물 반도체 물질층
136 : 소스 전극
136a, 136b :(소스 전극의)상부층 및 하부층
138 : 드레인 전극
138a, 138b : (드레인 전극의)상부층 및 하부층
P : 화소영역
Tr : 박막트랜지스터
TrA : 스위칭 영역
115 : 게이트 전극
118 : 게이트 절연막
122 : 산화물 반도체 물질층
136 : 소스 전극
136a, 136b :(소스 전극의)상부층 및 하부층
138 : 드레인 전극
138a, 138b : (드레인 전극의)상부층 및 하부층
P : 화소영역
Tr : 박막트랜지스터
TrA : 스위칭 영역
Claims (7)
- 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층 위로 전면에 제 1 금속층과 제 2 금속층을 순차 적층하는 단계와;
상기 제 2 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층 및 그 하부의 제 1 금속층을 패터닝함으로써 상기 게이트 배선과 교차하는 이중층 구조의 데이터 배선을 형성하고, 동시에 상기 스위칭 영역에 상부층과 하부층의 이중층 구조를 갖는 소스 드레인 패턴을 형성하는 단계와;
상기 제 2 포토레지스트 패턴을 제거하여 상기 소스 드레인 패턴의 상부층 중앙부를 노출시키는 단계와;
플라즈마 처리를 실시하여 노출된 상기 소스 드레인 패턴의 상부층을 재질 변경시키는 단계와;
상기 재질 변경된 상기 소스 드레인 패턴의 상부층을 제거하는 단계와;
재질 변경된 상기 소스 드레인 패턴의 상부층이 제거됨으로써 노출된 상기 소스 드레인 패턴의 하부층을 건식식각 처리하여 제거함으로써 상기 산화물 반도체층 상에서 서로 이격하는 이중층 구조의 소스 전극 및 드레인 전극을 형성하는 단계와;
상기 데이터 배선 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 상기 화소영역에 형성하는 단계
를 포함하는 것이 특징인 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 플라즈마 처리는 염소(Cl2) 플라즈마 처리이며, 상기 제 2 금속층은 상기 염소 플라즈마에 의해 염화물로 재질 변경되는 금속물질인 것이 특징인 어레이 기판의 제조방법.
- 제 2 항에 있어서,
상기 제 2 금속층은 구리로 이루어지는 것이 특징인 어레이 기판의 제조방법.
- 제 3 항에 있어서,
상기 염화물은 상기 염산과 반응하여 식각되는 염화구리인 것이 특징인 어레이 기판의 제조방법.
- 제 4 항에 있어서,
상기 제 1 금속층은 상기 염산에 반응하지 않으며 건식식각이 가능한 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지는 것이 특징인 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 보호층을 형성하기 이전에 상기 데이터 배선과 소스 및 드레인 전극 상부에 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 산화물 반도체층은 상기 건식식각에 영향을 받지 않는 것을 특징으로 하는 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착 또는 도포하여 형성되는 것이 특징인 어레이 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110092432A KR101847063B1 (ko) | 2011-09-14 | 2011-09-14 | 어레이 기판의 제조방법 |
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| KR1020110092432A KR101847063B1 (ko) | 2011-09-14 | 2011-09-14 | 어레이 기판의 제조방법 |
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|---|---|
| KR20130029194A true KR20130029194A (ko) | 2013-03-22 |
| KR101847063B1 KR101847063B1 (ko) | 2018-05-29 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110092432A KR101847063B1 (ko) | 2011-09-14 | 2011-09-14 | 어레이 기판의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR101847063B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140148031A (ko) * | 2013-06-21 | 2014-12-31 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
-
2011
- 2011-09-14 KR KR1020110092432A patent/KR101847063B1/ko active IP Right Grant
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| KR20140148031A (ko) * | 2013-06-21 | 2014-12-31 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
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